JP6380186B2 - 液晶表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型の液晶表示装置に関する。

従来、この種の液晶表示装置としては、例えば以下に示す特許文献１に記載されたものが知られている。特許文献１には、行走査線と列デー線とが直交する交差部にアクティブ素子としてトランジスタを配置したアクティブマトリクス型の液晶表示装置の発明が記載されている。この液晶表示装置は、トランジスタを介して画素信号を信号保持用のコンデンサに保持し、保持した画素信号にしたがって液晶を駆動している。

トランジスタのゲート端子とソース端子との間には、寄生容量が形成される。この寄生容量は、トランジスタが導通状態から非導通状態に移行した際に、ソース電圧を変動させる。トランジスタのソース電圧が変動すると、液晶を駆動した際に画像にフリッカーや横引きノイズなどが発生し易くなり、画質が劣化する。

画質の劣化を抑制するために、従来の液晶表示装置では、行走査線を走査する走査回路の出力部に近接した箇所に、コンデンサを設けている。このコンデンサによりトランジスタのゲート端子に与えられる行選択信号の立ち下がりは緩やかになり、トランジスタのソース電圧の変動は抑制される。

特開２００４−１２５８９５号公報

しかしながら、行走査線を走査する走査回路の出力部に近接した箇所にコンデンサを設ける従来の構成では、行走査線に接続された複数のトランジスタのソース電圧を十分に抑制することが困難であった。このため、従来の液晶表示装置は、フリッカーや横引きノイズなどによる画質の劣化を抑制する効果が不十分であるといった不具合を招いていた。

本発明の目的は、画質の劣化を抑制する効果を高めることができる液晶表示装置を提供することである。

本発明は、互いに直交する複数の列データ線と複数の行走査線との各交差部に配置された複数の画素回路と、前記列データ線に画素信号を供給する水平走査回路と、前記行走査線に行選択信号を供給する垂直走査回路と、を有し、前記画素回路は、画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、ゲート端子が前記行走査線に接続され、前記行走査線に供給された行選択信号に基づいて導通制御され、前記列データ線に供給された画素信号を選択的に入力するトランジスタと、前記列データ線から前記トランジスタを介して選択的に入力された画素信号を保持する保持容量部と、一方の電極が前記トランジスタのゲート端子に接続され、他方の電極に基準電圧が与えられるゲート容量部とを備え、前記保持容量部に保持された画素信号の信号電圧に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、を備えていることを特徴とする液晶表示装置を提供する。

本発明の液晶表示装置によれば、画質の劣化を抑制する効果を高めることができる。

本発明の第１実施形態に係る液晶表示装置の構成を示す構成図である。 本発明の第１実施形態に係る液晶表示装置の画素回路の構成を示す構成図である。 本発明の第１実施形態に係る液晶表示装置における画素回路の模式的な断面構造を示す断面図である。 画素回路に係わる諸信号の模式的な信号波形を示すタイミングチャートである。 液晶表示画面に表示される画像の一表示例を示す図である。 画素回路における、トランジスタのゲート電圧とソース電圧との電圧変化を模式的に示す図である。 液晶表示画面に表示される画像に横引きノイズが現れた画像の一例を示す図である。 本発明の第２実施形態に係る液晶表示装置における画素回路の模式的な断面構造を示す断面図である。

以下、図面を用いて本発明を実施するための実施形態を説明する。

（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の回路構成を説明する。図１において、液晶表示装置１は、画素回路１１、水平走査回路１２及び垂直走査回路１３を備えている。

画素回路１１は、互いに直交するｍ本の列データ線（Ｄ１〜Ｄｍ）とｎ本の行走査線（Ｇ１〜Ｇｎ）との各交差部にマトリクス状に複数（ｍ×ｎ個）配置されている。複数の画素回路１１は、すべて同一に構成されている。したがって、ここでは、列データ線Ｄ１と行走査線Ｇ１との交差部に配置された画素回路１１を代表して、画素回路１１の構成を図２を参照して説明する。

図２は画素回路１１の回路構成を示す回路図である。図２において、画素回路１１は、トランジスタＴｒ、保持容量部Ｃ１、ゲート容量部Ｃ２、及び液晶ＬＣを備えている。なお、画素回路１１を半導体基板上に構成した際の画素回路１１の構造については、図３を参照して後述する。

トランジスタＴｒは、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳ型のＦＥＴ（電界効果トランジスタ）で構成されている。トランジスタＴｒは、ゲート端子が行走査線Ｇ１に接続され、ドレイン端子が列データ線Ｄ１に接続されている。トランジスタＴｒは、行走査線Ｇ１に与えられる行選択信号に応じて導通制御され、列データ線Ｄ１に与えられる画素信号を選択的に画素回路１１に入力する。

すなわち、トランジスタＴｒは、行選択信号がロウレベルからハイレベルに移行すると、非導通状態から導通状態に移行し、列データ線Ｄ１に与えられた画素信号を保持容量部Ｃ１に入力して書き込む。

保持容量部Ｃ１は、例えば金属からなる一方の電極部（図示せず）と半導体からなる他方の電極部（図示せず）とで絶縁体（図示せず）を挟んだ、所謂ＭＩＳ（Metal-Insulator-Semiconductor）構造で構成されている。保持容量部Ｃ１は、一方の電極部（図示せず）がトランジスタＴｒのソース端子Ｓに接続され、他方の電極部が基準電圧源に接続されて基準電圧が与えられる。基準電圧源としては、例えば接地電源が挙げられ、接地電位がトランジスタＴｒのソース端子Ｓに与えられる。保持容量部Ｃ１は、トランジスタＴｒを介して選択的に入力されて書き込まれた画素信号を保持する。

ゲート容量部Ｃ２は、例えば金属からなる一方の電極部（図示せず）と金属からなる他方の電極部（図示せず）とで絶縁体（図示せず）を挟んだ、所謂ＭＩＭ（Metal-Insulator-Metal）構造で構成されている。ゲート容量部Ｃ２は、一方の電極部がトランジスタＴｒのゲート端子に接続され、他方の電極部が基準電圧源に接続されて基準電圧が与えられる。基準電圧源としては、例えば接地電源が挙げられ、接地電位が他方の電極部に与えられる。

ゲート容量部Ｃ２は、トランジスタＴｒのゲート端子に接続された固定容量であり、その容量値は適宜設定される設計的な値である。ゲート容量部Ｃ２は、トランジスタＴｒに接続される寄生容量を含めたゲート容量に対してゲート付加容量として機能する。

液晶ＬＣは、光反射性を有する画素電極（図示せず）と、画素電極に離間して対向配置された共通電極（図示せず）との間に充填封止されて構成されている。画素電極は、トランジスタＴｒのソース端子Ｓ及び保持容量部Ｃ１の一方の電極部に接続されている。共通電極は、画素電極に与えられる画素信号の電圧に応じて予め設定された共通電極電圧が与えられる。

液晶ＬＣは、画素信号の信号電圧に応じて画素電極に与えられる電圧と、共通電極に与えられる共通電極電圧との電位差に応じて駆動され、液晶ＬＣに入射した光が液晶ＬＣにて電位差に応じて変調され。

上述のように、画素回路１１は、画素電極と共通電極とに挟まれた液晶ＬＣを備えた画素部と、トランジスタＴｒ、保持容量部Ｃ１、ゲート容量部Ｃ２を備えた駆動部とで構成されている。

図１に戻って、水平走査回路１２は、シフトレジスタ回路１４、スイッチ回路１５を備えている。

シフトレジスタ回路１４は、水平同期信号（ＨＳＴ）、水平走査用のクロック信号（ＨＣＫ１，ＨＣＫ２）を入力する。シフトレジスタ回路１４は、水平同期信号及び水平走査用のクロック信号に基づいて、クロック信号を順次シフトすることでスイッチング信号（ＳＤ１〜ＳＤｍ）を１水平走査期間の周期で生成する。シフトレジスタ回路１４は、生成したスイッチング信号をスイッチ回路１５に与える。

スイッチ回路１５は、スイッチＳＷ１〜ＳＷｍを備えている。

スイッチＳＷ１〜ＳＷｍは、シフトレジスタ回路１４から与えられた対応するスイッチング信号（ＳＤ１〜ＳＤｍ）に基づいてオン状態またはオフ状態に制御される。スイッチＳＷ１〜ＳＷｍは、列データ線に対応して設けられ、列データ線に対応した画素信号（ＳＩＧ）を順次入力する。

スイッチＳＷ１〜ＳＷｍは、列データ線に対応した画素信号を選択的に列データ線に与える。例えばスイッチＳＷ１は、スイッチング信号ＳＤ１がハイレベルのときにオン状態となり、列データ線Ｄ１に対応した画素信号を選択し、選択した画素信号を列データ線Ｄ１に与える。

垂直走査回路１３には、行走査線が接続されている。垂直走査回路１３は、垂直同期信号（ＶＳＴ）、垂直走査用のクロック信号（ＶＣＫ１，ＶＣＫ２）を入力する。垂直走査回路１３は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号を１水平走査期間の周期で供給する。

図３は第１実施形態の液晶表示装置１における画素回路１１の模式的な断面構造を示す断面図である。

図３において、例えばシリコン基板からなる半導体基板３００上には、ウェル領域３０１が形成されている。ウェル領域３０１には、図１に示すトランジスタＴｒが形成されている。トランジスタＴｒをＮチャネルのＦＥＴで構成した場合には、ウェル領域３０１は、Ｐ型のウェル領域となる。

ウェル領域３０１には、不純物が拡散された拡散層３０２，３０３が所定の距離だけ離間して形成されている。トランジスタＴｒをＮチャネルのＦＥＴで構成した場合には、拡散層３０２，３０３には例えばボロンなどのＮ型の不純物が注入されて拡散される。

拡散層３０２と拡散層３０３との間のウェル領域３０１上には、ゲート酸化膜となるシリコン酸化膜３０４を介してポリシリコン３０５が形成されている。これにより、トランジスタＴｒは、拡散層３０２をドレイン領域、拡散層３０３をソース領域、ポリシリコン３０５をゲート電極として形成されている。

また、ウェル領域３０１には、不純物が拡散された拡散層３０６が、拡散層３０３に隣接して形成されている素子分離領域３０７を挟んで拡散層３０３と所定の距離だけ離間して形成されている。

ウェル領域３０１上には、例えばシリコン酸化膜などの層間絶縁膜３０９が形成されている。拡散層３０６上の層間絶縁膜３０９には、層間絶縁膜３０９を挟んで拡散層３０６と対向してトランジスタＴｒのゲート電極を構成するのと同じポリシリコン３０８が形成されている。

このポリシリコン３０８は保持容量部Ｃ１の一方の電極部を構成し、拡散層３０６は保持容量部Ｃ１の他方の電極部を構成する。したがって、保持容量部Ｃ１は、ポリシリコン３０８と拡散層３０６とで誘電体となる層間絶縁膜３０９を挟んだＭＩＳ構造で構成される。

なお、図３に示す画素回路１１は、拡散層３０２に隣接して形成された素子分離領域３０７により、隣接する画素回路１１（図示せず）と電気的に分離されている。

半導体基板３００上には、多層配線構造が構築されている。この多層配線構造では、半導体基板３００から上方に向かって順に第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３が形成されている。これらの第１配線層Ｌ１〜第３配線層Ｌ３は、例えばアルミニウムや銅などの金属で構成されている。第１配線層Ｌ１〜第３配線層Ｌ３のそれぞれの配線層間は、上述の層間絶縁膜３０９により互いに絶縁されている。

第１配線層Ｌ１は、第１配線部Ｌ１１、第２配線部Ｌ１２、第３配線部Ｌ１３及び第４配線部Ｌ１４を備えている。第１配線部Ｌ１１、第２配線部Ｌ１２、第３配線部Ｌ１３及び第４配線部Ｌ１４は、層間絶縁膜３０９によって互いに電気的に分離されている。

第１配線層Ｌ１の第１配線部Ｌ１１は、層間絶縁膜３０９に形成されたスルーホールＴ１１を介してトランジスタＴｒのドレイン領域となる拡散層３０２に接合されている。第１配線層Ｌ１の第２配線部Ｌ１２は、層間絶縁膜３０９に形成されたスルーホールＴ１２を介してトランジスタＴｒのゲート電極となるポリシリコン３０５に接続されている。

第１配線層Ｌ１の第３配線部Ｌ１３は、層間絶縁膜３０９に形成されたスルーホールＴ１３を介してトランジスタＴｒのソース領域となる拡散層３０３に接合されている。また、第１配線層Ｌ１の第３配線部Ｌ１３は、層間絶縁膜３０９に形成されたスルーホールＴ１４を介して保持容量部Ｃ１の一方の電極部となるポリシリコン３０８に接合されている。第１配線層Ｌ１の第４配線部Ｌ１４は、層間絶縁膜３０９に形成されたスルーホールＴ１５を介して保持容量部Ｃ１の他方の電極部となる拡散層３０６に接合されている。

第２配線層Ｌ２は、第１配線部Ｌ２１、第２配線部Ｌ２２及び第３配線部Ｌ２３を備えている。第１配線部Ｌ２１、第２配線部Ｌ２２及び第３配線部Ｌ２３は、層間絶縁膜３０９によって互いに電気的に分離されている。

第２配線層Ｌ２の第１配線部Ｌ２１は、ゲート容量部Ｃ２の他方の電極部を構成している。第２配線層Ｌ２の第１配線部Ｌ２１は、例えば接地電源に接続されて接地電位が与えられている。第２配線層Ｌ２の第２配線部Ｌ２２は、層間絶縁膜３０９に形成されたスルーホールＴ２１を介して第１配線層Ｌ１の第２配線部Ｌ１２に接合されている。第２配線層Ｌ２の第３配線部Ｌ２３は、層間絶縁膜３０９に形成されたスルーホールＴ２２を介して第１配線層Ｌ１の第３配線部Ｌ１３に接合されている。

第２配線層Ｌ２と第３配線層Ｌ３との間の層間絶縁膜３０９には、第１金属層Ｍ１が形成されている。第１金属層Ｍ１は、例えば窒化チタン（ＴｉＮ）やチタン（Ｔｉ）などの金属で構成されている。第１金属層Ｍ１は、第１電極部Ｍ１１を備えている。

第１電極部Ｍ１１は、ゲート容量部Ｃ２の一方の電極部を構成している。第１電極部Ｍ１１は、第２配線層Ｌ２の第１配線部Ｌ２１と所定の間隔だけ離間して対向して形成されている。第１電極部Ｍ１１と第２配線層Ｌ２の第１配線部Ｌ２１との間には、層間絶縁膜３０９が挟まれている。これにより、ゲート容量部Ｃ２は、誘電体となる層間絶縁膜３０９が第２配線層Ｌ２の第１配線部Ｌ２１と第１金属層Ｍ１の第１電極部Ｍ１１とで挟み込まれたＭＩＭ構造で構成されている。

第１金属層Ｍ１の上層には、第３配線層Ｌ３が形成されている。第３配線層Ｌ３は、第１配線部Ｌ３１及び第２配線部Ｌ３２を備えている。第１配線部Ｌ３１と第２配線部Ｌ３２は、層間絶縁膜３０９によって互いに電気的に分離されている。

第３配線層Ｌ３の第１配線部Ｌ３１は、層間絶縁膜３０９に形成されたスルーホールＴ３１を介して第１金属層Ｍ１の第１電極部Ｍ１１に接合されている。また、第３配線層Ｌ３の第１配線部Ｌ３１は、層間絶縁膜３０９に形成されたスルーホールＴ３２を介して第２配線層Ｌ２の第２配線部Ｌ２２に接合されている。

これにより、第１金属層Ｍ１の第１電極部Ｍ１１は、第３配線層Ｌ３の第１配線部Ｌ３１、第２配線層Ｌ２の第２配線部Ｌ２２、第１配線層Ｌ１の第２配線部Ｌ１２及びスルーホールＴ３２，Ｔ２１，Ｔ１２を介してポリシリコン３０５に接続されている。これにより、トランジスタＴｒのゲート電極とゲート容量部Ｃ２の一方の電極部とは接続される。

第３配線層Ｌ３の第２配線部Ｌ３２は、層間絶縁膜３０９に形成されたスルーホールＴ３３を介して第２配線層Ｌ２の第３配線部Ｌ２３に接合されている。

第３配線層Ｌ３の上層には、層間絶縁膜３０９を介して画素電極３１０が形成されている。画素電極３１０は、層間絶縁膜３０９に形成されたスルーホールＴ４１を介して第３配線層Ｌ３の第２配線部Ｌ３２に接合されている。これにより、画素電極３１０は、第１配線層Ｌ１〜第３配線層Ｌ３及びそれらを接合するスルーホールを介して、トランジスタＴｒのソース領域を形成する拡散層３０３に電気的に接続されている。

画素電極３１０の上層には、液晶ＬＣの初期分子配列を所定の方向に配向する配向層３１１ａ，３１１ｂに挟まれて液晶ＬＣが形成されている。

液晶ＬＣの上層には、共通電極３１２が形成されている。これにより、液晶ＬＣは、画素電極３１０と共通電極３１２との間に充填封止されて形成されている。

共通電極３１２の上層には、透光性基板３１３が形成されている。これにより、画素回路１１は、半導体基板３００と透光性基板３１３との間に挟まれて形成されている。

上述の積層構造において、透光性基板３１３から入射した入射光は、液晶ＬＣを通過して画素電極３１０に至り、画素電極３１０に到達した入射光は画素電極３１０で反射して再度液晶ＬＣを通過して透光性基板３１３から出射する。この光の入出射の過程において、入射光は画素電極３１０に印加される画素信号の信号電圧に応じて液晶ＬＣで変調され、画素信号に応じた表示がなされる。

次に、上記構成の液晶表示装置１おいて、画素回路１１に画素信号を書き込んで液晶ＬＣを駆動する基本的な動作について説明する。

各列データ線（Ｄ１〜Ｄｍ）に対応した各画素信号が、１水平走査期間の間に順次対応するスイッチ回路１５の各スイッチＳＷ１〜ＳＷｍに出力される。画素信号がスイッチＳＷ１〜ＳＷｍに与えられるのと同期して、スイッチング信号が、順次対応するスイッチＳＷ１〜ＳＷｍに与えられる。

これにより、スイッチＳＷ１〜ＳＷｍに順次与えられた画素信号は、スイッチング信号に基づいて、対応するスイッチＳＷ１〜ＳＷｍによって選択される。選択された画素信号は、順次対応する列データ線に与えられる。

選択された画素信号が、順次対応する列データ線に与えられるのと同期して、行選択信号が１垂直走査期間の間に順次行走査線に与えられる。これにより、行選択信号が与えられた行走査線にゲート端子が接続されたｍ個のトランジスタＴｒが非導通状態から導通状態に移行する。

これにより、列データ線に与えられた画素信号は、導通状態のトランジスタＴｒを介して保持容量部Ｃ１に書き込まれる。保持容量部Ｃ１に書き込まれた画素信号は、トランジスタＴｒが導通状態から非導通状態に移行した後に保持容量部Ｃ１に保持される。保持容量部Ｃ１に保持された画素信号は、次の垂直走査期間が開始されて、新たな画素信号が書き込まれるまでの間保持容量部Ｃ１に保持される。

このような画素信号の書き込み動作は、ｎ本のすべての行走査線に対して実行され、１フレーム分の画素信号がｍ×ｎ個のすべての画素回路１１の保持容量部Ｃ１に順次書き込まれて保持される。

保持容量部Ｃ１に保持された画素信号は、画素信号の信号電圧に応じた電圧が液晶ＬＣの画素電極に印加される。液晶ＬＣは、画素信号の信号電圧に応じて画素電極に印加された電圧と、液晶ＬＣの共通電極に印加された共通電極電圧との電位差に応じて駆動される。これにより、各画素回路１１に書き込まれた画素信号に応じた液晶表示が行われる。

このような画素信号に基づく液晶表示動作は、上述のようにすべての画素回路１１で実行され、１フレーム分の画素信号がｍ×ｎ個のすべての画素回路１１の保持容量部Ｃ１に順次書き込まれて保持されることで、１フレーム分の画像が液晶表示される。

次に、第１実施形態と、第１実施形態の技術的特徴である、すべてのトランジスタのゲート端子にゲート容量部を接続する構成を採用していない従来技術とを対比させて、第１実施形態の液晶表示装置１の動作及び効果について説明する。

まず、発明が解決しようとする課題の欄で触れた従来技術が招く不具合について詳しく説明する。

図２に示すように、トランジスタＴｒのゲート端子とソース端子Ｓとの間に寄生容量Ｃｇｓが形成されているものとする。この寄生容量Ｃｇｓは、トランジスタＴｒのゲート電極とソース領域とのオーバーラップによるオーバーラップ容量、ゲート配線容量及びソース配線容量などが含まれる。

図４は画素回路１１に係わる諸信号の模式的な信号波形を示すタイミングチャートである。

図４において、トランジスタＴｒのゲート端子に与えられる行選択信号がハイレベルの期間では、トランジスタＴｒは導通状態となる。これにより、列データ線に与えられた画素信号は、導通状態のトランジスタＴｒを介して保持容量部Ｃ１に転送されて保持容量部Ｃ１に書き込まれる。

この結果、トランジスタＴｒのソース端子Ｓのソース電圧（Ｖｓ）は、トランジスタＴｒのドレイン電圧となる画素信号の信号電圧と概ね同等の電圧となる。例えばトランジスタＴｒが非導通状態のときのソース電圧がロウレベルで、かつ画素信号の信号電圧がハイレベルのときには、ソース電圧はロウレベルからハイレベルに移行する。

その後、行選択信号がハイレベルからロウレベルに移行すると、トランジスタＴｒは導通状態から非導通状態に移行する。これにより、画素信号の信号電圧は、保持容量部Ｃ１で保持される。

このときに、寄生容量Ｃｇｓの影響により、行選択信号の信号電圧、すなわちゲート電圧の電圧変化がソース端子Ｓにクロストークする。クロストークが生じると、ソース電圧が変動する。すなわち、ソース電圧が低下する、所謂ゲート・フィードスルーが発生する。

例えばソース電圧がロウレベルからハイレベルに移行した後ゲート・フィードスルーが発生すると、図４に示すように、ソース電圧は、ハイレベルからゲート・フィードスルー電圧△Ｖａ分だけ低下する。一方、ソース電圧がハイレベルからロウレベルに移行した後ゲート・フィードスルーが発生すると、図４に示すように、ソース電圧は、ロウレベルからゲート・フィードスルー電圧△Ｖｂ分だけ上昇する。

このように、ソース電圧が低下もしくは上昇して変動すると、これに伴って液晶ＬＣの画素電極に印加される電圧は変動してオフセットが生じする。これにより、液晶表示された画像にフリッカーや横引きノイズが生じ、画質が劣化する。

次に、図５〜図７を参照して、液晶表示された画像に上述の横引きノイズが発生する仕組みについて説明する。

横引きノイズは、液晶表示画像の絵柄や、液晶表示される画像における表示色の階調の分布に応じて行走査線の方向に１本の行走査線を単位として生じる。

そこで、ここでは液晶表示画面に表示される画像としては、例えば図５に示すような液晶表示画像を想定する。図５において、液晶表示画面５１では、例えば白色で矩形状のボックスパターン５２が液晶表示画面５１の中央部に表示され、ボックスパターン５２の周囲の表示領域５３は、灰色で液晶表示されているものとする。

このような液晶表示画面５１において、表示領域５３を構成する複数の画素のうち、行走査線がボックスパターン５２の表示領域を通過しない行走査線に接続された画素回路１１で構成される画素の代表を画素ａとする。また、表示領域５３を構成する複数の画素のうち、行走査線がボックスパターン５２の表示領域を通過する行走査線に接続された画素回路１１で構成される画素の代表を画素ｂとする。

図６（ａ）は画素ａを構成する画素回路１１における、トランジスタＴｒのゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）との電圧変化を模式的に示す図である。図６（ｂ）は画素ｂを構成する画素回路１１における、トランジスタＴｒのゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）との電圧変化を模式的に示す図である。

画素ａを構成する画素回路１１に接続された行走査線に接続された１行分のすべての画素回路１１は、表示画像の表示色が灰色となるように液晶ＬＣの画素電極に画素信号を印加している。したがって、画素ａを構成する画素回路１１に接続された行走査線に接続された１行分のすべての画素回路１１は、トランジスタＴｒのソース電圧がすべて同電圧になっている。

これにより、画素ａを構成する画素回路１１に接続された行走査線に接続された１行分のすべての画素回路１１のトランジスタＴｒは、図６（ａ）に示すように、ゲート電圧の立ち下がりの遷移点Ｐ１において一様に導通状態から非導通状態に移行する。このとき、ソース電圧がハイレベルであるとすると、ソース電圧は、図６（ａ）に示すように、上述のゲート・フィードスルー電圧△Ｖ１だけ低下する。

画素ｂを構成する画素回路１１に接続された行走査線に接続された１行分の画素回路１１のうち、画素ｂを構成する画素回路１１は、表示画像の表示色が灰色となるように液晶ＬＣの画素電極に画素信号を印加している。一方、ボックスパターン５２内の画素を構成している画素回路１１は、表示画像の表示色が白色となるように液晶ＬＣの画素電極に画素信号を印加している。

したがって、画素ｂを構成する画素回路１１と、ボックスパターン５２内の画素を構成している画素回路１１とのトランジスタＴｒのソース電圧は異なっている。すなわち、ボックスパターン５２内の画素を構成している画素回路１１のトランジスタＴｒのソース電圧は、画素ｂを構成する画素回路１１のトランジスタＴｒのソース電圧よりも高くなっている。

このため、画素ｂを構成する画素回路１１に接続された行走査線に接続された１行分のすべての画素回路１１のトランジスタＴｒは、ゲート電圧の立ち下がりにおいて一様には非導通状態から導通状態には移行しない。

すなわち、まずボックスパターン５２内の画素を構成している画素回路１１のトランジスタＴｒが、図６（ｂ）に示すように、ゲート電圧の立ち下がりの遷移点Ｑにおいて導通状態から非導通状態に移行する。その後、ゲート電圧が低下するのにともなって、画素ｂを構成する画素回路１１のトランジスタＴｒが、図６（ｂ）に示すように、ゲート電圧の立ち下がりの遷移点Ｐ２において導通状態から非導通状態に移行する。なお、遷移点Ｐ２のゲート電圧は、図６（ａ）に示す遷移点Ｐ１のゲート電圧と同電圧である。

このとき、画素ｂを構成する画素回路１１のトランジスタＴｒのソース電圧は、ソース電圧がハイレベルであるとすると、図６（ｂ）に示すように、ゲート・フィードスルー電圧△Ｖ２だけ低下する。

ここで、トランジスタＴｒを例えばＭＯＳ型のＦＥＴで構成した場合には、トランジスタＴｒのゲート容量は、ゲート電圧に対して依存性を有している。このため、トランジスタＴｒのゲート容量は、トランジスタＴｒの空乏層領域及び反転層領域においてゲート酸化膜の容量とチャネル領域に形成される空乏層の容量とが直列接続された容量として表される。

上述の点を踏まえて、ボックスパターン５２内の画素を構成している画素回路１１のトランジスタＴｒが、先行して非導通状態に移行すると、トランジスタＴｒのゲート容量が小さくなる。これにより、トランジスタＴｒのゲート端子が接続された行走査線の負荷容量も減少する。トランジスタＴｒのゲート容量が小さくなるのは、空乏層の形成と、ソース領域から反転層へのキャリアの供給が遮断されることによる。

行走査線の負荷容量が減少すると、画素ｂを構成する画素回路１１のトランジスタＴｒのゲート電圧は、ボックスパターン５２内の画素を構成する画素回路１１のトランジスタＴｒのゲート電圧に比べて、電圧遷移の急峻性が大きくなる。すなわち、図６（ｂ）において、実線で示す画素ｂを構成する画素回路１１のトランジスタＴｒのゲート電圧は、破線で示すボックスパターン５２内の画素を構成する画素回路１１のトランジスタＴｒのゲート電圧に比べて立ち下がりが急峻となる。

これにより、図６（ｂ）に示すゲート・フィードスルー電圧△Ｖ２は、図６（ａ）に示すゲート・フィードスルー電圧△Ｖ１よりも大きくなる。すなわち、画素ａと画素ｂとの画素回路１１のトランジスタＴｒのソース電圧が異なり、液晶ＬＣの画素電極に印加される電圧が異なってしまう。

この結果、液晶表示画面５１において、本来同じ灰色を表示すべき画素ａと画素ｂとでは、ゲート・フィードスルー電圧の電圧差に応じて輝度差が生じる。すなわち、図７に示すように、代表する画素を画素ａとした表示領域５３における表示画像の輝度と、代表する画素を画素ｂとした表示領域７１における表示画像の輝度とは異なる。これにより、表示領域５３と表示領域７１とで表示される画像の表示色が異なり、これが表示画像の横引きノイズ（ストリーキング）として液晶表示画面５１に現れる。

このような不具合に対して、第１実施形態では、すべての画素回路１１において、トランジスタＴｒのゲート端子にゲート容量部Ｃ２を備えるといった、技術的特徴を採用している。ゲート容量部Ｃ２は、固定容量で構成されているので、ゲート電圧の変化、すなわちトランジスタＴｒの導通／非導通の変化に依存しない容量を構成することができる。

また、トランジスタＴｒのゲート端子が接続された行走査線における負荷容量の分布は、行走査線の端部などの一所に容量や抵抗を集中して設ける構成に比べて、行走査線の全域にわたって概ね均一にすることが可能となる。

これにより、同一の行走査線に接続された１行分のすべての画素回路１１のトランジスタＴｒは、ゲート電圧の立ち上がりもしくは立ち下がり時の信号波形の勾配を概ね同等にすることが可能となる。この結果、同一の行走査線に接続された１行分のすべての画素回路１１のトランジスタＴｒは、ゲート電圧の立ち下がりまたは立ち上がりの遷移に応じて概ね一様に導通状態から非導通状態、もしくは非導通状態から導通状態に移行する。

したがって、１つの行走査線に接続された画素回路１１における、ゲート・フィードスルー電圧の電圧差は、従来に比べて小さくなる。すなわち、１つの行走査線に接続された画素回路１１における、トランジスタＴｒのソース電圧の電圧差は、従来に比べて小さくなり、液晶ＬＣの画素電極に印加される電圧の電圧差も従来に比べて小さくなる。

これにより、液晶ＬＣの輝度差は縮小し、画質の劣化の要因となる横引きノイズは従来に比べて低減される。この結果、第１実施形態の液晶表示装置１は、液晶表示画像の画質の劣化を抑制する効果を従来に比べて高めることができる。

第１実施形態では、ゲート容量部Ｃ２はＭＩＭ構造としている。

ここで、ゲート容量部Ｃ２を保持容量部Ｃ１と同様にＭＩＳ構造とした場合について検討する。

上述のＭＩＳ構造でゲート容量部を構成した場合には、トランジスタのドレイン領域またはソース領域を形成する拡散層は、ゲート容量部の一方の電極部を構成する拡散層と電気的に分離する必要がある。このため、トランジスタの拡散層とゲート容量部の拡散層とを電気的に分離するための素子分離領域が必要となり、この素子分離領域は、拡散層が形成されたウェル領域に形成される。

このため、トランジスタ、保持容量部に加えてゲート容量部を備えた画素回路は、構成が大型化するので、画素ピッチが高密度な液晶表示装置では、ゲート容量部をＭＩＳ構造で構成することは極めて困難であった。一方、ゲート容量部をＭＩＳ構造とした場合には、画素ピッチの高密度化は困難となり、液晶表示装置の構成が大型化してしまうといった不具合を招くことになる。

また、ＭＩＳ構造でゲート容量部を構成した場合には、ゲート容量部の一方の電極部とトランジスタのソース領域との双方がともに拡散層で形成されるので、ＭＩＭ構造とした場合に比べて寄生容量の容量値が増える。

ここで、寄生容量と保持容量部とは、トタンジスタがゲート端子に対して直列に接続されているので、トランジスタが導通状態から非導通状態に移行したときに、ゲート・フィードスルー電圧は、寄生容量と保持容量との容量比により決まる。これにより、ゲート・フィードスルー電圧は、寄生容量の容量値が大きくなるほど大きくなる。

したがって、ゲート容量部をＭＩＳ構造とした場合には、ＭＩＭ構造とした場合に比べて寄生容量が増えるので、ゲート・フィードスルー電圧が大きくなる。この結果、ゲート容量部をＭＩＳ構造とした場合には、ゲート・フィードスルー電圧を低減するといった観点からは不利になる。

これに対して、第１実施形態では、ゲート容量部Ｃ２をＭＩＭ構造としているので、ゲート・フィードスルー電圧の低下に貢献することができる。

（第２実施形態）
図８を参照して、本発明の第２実施形態に係る液晶表示装置の構成を説明する。

第２実施形態において、第１実施形態と主に異なる点は、第１実施形態の保持容量部Ｃ１に並列接続された保持容量部Ｃ３を新たに設けたことである。すなわち、第２実施形態の特徴とするところは、保持容量部Ｃ１と保持容量部Ｃ３とを並列接続して保持容量部を構成したことである。ここで、保持容量部Ｃ１は、第１保持容量部を構成し、保持容量部Ｃ３は、第２保持容量部を構成する。

なお、第２実施形態において、保持容量部Ｃ３以外の構成及び液晶表示装置１の動作は、第１実施形態と同様であるので、その説明は省略する。したがって、ここでは、主に保持容量部Ｃ３について説明する。

図８は第２実施形態の液晶表示装置１における画素回路１１の模式的な断面構造を示す断面図である。なお、図８において、図３と同符号のものは同一機能を有するものであるので、その説明は省略する。

図８において、第２配線層Ｌ２は、第１配線部Ｌ２１、第２配線部Ｌ２２及び第３配線部Ｌ２３に加えて、第４配線部Ｌ２４を備えている。第１配線部Ｌ２１、第２配線部Ｌ２２、第３配線部Ｌ２３及び第４配線部Ｌ２４は、層間絶縁膜３０９によって互いに電気的に分離されている。

第２配線層Ｌ２の第４配線部Ｌ２４は、保持容量部Ｃ３の他方の電極部を構成している。第２配線層Ｌ２の第４配線部Ｌ２４は、例えば接地電源に接続されて接地電位が与えられている。

第１金属層Ｍ１は、第１電極部Ｍ１１に加えて、第２電極部Ｍ１２を備えている。第２電極部Ｍ１２は、保持容量部Ｃ３の一方の電極部を構成する。第２電極部Ｍ１２は、第２配線層Ｌ２の第４配線部Ｌ２４と所定の間隔だけ離間して対向して形成されている。第２電極部Ｍ１２と第２配線層Ｌ２の第４配線部Ｌ２４との間には、層間絶縁膜３０９が挟まれている。これにより、保持容量部Ｃ３は、誘電体となる層間絶縁膜３０９が第２配線層Ｌ２の第４配線部Ｌ２４と第１金属層Ｍ１の第２電極部Ｍ１２とで挟み込まれたＭＩＭ構造で構成されている。

第１金属層Ｍ１の第２電極部Ｍ１２は、層間絶縁膜３０９に形成されたスルーホールＴ３４を介して第３配線層Ｌ３の第２配線部Ｌ３２に接合されている。これにより、第１金属層Ｍ１の第２電極部Ｍ１２は、第３配線層Ｌ３の第２配線部Ｌ３２、第２配線層Ｌ２の第３配線部Ｌ２３、第１配線層Ｌ１の第３配線部Ｌ１３及びスルーホールＴ３３，Ｔ２２，Ｔ１４を介してポリシリコン３０８に電気的に接続される。

すなわち、第１金属層Ｍ１の第２電極部Ｍ１２は、保持容量部Ｃ１の一方の電極部に電気的に接続される。これにより、保持容量部Ｃ１と保持容量部Ｃ３とは、並列に接続されて、画素回路１１の保持容量部を構成する。

この結果、第２実施形態では、画素回路１１に書き込まれた画素信号を保持する保持容量部の容量値を、第１実施形態に比べて大きくすることが可能となる。

ここで、寄生容量Ｃｇｓと保持容量部とはトランジスタＴｒがゲート端子に対して直列に接続されているので、トランジスタＴｒが導通状態から非導通状態に移行したときに、ゲート・フィードスルー電圧は、寄生容量と保持容量との容量比により決まる。これにより、ゲート・フィードスルー電圧は、保持容量の容量値が大きくなるほど小さくなる。

これにより、第２実施形態では、第１実施形態に比べてゲート・フィードスルー電圧を低減することができ、ソース電圧の変動を低減することができる。この結果、第２実施形態では、第１実施形態に比べて、液晶表示画像の画質の劣化を抑制する効果をより一層高めることができる。

ゲート容量部Ｃ２と第２保持容量部を構成する保持容量部Ｃ３とは、同じＭＩＭ構造で形成されるので、同一の半導体製造プロセスにより同一層の第２配線層Ｌ２に形成することができる。これにより、第２実施形態では、保持容量部Ｃ３を画素回路１１に加えても液晶表示装置１を容易かつ小型に製造することが可能となる。

１ 液晶表示装置
１１ 画素回路
１２ 水平走査回路
１３ 垂直走査回路
Ｃ１ 保持容量部
Ｃ２ ゲート容量部
ＬＣ 液晶
Ｔｒ トランジスタ

Claims (4)

1. 互いに直交する複数の列データ線と複数の行走査線との各交差部に配置された複数の画素回路と、
   前記列データ線に画素信号を供給する水平走査回路と、
   前記行走査線に行選択信号を供給する垂直走査回路と、
   を有し、
   前記画素回路は、
   画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
   ゲート端子が前記行走査線に接続され、前記行走査線に供給された行選択信号に基づいて導通制御され、前記列データ線に供給された画素信号を選択的に入力するトランジスタと、前記列データ線から前記トランジスタを介して選択的に入力された画素信号を保持する保持容量部と、一方の電極が前記トランジスタのゲート端子に接続され、他方の電極に基準電圧が与えられるゲート容量部とを備え、前記保持容量部に保持された画素信号の信号電圧に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、
   を備えていることを特徴とする液晶表示装置。
2. 前記ゲート容量部は、半導体基板上に形成された絶縁膜を金属層で挟んだ構造で構成されている
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記保持容量部は、第１保持容量部と第２保持容量部とで構成される、
   前記第１保持容量部は、半導体基板に形成された絶縁膜を拡散層とポリシリコンで挟んだ構造で構成され、
   前記第２保持容量部は、半導体基板上に形成された絶縁膜を金属層で挟んだ構造で構成されている
   ことを特徴とする請求項１または２に記載の液晶表示装置。
4. 前記ゲート容量部と前記第２保持容量部とは、同一の半導体製造プロセスにより半導体基板上の同一層に形成される
   ことを特徴とする請求項３に記載の液晶表示装置。

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