JP6341795B2 - マイクロコンピュータ及びマイクロコンピュータシステム - Google Patents
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Description
実施の形態1にかかるマイクロコンピュータ100について説明する。マイクロコンピュータ100は、シングルチップマイクロコンピュータとして構成することが可能である。図1は、実施の形態1にかかるマイクロコンピュータ100の構成を模式的に示すブロック図である。図2は、実施の形態1にかかるマイクロコンピュータ100の基本構成を模式的に示すブロック図である。以下、図1を参照して、マイクロコンピュータ100の構成を説明する。なお、マイクロコンピュータは、以下ではMCU(Micro Controller Unit)と略記する。
異常検出部9の第1の例:不当命令検出
異常検出部9は、例えば、CPU1の不当命令検出を行うことが可能である。この場合、異常検出部9は、CPU1に内蔵されていてもよい。異常検出部9は、実行すべき命令を検査して、当該命令が定義されていないものである場合、検査対象となった命令を不当命令として検出する。異常検出部9は、不当命令を検出したならば、エラー信号の1つである命令エラー信号OPERRを活性化するとともに、所定の例外処理(不当命令例外処理)を発生させる。不当命令例外処理と後述するエラー検出に対応する例外処理では、NVM4上の所定のプログラムが実行することもできる。
異常検出部9は、例えば、BSC6でのバス動作の際のアドレスエラーを検出することができる。この場合、異常検出部9は、BSC6に内蔵されていてもよい。異常検出部9は、CPU1のアクセス内容を検査し、検査対象となったアクセスが不当なアクセスの場合、アドレスエラーを検出する。異常検出部9は、アドレスエラーを検出したならば、エラー信号の1つであるアドレスエラー信号ADERRを活性化し、INT2に伝達する。なお、不当なアクセスとは、例えば、アクセスが禁止される内部の資源が配置されていないアドレス(空領域)に対するリード/ライトや、内部I/Oレジスタ領域からのプログラムのリードをいう。
異常検出部9は、例えば、WDT7でのカウンタエラーを検出することができる。この場合、異常検出部9は、WDT7に内蔵されていてもよい。CPU1は、正常に動作している限り、カウンタがオーバフローする前にカウンタに0などをライトし、オーバフローを抑止するように動作する。しかし、ノイズなどによる一時的な誤動作や回路の故障などの不所望の要因により、CPU1が正常な動作を行えなくなると、カウンタがオーバフローしてしまう。異常検出部9は、カウンタのオーバフローを検出し、エラー信号の1つであるオーバフロー信号WDTOVFを活性化することができる。
MCU100では、異常検出部9が内部バス11を介した機能ブロック間のデータのやり取りにエラーが生じていないかを、常時監視している(図7の第1動作モードMODE1)。
内部バスを介した機能ブロック間のデータのやり取りにエラーが生じた場合、異常検出部9は異常を検出する。異常検出部9は、異常を検出したことを外部に通知することができる。異常検知により、MCU100は、第1動作モードMODE1から第2動作モードMODE2へ遷移する。
機能ブロック間のデータのやり取りにエラーが生じた場合、NVM検査部4Aは、NVM4のデータの確認動作を実行する。NVM検査部4Aは、NVM4のアドレス領域に含まれる確認用データアドレスから、NVM4に予め確認されている確認用データDAT1を読み出す。そして、NVM検査部4Aは、予め保有している基準データDAT2と、読み出した確認用データDAT1とが一致するかを判定する。なお、基準データDAT2は、NVM4に書き込んだ確認用データDAT1の元々の内容を示すデータであり、換言すれば、確認用データDAT1の期待値を示すデータである。
基準データDAT2と確認用データDAT1とが一致しない場合、異常を検出する前に行われたNVM4へのデータの書き込みに問題が有るので、NVM検査部4Aは、NVMエラーを検出し、例えばアラームを送出する。その後、ステップS14に進む。
基準データDAT2と確認用データDAT1とが一致する場合、またはステップS14の後、I/O10を停止(非活性化)し、MCU100の外部への誤ったデータ送出が防止される。本動作の終了後は、適宜リセット処理などから動作を再開する。
実施の形態2にかかるMCU200について説明する。MCU200は、MCU100と同様の構成を有するが、CPU1のアドレス空間及び動作が異なる。MCU200は、NVMエラーを検出した場合、NVMのリカバリ動作をおこなうものである。
ステップS11については、図6と同様であるので、説明を省略する。
ステップS12については、図6と同様である。但し、本実施の形態では、第2動作モードMODE2に遷移することで、第1アドレス領域21及び第2アドレス領域22のリード/ライトが可能となる。これにより、CPU1は、第2アドレス領域22からリカバリプログラムPRGを読み出して実行し、第1アドレス領域21の書き込みとデータ確認を行うことができる。
ステップS13〜S15については、図6と同様であるので、説明を省略する。
CPU1がリカバリプログラムを実行することで、ステップS21以降の動作が行われる。
ステップS14においてNVMエラーが通知されたならば、ステップS15と同様にI/O10を停止する。
CPU1は、外部から通信モジュール8を介して、外部からNVM4に書き込むべきデータを受信する。
CPU1は、外部から受信したデータをNVM4に書き込む。
その後、第1動作モードMODE1に遷移し、通常動作に復帰する。適宜、リセット処理を実行してもよい。この際、I/O10は、活性化される。
実施の形態3にかかるMCU300について説明する。図11は、実施の形態3にかかるMCU300の構成を模式的に示すブロック図である。MCU300は、MCU100に自己診断部12を追加した構成を有する。MCU300のその他の構成は、MCU100と同様であるので、説明を省略する。
ステップS11については、図6と同様であるので、説明を省略する。
データエラーが検出されたならば、自己診断部12は、各機能ブロックの機能に異常がないかを診断する。
自己診断部12は、機能ブロックのいずれかの機能に異常が有る場合には、自己診断エラーを検出する。自己診断部12は、他の機能ブロックやMCU300の外部に自己診断エラーを通知することができる。その後、ステップS14へ進む。
自己診断エラーが検出されない場合、ステップS12に進み、以降は図6と同様の動作を行う。
実施の形態4にかかるMCU400について説明する。MCU400は、MCU200の変形例である。なお、MCU400の構成は、MCU200と同様であるので、説明を省略する。本実施の形態では、MCU400への電源投入時や故障復帰時などにリセットされる場合に、リセットが解除された際の動作について説明する。なお、リセットは、例えばMCU400の外部から行うことが可能であり、電源投入時にはパワーオンリセットとして実行してもよい。
実施の形態5にかかる制御システム500について説明する。制御システム500は、上述のMCUが組み込まれたシステムとして構成される。図14は、実施の形態5にかかる制御システム500の構成を模式的に示すブロック図である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態3にかかるMCU300についても、実施の形態2にかかるMCU200と同様に、ステップS21〜S24でのNVM復旧動作を併せて行うことができる。
2 INT(割り込みコントローラ)
3 MDC(モードコントローラ)
4 NVM(不揮発性記憶装置)
4A NVM検査部
5 RAM(ランダムアクセスメモリ)
6 BSC(バスコントローラ)
7 WDT(タイマ)、
8 通信モジュール
9 異常検出部
10 I/O(入出力ポート)
10A I/O制御部
10B 非活性データレジスタ
10C セレクタ
11 内部バス
12 自己診断部
20 NVMアドレス領域
21 第1アドレス領域
22 第2アドレス領域
31 空領域
32 RAM領域
33 内部バスレジスタ領域
100、200、300、400 MCU(マイクロコンピュータ)
500 制御システム
501 制御対象
502 ネットワーク
503 通信部
504 表示装置
ADERR アドレスエラー信号
CON 制御信号
DAT1 確認用データ
DAT2 基準データ
MD モード入力信号
MDS 動作モード信号
OPERR 命令エラー信号
PRG プログラム
WDTOVF オーバフロー信号
Claims (12)
- 互いに情報をやり取りする複数の機能ブロックを有するマイクロコンピュータであって、
格納する情報を書き換え可能であり、予め第1のデータが書き込まれている不揮発性記憶装置と、
前記不揮発性記憶装置から読み出した情報を処理し、又は、前記不揮発性記憶装置に情報を書き込む中央処理装置と、
前記複数の機能ブロック間でのデータのやり取りの異常を検出する異常検出部と、
前記異常検出部が異常を検出した場合に、前記第1のデータを前記不揮発性記憶装置から読み出し、前記不揮発性記憶装置に書き込んだときの前記第1のデータの内容を示す第2のデータと、前記第1のデータと、を比較し、比較結果が一致しない場合に前記不揮発性記憶装置の異常を検出する不揮発性記憶装置検査部と、を備える、
マイクロコンピュータ。 - 当該マイクロコンピュータと、当該マイクロコンピュータの外部の機器との間のデータの送受を行う入出力部を更に備え、
前記異常検出部が異常を検出した場合、前記入出力部は、当該マイクロコンピュータと、当該マイクロコンピュータの外部の機器との間のデータの送受を停止する、
請求項1に記載のマイクロコンピュータ。 - 前記不揮発性記憶装置の異常を検出した場合、前記中央処理装置は、
前記不揮発性記憶装置に書き込まれるべきデータを当該マイクロコンピュータの外部から取得し、
取得した前記データを前記不揮発性記憶装置に書き込み、前記不揮発性記憶装置のデータを復旧する、
請求項2に記載のマイクロコンピュータ。 - 前記異常検出部が異常を検出した場合、当該マイクロコンピュータは、前記異常検出部での異常検出前に対応する第1動作モードから、前記異常検出部での異常検出前後に対応する第2動作モードに遷移し、
前記前記不揮発性記憶装置のデータを復旧が完了した後に、前記第2動作モードから前記第1動作モードに遷移する、
請求項3に記載のマイクロコンピュータ。 - 当該マイクロコンピュータの動作モードを指定する動作モード制御部を備え、
前記複数の機能ブロックがリセットされ、かつ、リセットが解除されるときに、当該マイクロコンピュータは、前記動作モード制御部が指定する前記第1動作モード又は第2動作モードに対応する動作を行う、
請求項4に記載のマイクロコンピュータ。 - 前記不揮発性記憶装置検査部が異常を検出した場合、異常を検出したことを他の機能ブロック及び当該マイクロコンピュータの外部の機器の両方又は一方に通知する、
請求項1乃至5のいずれか一項に記載のマイクロコンピュータ。 - 前記異常検出部が異常を検出した場合、異常を検出したことを他の機能ブロック及び当該マイクロコンピュータの外部の機器の両方又は一方に通知する、
請求項1乃至6のいずれか一項に記載のマイクロコンピュータ。 - 前記複数の機能ブロックの機能の異常を検出する自己診断部を更に備え、
前記自己診断部は、前記複数の機能ブロックのいずれかの機能の異常を検出した場合、異常を検出したことを他の機能ブロック及び当該マイクロコンピュータの外部の機器の両方又は一方に通知する、
請求項1乃至7のいずれか一項に記載のマイクロコンピュータ。 - 前記自己診断部が異常を検出した場合に、前記不揮発性記憶装置検査部が前記不揮発性記憶装置の異常の検出を行う、
請求項8に記載のマイクロコンピュータ。 - 前記異常検出部は、前記中央処理装置から出力される命令が前記中央処理装置において定義された命令ではない場合、前記中央処理装置の不当命令異常を検出する、
請求項1乃至9のいずれか一項に記載のマイクロコンピュータ。 - 前記異常検出部は、前記不揮発性記憶装置のアクセスが禁止されている領域へ前記中央処理装置がアクセスした場合、前記中央処理装置のアクセス異常を検出する、
請求項1乃至10のいずれか一項に記載のマイクロコンピュータ。 - 外部から動作の制御を受ける被制御装置と、
互いに情報をやり取りする複数の機能ブロックを有し、前記被制御装置の動作を制御するマイクロコンピュータと、を備え、
前記マイクロコンピュータは、
格納する情報を書き換え可能であり、予め第1のデータが書き込まれている不揮発性記憶装置と、
前記不揮発性記憶装置から読み出した情報を処理し、又は、前記不揮発性記憶装置に情報を書き込む中央処理装置と、
前記複数の機能ブロック間でのデータのやり取りの異常を検出する異常検出部と、
前記異常検出部が異常を検出した場合に、前記第1のデータを前記不揮発性記憶装置から読み出し、前記不揮発性記憶装置に書き込んだときの前記第1のデータの内容を示す第2のデータと、前記第1のデータと、を比較し、比較結果が一致しない場合に前記不揮発性記憶装置の異常を検出する不揮発性記憶装置検査部と、を備える、
マイクロコンピュータシステム。
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6295113B2 (ja) * | 2014-03-17 | 2018-03-14 | ルネサスエレクトロニクス株式会社 | 自己診断装置及び自己診断方法 |
EP3382877B1 (en) * | 2015-11-24 | 2021-04-14 | NSK Ltd. | Electronic control device and electric power steering device equipped therewith |
JP6271103B1 (ja) * | 2017-02-22 | 2018-01-31 | 三菱電機株式会社 | 制御装置及び制御方法 |
JP6645467B2 (ja) * | 2017-03-28 | 2020-02-14 | 株式会社デンソー | マイクロコンピュータ |
CN108255746A (zh) * | 2017-12-29 | 2018-07-06 | 北京元心科技有限公司 | 内存改写检测方法及装置 |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
US5617531A (en) * | 1993-11-02 | 1997-04-01 | Motorola, Inc. | Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor |
JP3687861B2 (ja) | 1995-03-20 | 2005-08-24 | 株式会社ルネサステクノロジ | 制御システム及び相補ノンオーバーラップpwm信号を形成する方法 |
US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
US6070255A (en) * | 1998-05-28 | 2000-05-30 | International Business Machines Corporation | Error protection power-on-self-test for memory cards having ECC on board |
US6178532B1 (en) * | 1998-06-11 | 2001-01-23 | Micron Technology, Inc. | On-chip circuit and method for testing memory devices |
JP2000163274A (ja) * | 1998-11-26 | 2000-06-16 | Nec Corp | 電子機器およびromデータ監視プログラムを記録した記録媒体 |
JP4375857B2 (ja) | 1999-05-13 | 2009-12-02 | 富士通コンポーネント株式会社 | プログラム再書き込み機能付コンピュータ |
US6654648B2 (en) * | 2000-04-03 | 2003-11-25 | Toyota Jidosha Kabushiki Kaisha | Technique of monitoring abnormality in plurality of CPUs or controllers |
US6701474B2 (en) * | 2000-06-28 | 2004-03-02 | Cadence Design Systems, Inc. | System and method for testing integrated circuits |
JP4066638B2 (ja) | 2000-11-27 | 2008-03-26 | 株式会社日立製作所 | 半導体装置 |
US6766480B2 (en) * | 2001-03-14 | 2004-07-20 | Hewlett-Packard Development Company, L.P. | Using task description blocks to maintain information regarding operations |
JP4134637B2 (ja) | 2002-08-27 | 2008-08-20 | 株式会社日立製作所 | 半導体装置 |
JP4065790B2 (ja) * | 2003-01-17 | 2008-03-26 | 三菱電機株式会社 | 車載電子制御装置 |
US9372870B1 (en) * | 2003-01-21 | 2016-06-21 | Peer Fusion, Inc. | Peer to peer code generator and decoder for digital systems and cluster storage system |
US8626820B1 (en) * | 2003-01-21 | 2014-01-07 | Peer Fusion, Inc. | Peer to peer code generator and decoder for digital systems |
JP2004318330A (ja) | 2003-04-14 | 2004-11-11 | Renesas Technology Corp | 半導体集積回路装置およびデータ処理システム |
EP1870814B1 (en) * | 2006-06-19 | 2014-08-13 | Texas Instruments France | Method and apparatus for secure demand paging for processor devices |
JP2006113804A (ja) * | 2004-10-14 | 2006-04-27 | Toyota Motor Corp | 制御装置のデータ記憶装置 |
JP2006171952A (ja) * | 2004-12-14 | 2006-06-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP4873526B2 (ja) | 2005-07-26 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及びマイクロコンピュータ |
JP4686350B2 (ja) * | 2005-12-09 | 2011-05-25 | 株式会社東芝 | 不揮発性半導体記憶装置及びその自己テスト方法 |
JP4936746B2 (ja) | 2006-03-08 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2007293593A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | メモリセルフテスト回路及びそれを備えた半導体装置及びicカード並びにメモリセルフテスト方法 |
WO2008042403A2 (en) * | 2006-10-03 | 2008-04-10 | Inapac Technologies, Inc. | Memory accessing circuit system |
US8344475B2 (en) * | 2006-11-29 | 2013-01-01 | Rambus Inc. | Integrated circuit heating to effect in-situ annealing |
ITVA20070041A1 (it) * | 2007-04-11 | 2008-10-12 | St Microelectronics Srl | Procedimento e sistema di autoverifica della funzionalita' di una memoria contenuta in un dispositivo integrato |
US8041989B2 (en) * | 2007-06-28 | 2011-10-18 | International Business Machines Corporation | System and method for providing a high fault tolerant memory system |
US8271700B1 (en) * | 2007-11-23 | 2012-09-18 | Pmc-Sierra Us, Inc. | Logical address direct memory access with multiple concurrent physical ports and internal switching |
JP4617405B2 (ja) * | 2008-02-05 | 2011-01-26 | 富士通株式会社 | 不良メモリを検出する電子機器、不良メモリ検出方法およびそのためのプログラム |
KR101005155B1 (ko) * | 2009-05-13 | 2011-01-04 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 테스트 방법 |
EP2381265B1 (en) * | 2010-04-20 | 2013-09-11 | STMicroelectronics Srl | System for performing the test of digital circuits |
US20120066551A1 (en) * | 2010-09-15 | 2012-03-15 | Alexandre Palus | Run-time Verification of CPU Operation |
US9432298B1 (en) * | 2011-12-09 | 2016-08-30 | P4tents1, LLC | System, method, and computer program product for improving memory systems |
US9626241B2 (en) * | 2011-12-29 | 2017-04-18 | Intel Corporation | Watchdogable register-based I/O |
JP2013143095A (ja) * | 2012-01-12 | 2013-07-22 | Toyota Motor Corp | 電子制御装置、メモリ検査方法 |
JP6032510B2 (ja) * | 2012-06-06 | 2016-11-30 | インテル・コーポレーション | 入出力エラー封じ込めイベント後のリカバリ |
US8924786B2 (en) * | 2012-06-28 | 2014-12-30 | Intel Corporation | No-touch stress testing of memory I/O interfaces |
JP6003449B2 (ja) * | 2012-09-20 | 2016-10-05 | 株式会社ソシオネクスト | 半導体装置及びメモリの制御方法 |
US20140223217A1 (en) * | 2013-02-01 | 2014-08-07 | Broadcom Corporation | Power and system management information visibility |
WO2015047228A1 (en) * | 2013-09-24 | 2015-04-02 | Intel Corporation | Use of error correction pointers to handle errors in memory |
US9202516B1 (en) * | 2014-06-30 | 2015-12-01 | Dell Products, Lp | Diagnostic method and apparatus for a tape storage system |
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