KR20150078911A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20150078911A
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junction
substrate
circuit pattern
oxide film
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박성근
명준우
송성민
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삼성전기주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 패키지는 절연층 및 다수의 회로패턴이 형성된 기판, 회로패턴의 상부 일부에 형성된 제1 접합부, 회로패턴의 상부 일부에 형성된 제2 접합부, 기판에 실장된 제1 반도체 소자, 제1 접합부와 제1 반도체 소자를 전기적으로 연결하는 제1 연결부재, 일면이 제2 접합부와 접합되며 타단이 외부로 노출되는 제2 연결부재 및 제1 접합부 및 제2 접합부 제외한 나머지 부분에 형성되는 산화막을 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package module and Method for Manufacturing The same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 전력용 회로 부품, 제어 회로 부품, 리드 프레임, 방열기판 및 봉합 수지를 포함하여 구성된다.
반도체 패키지의 개발에서 기판의 방열 특성은 파워 소자(IGBT, Diode)의 수명을 포함한 신뢰성 측면에서 중요하다.
또한, 반도체 장치들이 고속화, 고출력화 됨에 따라 반도체 패키지에서 발생하는 열을 처리하는데 많은 개발이 요구되고 있다.
이에 따라, 기판의 방열 특성을 개선하기 위해 금속 재료를 기판의 베이스(Base)로 사용하고 금속 베이스와 회로를 형성하기 위한 동박층(Cu foil)을 프리프레그(Prepreg)나 금속 산화층으로 접합된 구조를 사용하고 있다.
이러한, 금속 기판의 회로 패턴 위에 소자를 솔더링(Soldering)하여 접합하기 위해 기판을 솔더 멜팅(Solder melting) 온도 이상 상승해야 한다. 기판에 소자를 솔더링 접합한 다음, 상온으로 냉각하는 리플로우(Reflow)공정을 거친다.
미국 공개특허 2012-0111610 공보
본 발명의 일 실시 예에 따르면, 패키지 기판과 몰딩부재 간의 박리현상을 줄이고, 접착강도를 높여 신뢰성이 높은 반도체 패키지 및 그 제조방법을 제공하고자 한다.
또한, 기판에 솔더링으로 전자소자나 리드프레임이 접합 될 때, 솔더 퍼짐이나, 튀는 현상으로 인한 공정상의 불량을 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
또한, 기판과 전자소자를 전기적으로 연결하는 와이어 본딩을 진행할 때, 접합강도를 높이기 위해 접합 및 전도성이 우수한 도금층을 본딩부에 형성함에 있어 기존보다 공정을 간소화할 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명의 실시 예에 따르면, 절연층 및 다수의 회로패턴이 형성된 기판, 회로패턴의 상부 일부에 형성된 제1 접합부, 회로패턴의 상부 일부에 형성된 제2 접합부, 기판에 실장된 제1 반도체 소자, 제1 접합부와 제1 반도체 소자를 전기적으로 연결하는 제1 연결부재, 일면이 제2 접합부와 접합되며 타단이 외부로 노출되는 제2 연결부재 및 제1 접합부 및 제2 접합부 제외한 나머지 부분에 형성되는 산화막을 포함하는 반도체 패키지가 제공된다.
제1 반도체소자는 전력소자일 수 있다.
회로패턴과 제1 반도체 소자 사이에 형성된 제3 접합부를 더 포함할 수 있다.
기판에 실장되는 제2 반도체 소자를 더 포함할 수 있다.
제2 반도체 소자는 전력소자 또는 제어소자일 수 있다.
제1 연결부재는 와이어 또는 리드프레임일 수 있다.
제2 연결부재는 리드프레임일 수 있다.
제1 접합부는 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리될 수 있다.
제2 접합부는 솔더 페이스트일 수 있다.
산화막은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)일 수 있다.
본 발명의 실시 예에 따르면, 절연층 및 회로패턴이 형성된 기판을 준비하는 단계, 회로패턴의 상부 일부에 제1 접합부 및 제2 접합부를 형성하는 단계, 회로패턴 상에 제1 반도체 소자를 실장하는 단계, 제1 접합부와 제1 반도체 소자가 전기적으로 연결되도록 제1 연결부재로 연결하는 단계, 일면이 타단이 외부로 노출되는 제2 연결부재를 제2 접합부와 연결하는 단계 및 제1 접합부 및 제2 접합부를 제외한 나머지 부분에 산화막을 형성하는 단계을 포함하는 반도체 패키지의 제조방법이 제공된다.
산화막 형성법은 스퍼터, 화학기상증착법(CVD: Chemical vapor deposition), 에어로졸 증착법(AD: Aerosol Deposition) 중 선택되는 어느 하나일 수 있다.
산화막을 형성하는 단계 이전, 회로패턴 상에 산화막이 형성될 영역이 노출되도록 패터닝(Patterning)된 마스크를 형성하는 단계를 더 포함하며, 산화막을 형성하는 단계 이후, 마스크를 제거하는 단계를 더 포함할 수 있다.
마스크는 금속, 필름 및 액상 폴리머 재질 중 선택되는 어느 하나일 수 있다.
제1 반도체소자는 전력소자일 수 있다.
제1 접합부 및 제2 접합부를 형성하는 단계에서,
회로패턴의 상부 일부에 제3 접합부를 형성하는 단계를 더 포함할 수 있다.
제1 반도체 소자를 실장하는 단계에서, 제1 반도체 소자는 제3 접합부에 실장될 수 있다.
기판을 준비하는 단계 이후에, 제2 반도체 소자를 실장하는 단계를 더 포함할 수 있다.
제2 반도체 소자는 전력소자 또는 제어소자일 수 있다.
제1 연결부재는 와이어 또는 리드프레임일 수 있다.
제2 연결부재는 리드프레임일 수 있다.
제1 접합부는 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리할 수 있다.
제2 접합부는 솔더 페이스트로 도포할 수 있다.
산화막은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)일 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일 실시 예에 따른 반도체 패키지 및 그 제조방법으로 와이어 본딩 공정 시 생길 수 있는 본딩오픈(Bonding open) 불량을 개선할 수 있다.
또한, 기판과 몰딩부재 간의 박리 현상을 줄일 수 있다.
또한, 솔더링 접합을 할 때 솔더 퍼짐이나, 튀는 현상으로 인한 공정상의 불량을 방지할 수 있다.
또한, 공정을 간소화시키고 시간을 단축할 수 있다.
도 1은 본 발명에 따른 반도체 패키지의 구조를 개략적으로 나타낸 단면도이다.
도 2 내지 도 7은 본 발명에 따른 반도체 패키지의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 일 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
반도체 패키지
도 1은 본 발명에 따른 반도체 패키지의 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면,
본 발명의 실시 예에 따른 반도체 패키지(1000)는 절연층(110) 및 다수의 회로패턴(120)이 형성된 기판(100), 회로패턴(120)의 상부 일부에 형성된 제1 접합부(220), 회로패턴(120)의 상부 일부에 형성된 제2 접합부(230), 기판(100)에 실장된 제1 반도체 소자(200), 제1 접합부(220)와 제1 반도체 소자(200)를 전기적으로 연결하는 제1 연결부재(210), 일면이 제2 접합부(230)(220)와 접합되며 타단이 외부로 노출되는 제2 연결부재(400) 및 제1 접합부(220) 및 제2 접합부(230) 제외한 나머지 부분에 형성되는 산화막(300)을 포함할 수 있다.
여기서, 기판(100)은 인쇄회로기판, 세라믹 기판, 양극 산화층을 갖는 금속기판일 수 있으나, 특별히 이에 한정되는 것은 아니다.
기판은 절연층에 접속 패드를 포함하는 1층 이상의 회로가 형성된 회로기판으로서 바람직하게는 인쇄회로기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 기판으로서 절연층에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
절연층으로는 수지 절연층이 사용될 수 있다. 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
접속 패드를 포함하는 회로는 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
세라믹 기판은 금속계 질화물 또는 세라믹 재료로 이루어질 수 있으며, 금속계 질화물로서, 예를 들어, 알루미늄 질화물(AlN) 또는 실리콘 질화물(SiN)을 포함할 수 있으며, 세라믹 재료로서, 알루미늄 산화물(Al2O3) 또는 베릴륨 산화물(BeO)을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
한편, 금속기판으로는 알루미늄(Al), 알루미늄 합금(Al Alloy), 구리(Cu), 철(Fe), 철-니켈 합금(Fe-Ni Alloy) 또는 티타늄(Ti) 중 선택된 어느 하나일 수 있으며, 비교적 저가로 손쉽게 얻을 수 있는 금속 재료로, 열 전달 특성이 매우 우수한 알루미늄(Al) 또는 알루미늄 합금이 사용될 수 있다.
또한, 양극산화층은 예를 들어, 알루미늄 또는 알루미늄 합금으로 된 금속기판을 붕산, 인산, 황산, 크롬산 등의 전해액에 담근 후, 금속기판에 양극을 인가하고 전해액에 음극을 인가함으로써 생성되는 것으로, 절연 성능을 갖되, 약 10 내지 30 W/mk의 비교적 높은 열 전달 특성을 갖는다.
상술한 바와 같이, 알루미늄 또는 알루미늄 합금을 사용하여 생성된 양극산화층은 알루미늄 양극산화막(300)(Al2O3)일 수 있다.
양극산화층은 절연성을 갖기 때문에, 기판에 회로층 형성을 가능하게 하며, 일반적인 절연층보다 얇은 두께로 형성가능하기 때문에, 방열 성능은 더욱 향상시키는 동시에 박형화를 가능하게 한다.
본 발명의 실시 예에 따른 반도체 패키지(1000)는 회로패턴(120)과 제1 반도체 소자(200) 사이에 형성되는 제3 접합부(250)를 더 포함할 수 있다. 제3 접합부(250)는 회로패턴(120)의 상부 일부에 형성될 수 있다.
회로패턴(120)제1 반도체 소자(200)는 전력 소자가 될 수 있다.예를 들어, 전력 소자는 실리콘 제어 정류기(Silicon Controlled Rectifier:SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 또는 이들이 조합된 고전력 반도체칩 또는 다이오드(diode)등과 같이 발열량이 큰 소자일 수 있다.
또한, 기판(100) 상에 제2 반도체 소자(500)가 더 실장 될 수 있다.
제2 반도체 소자(500)는 제1 반도체 소자(200)와 같이 발열량이 높은 전력소자 일 수 있으며, 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자 일 수 있다. 도 1에서는 제2 반도체 소자(500)가 회로패턴(120)에 실장됨을 도시하였지만 이에 한정되지 않는다. 제2 반도체 소자(500)가 제어 소자인 경우,발열량이 작아 설계자가 원하는 설계에 따라서 기판의 주변에 배치되는 리드프레임 상에 실장 될 수 있다.
본 발명의 실시 예에서 회로패턴(120)은 다수개가 형성될 수 있다. 따라서, 제1 반도체 소자(200)와 제2 반도체 소자(500)은 서로 다른 회로패턴(120) 상에 각각 실장될 수 있다. 또는 필요에 따라서 제1 반도체 소자(200)와 제2 반도체 소자(500)가 동일한 회로 패턴(120)에 실장될 수 있다.
도면에서는 제1 반도체 소자(200) 및 제2 반도체 소자(500)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않고 본 발명의 반도체 패키지에 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
기판(100)의 회로패턴(120) 상에 제1 접합부(220)를 가지며, 기판과 반도체 소자를 전기적으로 연결하는 제1 연결부재(210)는 리드프레임 또는 와이어 일 수 있다.
회로패턴(120) 상에 제1 접합부(220)는 도금이 형성되는 도금층으로 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리될 수 있다.
여기서, 제1 연결부재(210)로는 와이어(wire)가 사용될 수 있으며. 알루미늄(Al), 금(Au), 구리(Cu) 등으로 사용될 수 있다.
그러나, 특별히 이에 한정되는 것은 아니며, 일반적으로 전력소자인 전자소자로 고전압의 정격전압을 인가하는 와이어(wire)로는 알루미늄(Al)으로 이루어진 것을 사용하는데, 이는 고전압을 견디기 위해서는 두꺼운 와이어를 사용하여야 하는데, 금(Au) 또는 구리(Cu)를 사용하는 것보다 알루미늄(Al)을 사용하는 것이 비용 절감 차원에서 효과적이기 때문이다.
또한, 리드프레임으로는 구리(Cu), 철(Fe) 또는 철-니켈 합금(Fe-Ni alloy) 중 선택된 어느 하나로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
기판의 회로패턴(120) 상에 제2 접합부(230)를 가지며, 기판과 외부를 전기적으로 연결하는 제2 연결부재(400)는 보통 리드프레임일 수 있다.
기판의 회로패턴(120) 상에 제2 접합부(230)에는 솔더 페이스트 형성부 일 수 있다. 제2 접합부(230)인 솔더 페이스트로 기판과 외부를 전기적으로 연결하는 제2 연결부재(400)뿐 아니라 앞에서 설명된 제1 반도체 소자(200)및 제2 반도체 소자(500)가 기판과 접합 될 수 있다.
솔더링은 예를 들면 Sn-Pb 공정(共晶) 솔더 또는 Sn-Ag-Cu 등의 납 프리 솔더를 사용하는 것이 가능하다. 또한 솔더링 방식은 금속 마스크를 이용한 솔더 페이스트 도포 공정으로 형성될 수 있다. 다만 솔더링 방식이 이에 한정되는 것은 아니다.
여기서, 제2 연결부재(400)는 리드프레임 일 수 있으며, 리드프레임은 구리(Cu), 철(Fe) 또는 철-니켈 합금(Fe-Ni alloy) 중 선택된 어느 하나로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
여기서, 본 발명의 일 실시 예에 따른 반도체 패키지는 기판의 회로패턴(120) 상에 제1 접합부(220) 및 제2 접합부(230)를 제외한 나머지 부분에 형성되는 산화막(300)을 포함한다.
산화막(300)은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)로 형성될 수 있다.
산화막(300)은 스퍼터, 화학기상증착법(CVD: Chemical vapor deposition), 에어로졸 증착법(AD: Aerosol Deposition) 중 선택되는 어느 하나로 형성될 수 있다.
산화막(300) 형성으로 기판의 회로패턴(120)이 외부와 차단되어 보호되는 효과가 있으며, 기존에 회로패턴(120) 자체에 몰딩 할 경우 기판의 회로패턴(120)과 몰딩부재 간의 박리 현상이 일어나는 현상을 개선 할 수 있다.
패턴으로 형성된 산화막(300)에 제1 접합부(220)인 도금층을 형성함으로써, 와이어와 기판의 본딩 공정 시 생길 수 있는 본딩오픈(Bonding open) 불량을 개선할 수 있다.
또한, 산화막(300) 형성 후에 제2 접합부(230)를 형성하는데, 제2 접합부(230)인 솔더페이스트 형성 시, 솔더 퍼짐이나, 튀는 현상으로 인한 공정상의 불량을 방지할 수 있다.
반도체 패키지의 제조방법
도2 내지 도 7은 본 발명에 따른 반도체 패키지의 제조방법을 순차적으로 나타낸 단면도이다.
우선, 도 2를 참조하면,
절연층 및 회로패턴(120)이 형성된 기판을 준비한다.
기판(100)은 인쇄회로기판, 세라믹 기판, 양극 산화층을 갖는 금속기판 수 있으나, 특별히 이에 한정되는 것은 아니다.
기판(100)은 1층 이상의 회로가 형성된 회로기판으로서 바람직하게는 인쇄회로기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 기판으로서 절연층에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
절연층(110)으로는 수지 절연층이 사용될 수 있다. 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
세라믹 기판은 금속계 질화물 또는 세라믹 재료로 이루어질 수 있으며, 금속계 질화물로서, 예를 들어, 알루미늄 질화물(AlN) 또는 실리콘 질화물(SiN)을 포함할 수 있으며, 세라믹 재료로서, 알루미늄 산화물(Al2O3) 또는 베릴륨 산화물(BeO)을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
한편, 금속기판으로는 알루미늄(Al), 알루미늄 합금(Al Alloy), 구리(Cu), 철(Fe), 철-니켈 합금(Fe-Ni Alloy) 또는 티타늄(Ti) 중 선택된 어느 하나일 수 있으며, 비교적 저가로 손쉽게 얻을 수 있는 금속 재료로, 열 전달 특성이 매우 우수한 알루미늄(Al) 또는 알루미늄 합금이 사용될 수 있다.
또한, 양극산화층은 예를 들어, 알루미늄 또는 알루미늄 합금으로 된 금속기판을 붕산, 인산, 황산, 크롬산 등의 전해액에 담근 후, 금속기판에 양극을 인가하고 전해액에 음극을 인가함으로써 생성되는 것으로, 절연 성능을 갖되, 약 10 내지 30 W/mk의 비교적 높은 열 전달 특성이 있다.
상술한 바와 같이, 알루미늄 또는 알루미늄 합금을 사용하여 생성된 양극산화층은 알루미늄 양극산화막(300)(Al2O3)일 수 있다.
양극산화층은 절연성을 갖기 때문에, 기판(100)에 회로층 형성을 가능하게 하며, 일반적인 절연층보다 얇은 두께로 형성가능하기 때문에, 방열 성능은 더욱 향상시키는 동시에 박형화를 가능하게 한다.
다음, 도 3 내지 5를 참조하면,
이후 설명될 기판의 제1 접합부(220) 및 제2 접합부(230)를 제외한 부분에 산화막(300)을 형성한다.
산화막(300)을 형성하는 단계 이전, 회로패턴(120) 상에 산화막(300)이 형성될 영역이 노출되도록 패터닝(Patterning)된 마스크(130)를 형성한다.
노출된 부분은 산화막(300)이 형성될 부분이며, 그 외에 부분은 제1 접합부(220)인 도금층이 될 수 있으며, 제2 접합부(230)인 솔더 페이스트 형성부 일 수 있다.
추후 설명 될 제1 접합부(220)는 반도체 소자와 기판을 전기적으로 연결하는 와이어가 기판의 회로패턴(120)에 접합되는 부위로 도금을 함으로써, 도금 강도를 전보다 높일 수 있다.
또한, 제2 접합부(230)는 솔더 페이스트 형성부로 솔더링을 통해서 추후 설명될 제1 반도체 소자(200), 제2 반도체 소자(500) 및 리드프레임을 기판 상에 실장 할 수 있다.
또한, 솔더 페이스트와 함께 접착 강도를 높이기 위한 방법으로 언더필 용액이 사용될 수 있으며, 언더필 용액은, 주로 에폭시 수지, 페놀 수지, 멜라민 수지, 케톤 수지 등의 열경화성수지, 또는, 그 전구체(경화 또는 반경화의 열경화성수지)로 구성되는 것이 사용되지만, 특히, 주로 에폭시 수지로 사용되는 것이 바람직하다. 언더필 용액는 유동성이 높고, 좁은 간격에도 용이하게 충전되며, 취급이 용이하고, 경화한 다음에는 강고하고 뛰어난 기계적 특성을 발휘한다. 상기, 에폭시 수지는, 예를 들면, 비스페놀 형태의 에폭시수지, 노볼락 형태의 에폭시 수지, 나프탈렌 형태의 에폭시 수지, 비페닐 형태 에폭시 수지, 사이클로펜타디엔 형태의 에폭시수지등을 들 수 있다. 이것들은 한 종류를 단독으로 사용할 수 있으며 다른 두 가지 이상의 수지를 혼합해 이용할 수도 있다.
여기서, 마스크(130)는 금속, 필름 및 액상 폴리머 재질 중 선택되는 어느 하나로 형성될 있다.
구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni) 또는 이들의 합금 중 적어도 어느 하나의 금속으로 형성되는 될 수 있다으며, 드라이 필름(Dry film photoresist)이나 액상 감광 레지스트 물질이 사용될 수도 있다.
마스크(130) 형성 후, 마스크(130) 상에 산화막(300)을 형성한다.
여기서, 산화막(300)의 재질은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)으로 산화막(300)을 형성하는 방법으로는 종래에 널리 알려진 스퍼터링(Sputtering) 공법으로 수행 될 수 있으며, 화학기상증착법(CVD: Chemical vapor deposition)과 에어로졸 증착법(AD: Aerosol Deposition) 중 선택될 수 있다.
여기서, 화학기상증착법(CVD)은 주로 IC(집적회로) 등의 제조공정에서 기판(100) 위에 실리콘(규소) 등의 박막(薄膜)을 만드는 공업적 수법이다.
실리콘 산화막(300), 실리콘 질소막, 아모르퍼스 실리콘(Amorphous Silicon) 박막 등을 만드는데 쓰인다. 제작과정에서 화학반응을 이용하므로 화학기상성장법이라고 불린다. 화학물질을 포함하는 가스에 열이나 빛으로 에너지를 가하거나, 고주파로 플라스마화시키면 원료물질이 라디칼화되어 반응성이 크게 높아져서 기판 위에 흡착되어 퇴적한다.
여기서, 에어로졸 증착법(AD)은 상온에서 원료의 고체 입자를 사용하여 기판에 고속으로 충돌시킴으로써 막을 제조하는 방법이다.
이 기술은 1㎛이 하의 박막뿐 아니라 수백㎛의 후막을 상온에서 단시간에 제조할 수 있다는 장점이 있다.
패터닝 된 마스크(130)에서 노출된 부위에 산화막(300)을 형성한 뒤, 마스크(130)를 제거한다.
다음, 도 6을 참조하면,
기판과 반도체 소자를 연결하는 와이어가 접합될 부위인 제1 접합부(220)인 도금층을 형성한다.
이때, 본 실시 예와 같이 설계상 기판(100)과 반도체 소자를 연결하는 와이어의 접합부를 임의로 지정하여 도금층을 형성하거나, 반도체 소자가 먼저 실장 된 후 도금층을 형성할 수 있다.
이때, 제1 접합부(220)는 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리하는 도금층으로, 이를 형성함으로써, 와이어와의 접합강도를 높일 수 있다.
다음, 도 7을 참조하면,
제1 반도체 소자(200), 제2 반도체 소자(500)를 기판에 실장한다.
제1 반도체 소자(200)는 전력 소자와 제어 소자를 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 전력 소자는 실리콘 제어 정류기(Silicon Controlled Rectifier:SCR), 전력 트랜지스터, 절연된 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor:IGBT), 모스 트랜지스터, 전력 정류기, 전력 레귤레이터, 인버터, 컨버터, 또는 이들이 조합된 고전력 반도체칩 또는 다이오드(diode)등과 같이 발열량이 큰 소자일 수 있다.
제2 반도체 소자(500)는 제1 반도체 소자(200)와 같이 발열량이 높은 전력소자 일 수 있으며, 제어 IC(Control Integrated Circuit)와 같이 발열량이 작은 제어소자 일 수 있다. 제어소자는 발열량이 작아 설계자가 원하는 설계에 따라서 기판(100)의 주변에 배치되는 리드프레임 상에 실장 될 수 있다.
도면에서는 제1 반도체 소자(200)및 제2 반도체 소자(500)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 반도체 소자가 특별히 한정되지 않고 본 발명의 반도체 패키지(1000)에 적용될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
본 발명의 실시 예에 따르면, 제1 반도체 소자(200) 및 제2 반도체 소자(500)을 실장하기 이전에 제2 접합부(230) 및 제3 접합부(250)가 회로패턴(120)에 형성될 수 있다. 여기서 제3 접합부(250)은 제1 반도체 소자(200) 및 제2 반도체 소자(500)이 실장되는 위치에 형성될 수 있다.
본 발명의 실시 예에서, 제2 접합부(230) 및 제3 접합부(250)은 솔더로 형성될 수 있다. 즉, 제2 접합부(230)와 제2 연결부재(400)은 솔더링 접합으로 접합될 수 있다. 또한, 제1 반도체 소자(200) 및 제2 반도체 소자(500)와 제3 접합부(250)도 솔더링 접합으로 접합될 수 있다. 그러나, 제3 접합부(250)의 재질이 솔더로 한정되는 것은 아니다. 즉, 제3 접합부(250)는 회로기판분야에서 사용되는 접착 재질 중에서 어느 것으로도 적용될 수 있다.솔더링 접합은 예를 들면 Sn-Pb 공정(共晶) 솔더 또는 Sn-Ag-Cu 등의 납 프리 솔더를 사용하는 것이 가능하다. 또한 솔더링 방식은 금속 마스크를 이용한 솔더 페이스트 도포 공정으로 형성될 수 있다. 다만 솔더링 방식이 이에 한정되는 것은 아니다.
또한, 제1 반도체 소자(200) 및 제2 반도체 소자(500)는 제1 연결부재(210)를 통해 기판(100)과 연결할 수 있으며, 제1 연결부재(210)는 제1 접합부(220)인 도금층에 접합한다.
제1 접합부(220)인 도금층은 도금이 형성되는 도금층으로 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리할 수 있다.
여기서, 제1 연결부재(210)는 와이어 또는 리드프레임 일 수 있다.
그러나, 특별히 이에 한정되는 것은 아니며, 일반적으로 전력소자인 전자소자로 고전압의 정격전압을 인가하는 와이어(Wire)로는 알루미늄(Al)으로 이루어진 것을 사용하는데, 이는 고전압을 견디기 위해서는 두꺼운 와이어를 사용하여야 하는데, 금(Au) 또는 구리(Cu)를 사용하는 것보다 알루미늄(Al)을 사용하는 것이 비용 절감 차원에서 효과적이기 때문이다.
또한, 리드프레임으로는 구리(Cu), 철(Fe) 또는 철-니켈 합금(Fe-Ni alloy) 중 선택된 어느 하나로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
기판(100)의 제2 접합부(230)에 솔더 페이스트 접합을 통해서 제2 연결부재(400)가 기판상에 접합 될 수 있으며, 여기서 제2 연결부재(400)는 리드프레임일 수 있다.
제2 연결부재(400)인 리드프레임은 반도체 패키지(1000)의 내부에 속하며, 타측은 외부로 돌출된다.
리드프레임은 기판의 주변에 배치하거나, 제2 연결부재(400)인 솔더 페이스트로 솔더 접합하여 기판에 실장 할 수 있다.
본 도면에서 리드프레임은 단차부가 형성되지 않았으나, 추가적으로 한 개 이상의 단차부를 형성해도 무방하다.
이때, 리드프레임은 구리(Cu), 철(Fe) 또는 철-니켈 합금(Fe-Ni alloy) 중 선택된 어느 하나로 이루어질 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 리드프레임에 제2 반도체 소자(500)를 더 접합할 수 있다.
본 도면에서는 도시되지 않았으나, 기판의 회로패턴(120)을 보호하고 있는 산화막(300) 과 반도체 소자들을 감싸 커버하는 몰딩부를 더 형성할 수 있다.
몰딩부는 기판의 상부에 채워지는 형태로 형성된다,
산화막(300)의 경우 기존의 회로패턴(120)에 비해 기판과 몰딩재 간의 디라미네이션(Delamination) 등과 같은 문제점 발생이 줄어 기판의 장기 신뢰성을 향상시킬 수 있다는 효과를 기대할 수 있다.
이때, 몰딩부는 열가소성 수지 또는 열경화성 수지일 수 있다.
열가소성 수지는 재활용이 용이한 수지로 열경화성 수지보다 경화에 필요한 성형시간이 짧다.
몰딩으로 인한 열 차단이 이루어지기 때문에, 방열 효과를 더욱 향상시킬 수 있다.
또한, 열가소성 수지를 이용한 사출 성형으로 기판(100)과 리드프레임을 접합하는 방식은 공정온도가 일정하게 유지된 채 공정을 진행함으로써, 기판(100)의 휨 변형을 방지하는 효과 또한 있다.
열가소성 수지로 사출 성형을 한 이후에, 부가적으로 열경화성 수지를 이용한 인캡슐레이션(incapsulation)공정이 이루어질 수 있다.
이때 몰딩부는 실리콘 겔(silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molded Compound:EMC) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
이렇게, 회로패턴(120) 상에 산화막(300)을 형성함으로써 기판의 회로패턴(120)이 외부와 차단되어 보호되는 효과가 있으며, 기존에 회로패턴(120) 자체에 몰딩할 경우 기판의 회로패턴(120)과 몰딩부재 간의 박리 현상이 일어나는 현상을 개선할 수 있다.
패턴으로 형성된 산화막(300)에 제1 접합부(220)인 도금층을 형성함으로써, 와이어와 기판(100)의 본딩 공정 시 생길 수 있는 본딩오픈(Bonding open) 불량을 개선할 수 있다.
또한, 산화막(300) 형성 후에 제2 접합부(230)를 형성하는데, 제2 접합부(230)인 솔더페이스트 형성 시, 솔더 퍼짐이나, 튀는 현상으로 인한 공정상의 불량을 방지할 수 있다.
이상 본 발명을 구체적인 일 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 기판
110: 절연층
120: 회로패턴
130: 마스크
200: 제1 반도체 소자
210: 제1 연결부재
220: 제1 접합부
230: 제2 접합부
250: 제3 접합부
300: 산화막
400: 제2 연결부재
500: 제2 반도체 소자
1000: 반도체 패키지

Claims (24)

  1. 절연층 및 다수의 회로패턴이 형성된 기판;
    상기 회로패턴의 상부 일부에 형성된 제1 접합부;
    상기 회로패턴의 상부 일부에 형성된 제2 접합부;
    상기 기판에 실장된 제1 반도체 소자;
    상기 제1 접합부와 상기 제1 반도체 소자를 전기적으로 연결하는 제1 연결부재;
    일면이 상기 제2 접합부와 접합되며 타단이 외부로 노출되는 제2 연결부재; 및
    상기 제1 접합부 및 제2 접합부 제외한 나머지 부분에 형성되는 산화막;
    을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 반도체소자는 전력소자인 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 회로패턴과 제1 반도체 소자 사이에 형성된 제3 접합부를 더 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 기판에 실장되는 제2 반도체 소자를 더 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 제2 반도체 소자는 전력소자 또는 제어소자인 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제1 연결부재는 와이어 또는 리드프레임인 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 제2 연결부재는 리드프레임인 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 제1 접합부는 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리된 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 제2 접합부는 솔더 페이스트인 반도체 패키지.
  10. 청구항 1에 있어서,
    상기 산화막은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)인 반도체 패키지.
  11. 절연층 및 회로패턴이 형성된 기판을 준비하는 단계;
    상기 회로패턴의 상부 일부에 제1 접합부 및 제2 접합부를 형성하는 단계;
    상기 회로패턴 상에 제1 반도체 소자를 실장하는 단계;
    상기 제1 접합부와 상기 제1 반도체 소자가 전기적으로 연결되도록 제1 연결부재로 연결하는 단계;
    일면이 타단이 외부로 노출되는 제2 연결부재를 상기 제2 접합부와 연결하는 단계; 및
    상기 제1 접합부 및 제2 접합부를 제외한 나머지 부분에 산화막을 형성하는 단계;
    을 포함하는 반도체 패키지의 제조방법.
  12. 청구항 11에 있어서,
    상기 산화막 형성법은 스퍼터, 화학기상증착법(CVD: Chemical vapor deposition), 에어로졸 증착법(AD: Aerosol Deposition) 중 선택되는 어느 하나인 반도체 패키지의 제조방법.
  13. 청구항 11에 있어서,
    상기 산화막을 형성하는 단계 이전,
    상기 회로패턴 상에 상기 산화막이 형성될 영역이 노출되도록 패터닝(Patterning)된 마스크를 형성하는 단계를 더 포함하며,
    상기 산화막을 형성하는 단계 이후,
    상기 마스크를 제거하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  14. 청구항 11에 있어서,
    상기 마스크는 금속, 필름 및 액상 폴리머 재질 중 선택되는 어느 하나인 반도체 패키지의 제조방법.
  15. 청구항 11에 있어서,
    상기 제1 반도체소자는 전력소자인 반도체 패키지의 제조방법.
  16. 청구항 11에 있어서,
    제1 접합부 및 제2 접합부를 형성하는 단계에서,
    상기 회로패턴의 상부 일부에 제3 접합부를 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  17. 청구항 16에 있어서,
    상기 제1 반도체 소자를 실장하는 단계에서,
    상기 제1 반도체 소자는 제3 접합부에 실장되는 반도체 패키지의 제조방법.
  18. 청구항 11에 있어서,
    상기 기판을 준비하는 단계 이후에,
    제2 반도체 소자를 실장하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  19. 청구항 18에 있어서,
    상기 제2 반도체 소자는 전력소자 또는 제어소자인 반도체 패키지의 제조방법.
  20. 청구항 11에 있어서,
    상기 제1 연결부재는 와이어 또는 리드프레임인 반도체 패키지의 제조방법.
  21. 청구항 11에 있어서,
    상기 제2 연결부재는 리드프레임인 반도체 패키지의 제조방법.
  22. 청구항 11에 있어서,
    상기 제1 접합부는 은(Ag), 니켈(Ni) 또는 금(Au) 중 하나 이상 선택하여 도금 처리하는 반도체 패키지의 제조방법.
  23. 청구항 11에 있어서,
    상기 제2 접합부는 솔더 페이스트로 도포하는 반도체 패키지의 제조방법.
  24. 청구항 11에 있어서,
    상기 산화막은 실리카(SiO2) 또는 액상의 티타늄 졸겔(Ti Sol-Gel)인 반도체 패키지의 제조방법.
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