(本発明の基礎となった知見)
本発明者は、「背景技術」の欄において記載した画像表示装置に関し、以下の問題が生じることを見出した。
特許文献1に記載された従来の画像表示装置では、全面同時発光、同時消光することにより、高速に表示画面を書き換える必要がある。そのため、1画素行の選択期間(一水平走査期間)が短く、各画素行に十分に映像信号を書き込むことができない。
また、画面の表示状態に基づいて、表示画面に流れる電流変化し、電流の変化に伴って、電源電圧が変化し、映像信号に電源変動の影響が発生する。そのため、表示画像にクロストークが発生する、また、所望の階調表示からずれて表示されるという問題が生じる。
図38は、特許文献1に記載の画像表示装置における画像表示の走査タイミングの一例を示す図であり、(a)は走査タイミングを示しており、(b)はシャッター付き眼鏡の右眼用シャッターのタイミングを示しており、(c)はシャッター付き眼鏡の左眼用シャッターのタイミングを示している。
なお、図38の(a)において、第1ラインを表示画面上とし、第1080ライン(フルハイビジョンを想定し、表示パネルの画素行数を1080画素行としている)を画面下とする。1210は、表示パネル(図示せず)に映像信号を書き込んでいる画素行位置(書き込み走査位置)を示している。1220は、表示画面の点灯(発光)、非点灯(発光停止)を切り替える時刻(タイミング)を示している。
特許文献1に記載されている画像表示装置では、図38の(b)及び(c)に示すように、第1の時刻t1にシャッター付き眼鏡のシャッター切り替えが開始され、図38の(a)に示すように、第1の時刻t1から第3の時刻t3にかけて全表示ラインに対する表示データの書き込み走査が行われる。また、第3の時刻t3に、全表示ラインが同時に発光を開始する。また、第4の時刻t4に、全表示ラインの発光が停止し、シャッター切り替えと表示データの書き込み走査が開始される。
このような信号制御により、特許文献1に記載されている画像表示装置は、最後に書き込み走査が完了する表示ライン(第1080ライン:画面下)の書き込み走査完了のタイミング(例えば、第3の時刻t3及び第6の時刻t6)に、全ての表示ラインで同時に発光を開始することができる。
しかし、図38に示す画像表示装置では、全面同時発光、同時消光することにより、一般的なゲートドライバにより、表示される画像を最大限明るくするための駆動を行っていた。そのため、全画面同時に発光する図38に示す表示方法では、電源回路への負荷が大きくなるという問題が生じていた。また、全画面同時に発光するため、電源回路の電圧変動が大きく、表示画面に書き込む映像信号にノイズが乗るという問題があった。また、画像を書き換える期間(1フレーム期間)を高速で行う必要があるため、1画素行を選択する期間が短く、各画素行に十分な映像信号を印加することができないという課題があった。
以上の問題は、3D表示の画像表示装置だけでなく、特に、3840RGB×2160(4K2K)以上の画素数を有する画像表示装置でも発生する。1画素行を選択する時間が短時間となり、十分に画素行に映像信号などを書込みことができなくなるからである。特に、ソース信号線あるいはゲート信号線の寄生容量などにより、表示領域の中央部などで映像信号の書き込み不足が発生する。
そこで、本発明者らは、表示画面に流れる電流(カソード電流)の増減傾向に基づいて画素行に印加される映像信号の遅延時間を調整することにより、画素に印加される映像信号の振幅を補正する画像表示装置を創作するに至った。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
(実施の形態)
以下、図面を参照しながら、実施の形態を説明する。
[1.構成]
[1−1.全体構成]
図1は、実施の形態に係る画像表示装置の電気的な構成を示したブロック図である。図1に示したように、本実施の形態に係る画像表示装置は、画素16がマトリックス状に配置されて構成された表示画面20と、表示画面20の画素行ごとに配置されたゲート信号線17a、17b、17c及び17dと、表示画面20の画素列ごとに配置されたソース信号線18と、表示画面20の周辺回路である、ゲート信号線17a、17b、17c及び17dを駆動するゲートドライバ回路(ゲートドライバIC)12a及び12bと、映像信号をソース信号線18に出力するソースドライバ回路(ソースドライバIC)14と、ゲートドライバ回路12a及び12b及びソースドライバ回路14などを制御する制御回路(図示せず)とを具備する。表示画面20は、外部から画像表示装置へ入力された映像信号に基づいて画像を表示する。
ゲート信号線17a、17b、17c及び17dは、ゲートドライバ回路12a及び12bの少なくとも一方に接続され、各画素行に属する画素16に接続されている。ゲート信号線17a、17b、17c及び17dは、各画素行に属する画素16に信号電圧を書き込むタイミングを制御する機能や、画素16に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。
ゲートドライバ回路12a及び12bは、ゲート信号線17a、17b、17c及び17dの少なくともいずれかに接続されており、ゲート信号線17a、17b、17c及び17dに選択信号を出力することにより、画素16の有するスイッチ用トランジスタ11の導通(オン)及び非導通(オフ)を制御する機能を有する駆動回路である。
例えば、後述する図2の画素回路において、ゲート信号線17aにオン電圧が印加されると、第2のスイッチ用トランジスタ11bがオンし、ソース信号線18に印加された映像信号が画素16に印加される。また、ゲートドライバ回路12a及び12bは、複数の走査・出力バッファ回路104を備えている。
ゲートドライバ回路12a及び12bは、それぞれ、表示画面20の左右に配置されている。
図1に示した実施の態様では、ゲート信号線17a及び17bの両端には、表示画面20の左右に配置されたゲートドライバ回路12a及び12bが接続されている。ゲート信号線17c及び17dの片側には、表示画面20の左側に配置されたゲートドライバ回路12aが接続されている。ゲートドライバ回路12a及び12bは、COF(Chip On Film)(図示せず)に実装されている。特に、ゲート信号線17a(ゲート信号線GS)は、両方のゲートドライバ回路12a及び12bに接続されているのがよい。
ソース信号線18は、表示画面20の画素列ごと、すなわち画素列数分が設けられており、ソースドライバ回路14に接続され、各画素列に属する画素16に接続されている。
ソースドライバ回路14は、ソース信号線18の一端に接続されており、映像信号を出力して、ソース信号線18を介して画素16へ映像信号を供給あるいは印加する機能を有する駆動回路である。ソースドライバ回路14は、COF(Chip On Film)(図示せず)に実装されている。
なお、COFにおいては、COFの表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、COFに実装されたドライバICの表面に放熱板を配置または形成し、各ドライバ回路からの放熱を行うこともできる。また、COFの裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。
図示を省略した制御回路は、ゲートドライバ回路12a及び12b、ソースドライバ回路14の制御を行う機能を有する制御回路である。制御回路は、各発光素子15の補正データなどが記憶されたメモリ(図示せず)を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバ回路14へと出力するように構成することもできる。
図1に示した画像表示装置では、オン電圧(Von)は、複数種類が必要となる場合があり、オフ電圧(Voff)も複数電圧が必要となる場合がある。その他、画素回路の構成に応じて、イニシャル電圧(Vini)、リファレンス電圧(Vref)などが必要である。
[1−2.画素構成]
図2は、実施の形態に係る画像表示装置における画素回路の例を示した図である。図2に示した画素回路は、発光素子15と、発光素子15に駆動電流を供給するための駆動用トランジスタ11aと、第1のスイッチ用トランジスタ11dと、第2のスイッチ用トランジスタ11bと、第3のスイッチ用トランジスタ11cと、第4のスイッチ用トランジスタ11eと、コンデンサ19とを備える。表示画面20には、発光素子15を有する画素がマトリックス状に配置されている。
駆動用トランジスタ11aは、ドレイン端子が第1のスイッチ用トランジスタ11dを介して第1電源線であるアノード電圧Vddに電気的に接続され、ソース端子が発光素子15のアノード端子に電気的に接続された駆動素子である。駆動用トランジスタ11aは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子15に供給する。駆動用トランジスタ11aは、例えば、n型の薄膜トランジスタ(n型TFT)で構成される。
発光素子15は、アノード端子が駆動用トランジスタ11aのソース端子に電気的に接続され、カソード端子が第2電源線であるカソード電圧Vssに電気的に接続された発光素子である。発光素子15は、駆動用トランジスタ11aにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線18に印加された映像信号を、スイッチ用トランジスタ11bで画素16に印加することにより決定する。発光素子としては、例えば、有機EL素子が用いられる。
第1のスイッチ用トランジスタ11dは、ゲート端子がゲート信号線17b(ゲート信号線GE)に電気的に接続され、ソース端子が駆動用トランジスタ11aのドレイン端子に電気的に接続され、ドレイン端子が第1電源線であるアノード電圧Vddに電気的に接続されたスイッチ用トランジスタである。ゲート信号線17b(ゲート信号線GE)にオン電圧が印加されると、第1のスイッチ用トランジスタ11dがオンし、駆動用トランジスタ11aからの発光駆動電流が発光素子15に供給される。なお、第1のスイッチ用トランジスタ11dは、駆動用トランジスタ11aのソース端子と発光素子15のアノード端子との間に配置または形成されてもよい。
第2のスイッチ用トランジスタ11bは、ゲート端子がゲート信号線17a(ゲート信号線GS)に電気的に接続され、ソース端子が駆動用トランジスタ11aのゲート端子と電気的に接続され、ドレイン端子がソース信号線18と電気的に接続されたスイッチ用トランジスタである。
第3のスイッチ用トランジスタ11cは、ゲート端子がゲート信号線17d(ゲート信号線GI)に電気的に接続され、ソース端子が駆動用トランジスタ11aのソース端子と電気的に接続され、ドレイン端子にはイニシャル電圧(初期化電圧、Vini)が印加あるいは供給されるスイッチ用トランジスタである。第3のスイッチ用トランジスタ11cは、イニシャル電圧(Vini)を駆動用トランジスタ11aのソース端子及びコンデンサ19の一方電極に印加するタイミングを決定する機能を有する。
第4のスイッチ用トランジスタ11eは、ゲート端子がゲート信号線17c(ゲート信号線GR)に電気的に接続され、ソース端子が駆動用トランジスタ11aのゲート端子と電気的に接続され、ドレイン端子にはリファレンス電圧(参照電圧、Vref)が印加あるいは供給されるスイッチ用トランジスタである。第4のスイッチ用トランジスタ11eは、リファレンス電圧(Vref)を駆動用トランジスタ11aのゲート端子に印加するタイミングを決定する機能を有する。
ここで、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、駆動用トランジスタと第1のトランジスタとの間に、第5のトランジスタが配置されていても、駆動用トランジスタと第1のトランジスタとは電気的に接続されている。なお、本明細書においては、接続を電気的に接続の意味として使用する場合がある。
トランジスタ11a〜11eのチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子、ドレイン端子を、第1の端子、第2の端子などとしてもよい。
また、駆動用トランジスタ及びスイッチ用トランジスタを含むトランジスタは、薄膜トランジスタ(TFT)として説明しているが、これに限定するものではない。薄膜ダイオード(TFD)、リングダイオードなどでも構成することができる。
トランジスタ11a〜11eは、もちろん、FET、MOS−FET、MOSトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、PLZT素子などでもよいことは言うまでもない。
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
なお、トランジスタa〜11eは、n型及びp型のトランジスタとも、LDD(Lightly Doped Drain)構造を採用することが好ましい。
また、トランジスタa〜11eは、高温ポリシリコン(HTPS:High−Temperature Polycrystalline Silicon)、低温ポリシリコン(LTPS:Low−Temperature Polycrystalline Silicon)、連続粒界シリコン(CGS:Continuous Grain Silicon)、透明アモルファス酸化物半導体(TAOS:Transparent Amorphous Oxide Semiconductors、IZO)、アモルファスシリコン(AS:Amorphous Silicon)、赤外線RTA(RTA:Rapid Thermal Annealing)で形成したもののうち、いずれでもよい。
図2では、画素を構成するすべてのトランジスタはn型で構成している。しかし、本発明は、画素のトランジスタをn型で構成することのみに限定するものではない。n型のみで構成してもよいし、p型のみで構成してもよい。また、n型とp型の両方を用いて構成してもよい。また、駆動用トランジスタ11aをp型のトランジスタとn型のトランジスタの両方を用いて構成してもよい。
スイッチ用トランジスタ11b〜eは、トランジスタに限定するものではなく、たとえば、p型のトランジスタ及びn型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。
トランジスタ11a〜eはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子15から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
ゲート信号線17a〜dまたはソース信号線18、もしくはゲート信号線17a〜d及びソース信号線18の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のEL表示パネルを実現できるからである。
ゲートドライバ回路12a及び12bが駆動(制御)するゲート信号線17a〜dは、低インピーダンス化すること好ましい。したがって、ゲート信号線17a〜dの構成あるいは構造に関しても同様である。
特に、低温ポリシリコンLTPSを採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、n型及びp型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ti−Cu−Tiの3層構造を採用することが好ましい。
ゲート信号線17a〜dまたはソース信号線18などの配線は、トランジスタ11a〜eが透明アモルファス酸化物半導体TAOSの場合には、Mo−Cu−Moの3層構造を採用することが好ましい。
図2に示した画素回路において、コンデンサ19は、第1電極が駆動用トランジスタ11aのゲート端子に電気的に接続され、第2電極が駆動用トランジスタ11aのソース端子に電気的に接続されたコンデンサである。
コンデンサ19は、まず、定常状態において駆動用トランジスタ11aのゲート・ソース電極間電位(ソース信号線18の電位)を、スイッチ用トランジスタ11bが導通している状態で記憶する。その後、スイッチ用トランジスタ11bがオフ状態となっても、コンデンサ19の電位が確定されるので駆動用トランジスタ11aのゲート電圧が確定される。
なお、コンデンサ19は、ソース信号線18、ゲート信号線17にオーバーラップするように(重なるように)形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
図2に示した画素回路における発光素子15については、ソース信号線18、ゲート信号線17a〜d上に、発光素子のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線18、ゲート信号線17a〜dからの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。
ソース信号線18、ゲート信号線17a〜dに絶縁膜あるいはアクリル材料からなる絶縁膜(平坦化膜)を形成して絶縁し、絶縁膜上に画素電極を形成する。
このようにゲート信号線17a〜d等上の少なくとも1部に画素電極を重ねる構成をハイアパーチャ(HA)構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。
画素16の画素電極は、ITO、IGZO(インジウム(Indium)、ガリウム(Gallium)、亜鉛(Zinc)、酸素(Oxygen))、IZO、透明アモルファス酸化物半導体(TAOS)などからなる透明電極を用いることができる。
図1の画像表示装置において、図2の画素回路を採用した場合には、アノード電圧Vdd、カソード電圧Vss、参照電圧(Vref)及び初期化電圧(Vini)は、それぞれ、全画素16に共通接続されており、電圧発生回路(図示せず)に接続されている。また、駆動用トランジスタ11aの閾値電圧に発光素子15の発光開始電圧を加えた電圧が0Vよりも大きい場合は、Viniはカソード電圧Vssと略同一電圧としてもよい。これにより電圧発生回路(図示せず)の出力電圧の種類が減り、回路がより簡易になる。
図2の画素回路では、アノード電圧Vdd>リファレンス電圧Vref>カソード電圧Vss>イニシャル電圧Vini、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Vdd=10〜18(V)、リファレンス電圧Vref=1.5〜3(V)、カソード電圧Vss=0.5〜2.5(V)、イニシャル電圧Vini=0〜−3(V)である。
図2の画素回路においては、図1に示したように、ゲート信号線17a及びゲート信号線17bが、2つのゲートドライバ回路12a及び12bに接続されているのがよい。これは、以下の理由による。
ゲート信号線17aは、第2のスイッチ用トランジスタ11bに接続されている。第2のスイッチ用トランジスタ11bは、映像信号を画素16に書き込むトランジスタであり、トランジスタ11bを高速のオンオフ(高スルーレート動作)をさせる必要があるからである。ゲート信号線17aは、2つのゲートドライバ回路12a及び12bで駆動することにより、高スルーレート動作を実現できる。なお、一例として、ゲートドライバ回路12aは、表示画面20の左側に配置され、ゲートドライバ回路12bは、表示画面20の右側に配置される。
ゲート信号線17bは、第1のスイッチ用トランジスタ11dに接続されている。第1のスイッチ用トランジスタ11dは、駆動用トランジスタ11aのオフセットキャンセル動作を実施するトランジスタであり、第1のスイッチ用トランジスタ11dを高速のオンオフ(高スルーレート動作)をさせる必要があるからである。ゲート信号線17a及び17bは、2つのゲートドライバ回路12a及び12bで駆動する(両側駆動)ことにより、高スルーレート動作を実現できる。
ゲート信号線17a及び17bを2つのゲートドライバ回路12a及び12bで駆動することにより、表示画面20の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線17a及び17bの負荷容量が大きくても、良好にドライブすることができる。
ゲート信号線17c及び17dは、1つのゲートドライバ回路12aが接続されている。ゲート信号線17cには、第4のスイッチ用トランジスタ11eが接続されている。第4のスイッチ用トランジスタ11eは、リファレンス電圧Vrefを駆動用トランジスタ11aに印加する機能を有する。リファレンス電圧Vrefを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。
ゲート信号線17dには、第3のスイッチ用トランジスタ11cが接続されている。トランジスタ11cは、イニシャル電圧Viniを駆動用トランジスタ11aのソース端子に印加する機能を有する。イニシャル電圧Viniを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。
したがって、ゲート信号線17c及び17dは、1つのゲートドライバ回路12aで駆動しても、実用上、十分な性能を得ることができる。
なお、図3のように、ゲート信号線17a〜17dを、2つのゲートドライバ回路12a及び12bで駆動してもよく、図2に示された回路と同様に、アノード電圧Vdd>リファレンス電圧Vref>カソード電圧Vss>イニシャル電圧Vini、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Vdd=10〜18(V)、リファレンス電圧Vref=1.5〜3(V)、カソード電圧Vss=0.5〜2.5(V)、イニシャル電圧Vini=0〜−3(V)である。
なお、ソースドライバ回路(IC)14内には、遅延回路(マルチディレイ回路)204が構成されている。遅延回路204は、ソースドライバ回路(IC)14に印加されるクロックCLKに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。遅延回路204は、保有するソース信号線の遅延時間を、ブロックごとに設定することができる。たとえば、1個のソースドライバIC(回路)14が、ソース信号線18を720RGB本有する場合で、遅延回路204の設定ブロック数が36であれば、720×3/36=60本のソース信号線の組を1単位として、遅延させるか否か、遅延時間の値を設定することができる。
遅延時間は、マルチディレイ時間と呼ぶこともある。遅延時間は、ソースドライバ回路(IC)14から、送出する映像信号をタイミング制御することにより設定あるいは調整することできる。ソースドライバ回路(IC)14は、内部のDA回路(デジタル−アナログ変換回路)のタイミング制御で遅延時間制御する。また、DA回路のクロックタイミング制御により実現する。その他、ゲートドライバ回路(IC)12a及び12bのタイミング制御により実現する。
たとえば、第1のブロックは、遅延させる、遅延時間は20ns、第2のブロックは、遅延させる、遅延時間は30ns、第3のブロックは、遅延させない、遅延時間は0ns、・・・・・・・・・・、第60のブロックは、遅延させる、遅延時間は10nsというように設定する。なお、遅延時間の設定は、絶対時間の遅延設定と、相対的な(隣接ブロック単位間)遅延時間設定のいずれでもよいが、相対的な遅延時間設定を採用することが好ましい。相対的な遅延時間設定は、遅延時間増大方向と、遅延時間減少方向を設定できるように構成する(図27など)。
上記実施の形態では、遅延回路204は、保有するソース信号線をブロックごとに遅延時間を設定することができるとしたが、本開示はこれに限定されるものではない。各端子(各チャンネル)で、遅延時間を設定できるように構成してもよいことはいうまでもない。たとえば、1つのソースドライバ回路(IC)14が、720RGBの出力端子を有する場合、720×3個の遅延時間を設定できるように構成する。また、720×3個のチャンネルについて、「遅延させる/遅延させない」を設定できるように構成する。
また、画素行ごとに遅延時間を設定あるいは制御できるように構成する。ソースドライバ回路(IC)14の接続位置に近い表示画面20の画素行(表示画面の端)では、遅延時間は小さくて良いが、表示画面20の中央部の画素行は遅延時間を長くする必要がある。ソース信号線18に時定数があるからである。そのため、画素行位置に対応させて、ソースドライバ回路(IC)14から出力する映像信号のタイミング(遅延時間)を設定できるように構成している。以上の構成を採用すれば、遅延時間は、各画素行の遅延時間+各ブロックまたはチャンネルの遅延時間となる。
[1−3.回路動作]
次に、図4〜図8などを用いて、図2の画素回路の動作を説明する。
[1−3−1.非発光期間]
図2の画素回路において、第1のスイッチ用トランジスタ11dがオン状態のとき、発光素子15にアノード電圧Vddから電流が供給され、発光素子15が発光状態にある(発光期間)。アノード電圧Vddから駆動トランジスタ11aを通して発光素子15に駆動電流(ドレイン・ソース間電流)Idが供給されるため、発光素子15が駆動電流Idに応じた輝度で発光する。
図4は、実施の形態に係る画素回路の非発光期間を表す回路図である。図4に図示するように、第1のスイッチ用トランジスタ11dをオフ状態にすることにより、発光素子15に流れる電流が遮断され、発光素子15の発光が停止する(非発光)。
図5は、実施の形態に係る画像表示装置における走査信号のタイミングを示した図である。図5において、第2のスイッチ用トランジスタ11bが接続されたゲート信号線17aをGSと記載し、第1のスイッチ用トランジスタ11dが接続されたゲート信号線17bをGEと記載し、第4のスイッチ用トランジスタ11eが接続されたゲート信号線17cをGRと記載し、第3のスイッチ用トランジスタ11cが接続されたゲート信号線17dをGIと記載している。
[1−3−2.オフセットキャンセル補正準備期間]
図6は、実施の形態に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。オフセットキャンセル補正の準備期間では、第4のスイッチ用トランジスタ11eがオンし、リファレンス電圧Vrefが駆動用トランジスタ11aのゲート端子に印加され、第3のスイッチ用トランジスタ11cがオンし、イニシャル電圧Viniが発光素子15のアノード端子に印加される(図5における時刻t3)。これにより、駆動用トランジスタ11aのゲート電位Vgがリファレンス電圧Vrefになる。また、駆動用トランジスタ11aのソース電位Vsは、リファレンス電圧Vrefよりも十分に低いイニシャル電圧Viniにある。
ここで、イニシャル電圧Viniについては、駆動用トランジスタ11aのゲート−ソース間電圧Vgsが、当該駆動用トランジスタ11aのオフセットキャンセル電圧Vthよりも大きくなるように設定しておくこととする。このように、駆動用トランジスタ11aのゲート電位Vgをリファレンス電圧Vrefに、また、ソース電位Vsを低電位Viniにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
[1−3−3.オフセットキャンセル補正期間]
図7は、実施の形態に係る画素回路のオフセットキャンセル補正期間を表す回路図である。図7に示すように、図5における時刻t5で、ゲート信号線17b(GE)に選択電圧(オン電圧)が印加され、第1のスイッチ用トランジスタ11dがオンすると、駆動用トランジスタ11aのドレイン端子にアノード電圧Vddが印加される。また、第3のスイッチ用トランジスタ11cをオフ状態にする。すると、駆動用トランジスタ11aのソース電位Vsが上昇を開始する。やがて、駆動用トランジスタ11aのゲート−ソース間電圧Vgsが当該駆動用トランジスタ11aのオフセットキャンセル電圧Vthになり、当該オフセットキャンセル電圧Vthに相当する電圧がコンデンサ19に書き込まれる。
ここでは、便宜上、オフセットキャンセル電圧Vthに相当する電圧をコンデンサ19に書き込む期間をオフセットキャンセル補正期間と呼んでいる。
なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ19側に流れ、発光素子15側には流れないようにするために、発光素子15がカットオフ状態となるようにカソード電極のカソード電圧Vssを設定しておく。したがって、Vss > Viniとしておく。たとえば、Vss=+2(V)であれば、Vini=−2(V)が例示される。
次に、図8に図示するように、図5における時刻t7で、第1のスイッチ用トランジスタ11d、第4のスイッチ用トランジスタ11eをオフ状態にする。このとき、駆動用トランジスタ11aのゲートがフローティング状態になるが、ゲート−ソース間電圧Vgsが駆動用トランジスタ11aのオフセットキャンセル電圧Vthに等しいために、当該駆動用トランジスタ11aはカットオフ状態にある。したがって、ドレイン−ソース間電流Idは流れない。
[1−3−4.書き込み期間]
図8は、実施の形態に係る画素回路の書き込み期間を表す回路図である。図8に示すように、図5における時刻t8で、ソース信号線18にソースドライバ回路14から映像信号電圧Vsigが印加される。ゲート信号線17aに選択電圧が印加されることにより、第2のスイッチ用トランジスタ11bが導通状態になって映像信号電圧Vsigが、画素16の駆動用トランジスタ11aのゲート端子に印加される。本実施の形態において、発光素子15はEL素子であり、また、このとき、発光素子15はカットオフ状態(ハイインピーダンス状態)にあるために、コンデンサ(Celと呼ぶ)とみなすことができる。
したがって、駆動用トランジスタ11aのゲート端子に印加された映像信号電圧Vsigは、コンデンサ19の容量Csと発光素子の容量Celとで分圧されて、駆動用トランジスタ11aのゲート−ソース端子間に印加される。コンデンサ19の容量Csに比較して発光素子の容量Celは小さいため、映像信号電圧Vsigの多くが、駆動用トランジスタ11aのゲート−ソース端子間に印加される。
なお、本実施の形態において、発光素子15を容量Celとして利用するとしたが、これに限定するものではない。発光素子15に並列に、別途コンデンサを形成してもよいことは言うまでもない。
[1−3−5.発光期間]
図9は、実施の形態に係る画素回路の発光期間を表す回路図である。図9に示すように、図5における時刻tiで、第1のスイッチ用トランジスタ11dがオンすることにより、駆動用トランジスタ11aのドレイン端子にアノード電圧Vddが印加される。アノード電圧Vddの印加により、電流Idが流れ始める。電流Idに比例して、発光素子15が発光する。
以上のようにして、各画素16における駆動用トランジスタ11aに対してオフセットキャンセル補正が実施され、各画素が点灯、非点灯制御される。
[1−4.ゲートドライバ回路の構成]
図10は、実施の形態に係る画像表示装置におけるゲートドライバ回路の構成例を示す図である。図10に示されたゲートドライバ回路12は、走査・出力バッファ回路104a〜104dと、出力端子107と、入力端子105と、接続端子106a及び106bとを備える。接続端子106bには、各ゲート信号線17a〜17dがACF樹脂(図示せず)により接続される。
走査・出力バッファ回路104a〜104dは、それぞれ、選択するゲート信号線位置(画素行位置)を特定するシフトレジスタ回路101a及び101bと、ゲート信号線17a〜17dを駆動する出力バッファ回路103とからなる。
ゲート信号線位置(画素行位置)を特定するとは、ゲート信号線17a〜17dにオン電圧(選択電圧)またはオフ電圧(非選択電圧)を印加する位置を特定あるいは決定すること、あるいは状態である。
ゲートドライバ回路12aは、COF(図示せず)に実装されている。ゲートドライバ回路12aは、4つの走査・出力バッファ回路104a〜104dを有している。4つの走査・出力バッファ回路104a〜104dは、それぞれ、対応する4つのゲート信号線を駆動する。走査・出力バッファ回路104aは、ゲート信号線17c(GR)を駆動し、走査・出力バッファ回路104bは、ゲート信号線17d(GI)を駆動する。走査・出力バッファ回路104cは、ゲート信号線17b(GE)を駆動し、走査・出力バッファ回路104dは、ゲート信号線17a(GS)を駆動する。
走査・出力バッファ回路104dは、2つのシフトレジスタ回路101a及び101bを有している。シフトレジスタ回路101aは、クロック端子CLK1と接続されており、クロック端子CLK1は、走査・出力バッファ回路104a〜104cにも接続されている。つまり、走査・出力バッファ回路104a〜104cと、走査・出力バッファ回路104dのシフトレジスタ回路101aとは同一のクロック周波数で動作する。また、シフトレジスタ回路101aにはデータ端子DEaが接続されている。
一方、走査・出力バッファ回路104dのシフトレジスタ回路101bは、クロック端子CLK2が接続され、データ端子DEbが接続されている。したがって、走査・出力バッファ回路104dのシフトレジスタ回路101aとシフトレジスタ回路101bとは独立したクロック周波数で動作する。
シフトレジスタ回路101aの出力aと、シフトレジスタ回路101bの出力bとは、OR回路102で論理ORがとられる。したがって、シフトレジスタ回路101aと101bに選択されているデータの双方がゲート信号線GEの選択電圧(オン電圧)の出力となる。かかる構成により、シフトレジスタ回路101aの出力aに基づく第1のパルスと、シフトレジスタ回路101bの出力bに基づく第2のパルスとを含む走査信号として、ゲート信号線GEに出力することが可能となる。
このように、本実施の形態に係るゲートドライバ回路12aは、第1の信号を、第1の周期を有するクロック信号に基づいて出力する第1のシフトレジスタ回路と、第2の信号を、第1の周期とは異なる第2の周期を有するクロック信号に基づいて出力する第2のシフトレジスタ回路と、入力された第1の信号及び第2の信号の論理和または論理積を求め、第1の信号に基づく第1のパルス及び第2の信号に基づく第2のパルスを含む選択信号として出力する論理回路とを備える。
これにより、異なる周期のパルス信号を選択信号としてゲート信号線に出力することができるので、全ての画素行における発光素子15のオフセットキャンセル動作が完了する前から発光素子15の発光を開始することができる。これにより、発光期間を長く確保することができ、立体表示(3D表示)において駆動周期を上げることなく高い表示輝度を確保することができる。
走査・出力バッファ回路104dは、クロック入力端子CLK2に接続されており、また、データ入力を行うデータ入力端子DGSに接続されている。なお、走査・出力バッファ回路の出力をアクティブ、非アクティブに切り替えるイネーブル端子など説明に不要な事項は省略している。
走査・出力バッファ回路104a、104b及び104cは、クロック入力端子CLK1に接続されている。走査・出力バッファ回路104aは、データ入力を行うデータ入力端子DGRに接続されている。走査・出力バッファ回路104bは、データ入力を行うデータ入力端子DGIに接続されている。走査・出力バッファ回路104cは、データ入力を行うデータ入力端子DGSに接続されている。
以上の事項から、走査・出力バッファ回路104a、104b及び104cは、同一のクロックで動作する。また、走査・出力バッファ回路104a、104b、104c及び104dは、それぞれ異なる入力データを入力することができる。
なお、ゲートドライバ回路12a内の4つの走査・出力バッファ回路104a〜104dは、入力端子105に、それぞれ独立である。したがって、走査・出力バッファ回路104a〜104dは、それぞれ異なるクロックで動作させることもできるし、共通のデータを入力することもできる。
このように、本実施の形態に係るゲートドライバ回路12aは、第1の信号を第1の周期を有するクロック信号に基づいて出力する第1のシフトレジスタ回路と、第2の信号を第1の周期とは異なる第2の周期を有するクロック信号に基づいて出力する第2のシフトレジスタ回路と、入力された第1の信号及び第2の信号の論理和または論理積を求め、第1の信号に基づく第1のパルス及び第2の信号に基づく第2のパルスを含む選択信号として出力する論理回路とを備える。
これにより、異なる周期のパルス信号を選択信号としてゲート信号線17に出力することができるので、全ての画素行における発光素子15のオフセットキャンセル動作が完了する前から発光素子15の発光を開始することができる。これにより、発光期間を長く確保することができ、立体表示(3D表示)において駆動周期を上げることなく高い表示輝度を確保することができる。
[1−5.駆動方式]
図11は、実施の形態に係る画像表示装置の駆動方式を説明する図である。また、図12〜図15は、それぞれ、実施の形態に係る画像表示装置の駆動方法を説明する第1〜第4のタイミングチャートである。
図11の駆動方法において、図10のゲートドライバ回路におけるCLK1端子に入力するクロック周波数は、CLK2端子のクロック周波数の2倍の動作周波数に設定するか、または、CLK1端子とCLK2端子に入力する周波数を同一とし、図10に図示するように、複数画素行を同時に選択するように制御する。
なお、図11において、GEaとは、シフトレジスタ回路101aの出力であり、GEbとは、シフトレジスタ回路101bの出力である。GEaとGEbの出力がOR回路102で論理ORされて、ゲート信号線GEの出力となる。シフトレジスタ回路101aには、入力データ端子DEaのデータにより選択位置が制御される。シフトレジスタ回路101bには、入力データ端子DEbのデータにより選択位置が制御される。
入力データを2データ連続とすることにより、図10に図示するように2画素行に連続して選択電圧(オン電圧)が印加される。また、単独の選択電圧(オン電圧)が入力されることにより、図11に図示するように1画素行に選択電圧(オン電圧)が印加される。以上の事項は、他の実施の形態でも同様である。
図11において、2点鎖線で示す消灯(非表示)制御動作では、シフトレジスタ回路101bの出力をゲート信号線GEに出力し、第1のスイッチ用トランジスタ11dをオフさせる。点線で示す点灯(表示)制御動作では、シフトレジスタ回路101bの出力をゲート信号線GEに出力し、第1のスイッチ用トランジスタ11dをオンさせて、発光素子15に電流を供給する。
オフセットキャンセル動作は、1倍速で実施する。シフトレジスタ回路101aの出力(走査・出力バッファ回路104dの出力)でゲート信号線GEにオン電圧を印加し、走査・出力バッファ回路104aの出力で、ゲート信号線GRにオン電圧を印加させて対応する画素行にVref電圧を印加する。また、走査・出力バッファ回路104bの出力で、ゲート信号線GIにオン電圧を印加させて対応する画素行にVini電圧を印加する。ゲート信号線GE、GR、GIの制御でオフセットキャンセル動作(一点鎖線)を行った後、走査・出力バッファ回路104cによりゲート信号線GSにオン電圧を印加し、第2のスイッチ用トランジスタ11bをオンさせて映像信号を画素行に書き込む(図11の実線で示す映像信号書込み動作)。以上の駆動における画素回路の動作は、図6〜図8などを用いて説明しているので説明を省略する。
図11に示した実施の形態においては、複数の発光素子15の最後の行の消灯状態の開始より前に、複数の発光素子15の最初の行への映像信号の書き込みを開始し、複数の発光素子15の最初の行の発光状態の開始より後に、複数の発光素子15の最後の行への映像信号の書き込みを終了するように制御される。
本実施の形態においては、消灯制御動作と発光(点灯)制御動作は、映像信号書込みの走査よりも高速に行う。オフセットキャンセル補正の走査を、映像信号書込みの走査と同速度で行い、点灯制御の走査を、映像信号書込みの走査よりも高速に行う。すなわち、複数の画素の行について、オフセットキャンセル補正の走査をする期間は、映像信号書込みの走査をする期間とほぼ同一であり、点灯制御の走査をする期間は、映像信号書込みの走査をする期間よりも短い。これにより、発光期間を長く確保することができ、駆動周期を上げることなく、均一で、良好な画像表示を実現できる。
このように本実施の形態においては、全ての発光素子15の消光が完了する前から消光した画素16への書き込みを開始すると共に、全ての画素16への書き込みが完了する前から書き込んだ画素における発光素子15の発光を開始することができる。これにより、駆動周期を上げることなく、発光期間を長く確保することができ、高い表示輝度を確保することができる。
図12に図示するように、時刻t3のタイミングで、ゲート信号線17d(GI)及びゲート信号線17c(GR)にオン電圧が印加される。したがって、ゲート信号線17cに接続されている第4のスイッチ用トランジスタ11eがオンし、Vref電圧が駆動用トランジスタ11aのゲート端子に印加される。また、ゲート信号線17dに接続されている第3のスイッチ用トランジスタ11cがオンし、Vini電圧が駆動用トランジスタ11aのソース端子(コンデンサ19の一端子)に印加される。この時、ゲート信号線17b(GE)にはオフ電圧が印加されているため、第1のスイッチ用トランジスタ11dは、オフ状態(非動作状態)である。また、ゲート信号線17a(GS)にもオフ電圧印加されているため、第2のスイッチ用トランジスタ11bもオフ状態である(図6)。
時刻t4のタイミングで、ゲート信号線17d(GI)にオフ電圧が印加される。したがって、ゲート信号線17dに接続されているスイッチ用トランジスタ11cがオフし、Vini電圧が駆動用トランジスタ11aのソース端子に印加することが停止される。
時刻t5のタイミングで、シフトレジスタ回路101aの出力GEaがゲート信号線17b(GE)の出力となる。これにより、ゲート信号線17b(GE)に接続されている第1のスイッチ用トランジスタ11dがオンする(図7)。以上の状態でオフセットキャンセル動作が実施される(図7)。
図12の時刻t3及び時刻t5のタイミングにそれぞれ対応する図6及び図7の状態は、発光素子15には電流が供給されない。したがって、発光素子15は非点灯状態(非表示状態)である。なお、図6及び図7の状態は、連続して実施する必要はなく、所定の時間間隔を保持して実施してもよい。図12では、ゲート信号線17d(GI)にオフ電圧を印加してから、スイッチ用トランジスタ11dをオンするまでの期間に1Hの期間をあけているが、これに限定されるものではない。
また、時刻t7で、ゲート信号線17a(GS)にオン電圧を印加し、第2のスイッチ用トランジスタ11bをオンさせて映像信号を該当画素行に書き込む。
図12では、時刻t3でゲート信号線GIとGRにオン電圧を印加し、時刻t4でゲート信号線GIにオフ電圧を印加し、時刻t5でゲート信号線GEにオン電圧を印加するとしたが、ゲート信号線17b(GE)には、時刻t4でオン電圧を印加してよい。また、時刻t7でゲート信号線GSにオン電圧を印加するとしたが、ゲート信号線GSは、時刻t6でオン電圧を印加してよい。また、時刻t8でオン電圧を印加してもよい。
上記動作を、図11に図示するように、画面上から画面下に順次実施し、オフセットキャンセル動作と、映像信号の書き込み動作を実施する。
図11の駆動において、図6及び図7の動作は、図16に図示するように、1画素行ずつ実施する。図16の(a)では、画素行81の1番目にオフセットキャンセルが実施され、また、映像信号が画素行に書き込まれる。CLK1端子に入力されたクロックにより、1画素行分オフセットキャンセの実施位置がシフトされる(図16の(b))。つまり、画素行81の2番目にオフセットキャンセルが実施される。図16の(c)は、画面下の最終画素行81のn番目にオフセットキャンセルが実施された状態を示す。以上の動作を表示画面20の画面上から画面下に順次行い、表示画面20の画素行81にオフセットキャンセルと映像信号書込みが実施される。
発光制御動作は、シフトレジスタ回路101bにより制御する。シフトレジスタ回路101bは、ゲート信号線17b(GE)にオン電圧を出力し、第1のスイッチ用トランジスタ11dをオンさせる。
図11に示された本実施の形態に係る駆動方式では、オフセットキャンセル動作後、すぐにあるいは、所定の一定期間後に、映像信号を画素に書き込む。したがって、画素に保持される映像信号が変動なく、良好な画像表示を実現できる。なお、一定期間とは、1フレーム期間以内の期間である。
図13は、図12の次の状態を図示している。オフセットキャンセル動作を行うゲート信号線17d(GI)、17c(GR)及び17b(GE)のオンまたはオフ電圧を印加する位置は1画素行シフトされ、図12の時刻t3ないしt6に対応する期間が、図13では時刻t4ないしt7となっている。また、映像信号を印加するタイミングを制御するゲート信号線17a(GS)にオンまたはオフ電圧を印加する位置は1画素行シフトされ、図12の時刻7ないし時刻t8に対応する期間が、図13では時刻t8ないし時刻t9となっている。なお、ゲート信号線GEには、時刻t7でオフ電圧が印加される。
図14は、図13の次の状態を図示している。図14は、オフセットキャンセル動作を行うゲート信号線17d(GI)、17c(GR)及び17b(GE)のオンまたはオフ電圧を印加する位置は1画素行シフトされ、図13の時刻t4ないし時刻t7に対応する期間が、図14では時刻t5ないし時刻t8となっている。また、映像信号を印加するタイミングを制御するゲート信号線17a(GS)にオンまたはオフ電圧を印加する位置は1画素行シフトされ、図14では時刻t9ないし時刻t10となっている。なお、ゲート信号線GEには、時刻t8でオフ電圧が印加される。
図15は、図14の次の状態を図示している。図15は、オフセットキャンセル動作を行うゲート信号線17d(GI)、17c(GR)及び17b(GE)のオンまたはオフ電圧を印加する位置は1画素行シフトされ、図14の時刻t5ないし時刻t8に対応する期間が、図15では時刻t6ないし時刻t9となっている。また、映像信号を印加するタイミングを制御するゲート信号線17a(GS)にオンまたはオフ電圧を印加する位置は1画素行シフトされ、図15では時刻t10ないし時刻t11となっている。なお、ゲート信号線GEは、時刻t9でオフ電圧が印加される。
図17A及び図17Bは、それぞれ、実施の形態に係る画像表示装置における信号線の第1及び第2の配置を説明する図である。本実施の形態では、図17Aに示したように、画素行81aには、GE、GI、GS、GRの順に配置することもできるし、図17Bに示したように、画素行81aには、GI、GE、GS、GRの順に配置することもできる。図17Aと図17Bとは、ゲートドライバ回路12aの各出力端子106が画素のレイアウト(各ゲート信号線の引き出し位置、配置)により、出力端子の機能を変更する必要があることを意味する。
たとえば、1番目の端子は、ゲート信号線GEとして動作することもあれば、GR、GIまたはGSとして動作することもある。本実施の形態に係るゲートドライバ回路12a及び12bは、どのゲート信号線としても機能するように構成されている。たとえば、各ゲート信号線のオン電圧は、それぞれあるいは4つの走査・出力バッファ回路104a〜104dのうち、少なくとも2つの走査・出力バッファ回路には独立に設定できるように構成されている。また、オフ電圧についても同様である。
なお、図6の画素構成では、ゲート信号線17b(GE)が紙面の上方で、ゲート信号線17d(GI)が紙面の下方に位置している。しかし、各ゲート信号線(GE、GR、GI、GS)の位置は、ガラス基板に画素のトランジスタ、コンデンサのレイアウト設計を行わないと決定しないものであり、図6に示された配置に限定されるものではない。
図18は、実施の形態に係る画像表示装置におけるゲート電圧を説明する図である。ゲートドライバ回路12a及び12bは、出力端子107から、図18の(b)の出力波形を出力することもできる。出力電圧は、オフ電圧(Voff1、Voff2)、オン電圧(Von)の3つの電圧である。3つの電圧を出力するので、ゲート電圧3値駆動と呼ぶ。または、ゲートオーバードライブ駆動と呼ぶ。
また、オフ電圧(Voff1)、オン電圧(Von)の2つの電圧で駆動する駆動方法を、ゲート電圧通常駆動あるいは、ゲート電圧2値駆動(図18の(a))と呼ぶ。
図19は、実施の形態の第1の変形例に係るゲートドライバ回路の構成例を示す図である。ゲート電圧2値駆動とゲート電圧3値駆動とは、図19の選択信号線(SEL端子)に印加するロジック電圧で決定する。SEL端子での設定は、ゲートドライバ回路内に形成または配置された各走査・出力バッファ回路104a〜104dごとに設定ができるように構成している。
Von電圧は、画素16のトランジスタ11をオンさせる電圧である。Voff1、Voff2電圧は画素16のトランジスタ11とオフさせる電圧である。具体的には、Von電圧は、15(V)以上30(V)以下である。Voff2電圧は、−15(V)以上−8(V)以下である。Voff1電圧は、−8(V)以上−3(V)以下である。
オン電圧(Von)を出力するa期間は、nH期間(nは1以上の整数、Hは水平走査期間または1画素行の選択期間)である。Voff2電圧を印加するb期間は、1H期間である。
図18の(b)に示されるゲート電圧3値駆動において、走査・出力バッファ回路104a〜104dが選択した画素行にVon電圧が1水平走査(1H)期間(a期間:画素行選択期間)あるいはそれ以上の期間、印加される。Voff2電圧の印加期間bは、1H期間である。c期間はVoff1電圧が印加され、a期間、b期間以外の期間は、Voff1電圧が印加され保持される。
Von電圧の印加期間aは、nH期間(nは1以上の整数)であり、Clk信号に同期する。図18の(b)に示されるゲート電圧3値駆動は、ゲート信号線GSに対して実施される。つまり、映像信号を画素16に書き込む第2のスイッチ用トランジスタ11bが接続されたゲート信号線17aに対してゲート電圧3値駆動が実施される。
Voff2電圧が1H期間(b期間)印加されるのは、映像信号を印加するために選択された画素に対して、映像信号を書込み後、高速に非選択(オフ)にするためである。また、Voff1電圧で保持する(C期間)のは、トランジスタ11のゲート端子に深い電圧(Voff2)が印加され、Vtシフトなどトランジスタ特性が変化することを抑制するためである。
一方、図18の(a)に図示するように、ゲート電圧2値(Von、Voff1)駆動では、Von電圧から、Voff1電圧に変化する期間がt1と長時間を必要とする。t1が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。
図18の(b)に示されたゲート電圧3値(Von、Voff1、Voff2)駆動を実施すると、図示するように、Von電圧から、Voff1電圧に変化する期間がt2と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。
Von電圧の印加期間後、1H期間の間あるいは1Hより短い期間の間(b期間)、Voff2電圧が印加される。Voff2電圧の印加期間後、前記選択した画素行に対応するゲート信号線17にVoff1電圧が印加され、前記ゲート信号線は、次のフレーム期間にVon電圧が印加されるまで期間(c期間)、Voff1電圧に保持される。
なお、ゲート電圧2値駆動及びゲート電圧3値駆動は、SEL(SEL1、SEL2)端子に印加するロジック信号により設定される。図19に示すSEL(SEL1〜SEL4)端子に印加されるロジック電圧が“L”の場合は、ゲート電圧2値駆動モードに設定される。SEL(SEL1〜SEL4)端子に印加されるロジック電圧が“H”の場合は、ゲート電圧3値駆動モードに設定される。
各SEL(SEL1〜SEL4)端子は、走査・出力バッファ回路104a〜104dに接続されており、SEL端子のロジックにより、走査・出力バッファ回路104a〜104dの出力がゲート電圧2値駆動またはゲート電圧3値駆動に設定される。
また、図19の走査・出力バッファ回路104a〜104dは、走査・出力バッファ回路104dのように、AND回路261が形成または配置されている。SEL端子がHロジックの時、対応する走査・出力バッファ回路のシフトレジスタ回路101bの出力が有効となり、ゲート電圧3値駆動に設定される。SEL端子がLロジックの時、対応する走査・出力バッファ回路のシフトレジスタ回路101bの出力が無効となり、ゲート電圧2値駆動に設定される。
なお、図19の実施の形態では、各走査・出力バッファ回路のデータ入力端子(D1、D2、D3、D4、DEb)、クロック入力端子(Clk1a、Clk1b、Clk1c、Clk1d、Clk2)は、独立に設定できるように構成されている。
図20は、実施の形態に係る画像表示装置における切り替え回路を説明する図である。図20に図示するように、Von電圧、Voff1電圧、Voff2電圧の切り替えは、切り替え回路191a及び191bで行う。切り替え回路191a及び191bのd端子入力信号(2bit)により、a端子(Voff2電圧)、b端子(Voff1電圧)、c端子(Von電圧)のいずれかが選択され、ゲート信号線17に印加される。
図21は、第2の画素行選択方式を説明する図であり、図16は、第1の画素行選択方式を説明する図である。図21に図示するように、発光動作、消灯動作の動作は、2画素行ずつ実施することもできる。図21の(a)では、1行目及び2行目の画素行が選択され、CLK1端子に入力されたクロックにより、2画素行分の実施位置がシフトされる(図21の(b))。つまり、3行目及び4行目の画素行が選択される。図21の(c)は、画面下の(n−1)行目及びn行目の画素行が選択された状態を示す。以上の動作を表示画面20の画面上から画面下に順次行う。
また、図16に図示するように、発光動作、消灯動作の動作は、2倍速で、1画素行ずつ実施することもできる。図16の(a)では、1行目の画素行が選択され、CLK1端子に入力されたクロックにより、1画素行分の実施位置がシフトされる(図16の(b))。つまり、2行目の画素行が選択される。図16の(c)は、画面下のn行目の画素行が選択された状態を示す。以上の動作を表示画面20の画面上から画面下に順次行う。
[1−6.遅延回路による駆動]
図22は、実施の形態に係る画像表示装置の遅延回路による駆動方法を説明する回路図である。図22に図示するように、ソースドライバ回路14内には、遅延回路(マルチディレイ回路)204が配置されている。遅延回路204は、ソースドライバ回路14に印加されるクロックCLKに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。
ゲートドライバ回路12aのシフトクロックも、ソースドライバ回路14のクロックもTCON(コントロール回路)のメインクロックを分周して発生する。
遅延回路204は、水平同期信号に基づいて、映像信号をソース信号線18に送出するタイミングを制御する。水平同期信号は、ゲートドライバ回路12aがゲート信号線17a〜17dにオン電圧、オフ電圧を印加するタイミング信号の元となる。したがって、遅延回路204の映像信号の送出タイミングは、ゲート信号線17a〜17dの選択信号と同期がとられる。同期をとるゲート信号線は、映像信号を書込むスイッチ用トランジスタ11bが接続されたゲート信号線17a(GS)である。
ゲートドライバ回路12aがドライブするゲート信号線17a〜17dには、容量負荷や抵抗負荷があるため時定数がある。したがって、表示画面20の端で、ゲートドライバ回路12aが接続されたゲート信号線17a〜17dの振幅波形には、スルーレートが高く(鈍りが小さく)、表示画面20の中央のゲート信号線17a〜17dの振幅波形には、スルーレートが低い(波形が鈍っている)。
そのため、本実施の形態に係るソースドライバ回路14は、表示画面20の端(ゲート信号線17a〜17dとゲートドライバ回路12aが接続された近傍)では、遅延時間を小さく設定し、表示画面の中央(ゲートドライバ回路12aからの距離が離れた位置)では、遅延時間を相対的に大きくする。本開示の画像表示装置は、表示画面20の位置に対応するため、ソースドライバ回路14の遅延時間は、各ソースドライバ回路14の実装位置に対応して設定できるように構成しており、また、1つのソースドライバ回路14も複数のブロックに分割し、各ブロックで遅延時間を設定できるように構成している。
遅延回路204は、保有するソース信号線18の遅延時間をブロックごとに設定することができる。たとえば、1個のソースドライバ回路14が、ソース信号線18を720RGB本有する場合で、遅延回路204の設定ブロック数が36であれば、720×3/36=60本のソース信号線18の組を1単位として、遅延させるか否か、遅延時間の値を設定することができる。また、各RGBで、R、G、B個別に設定できるように構成すること好ましい。
たとえば、第1のブロックは、遅延させる、遅延時間は20ns、第2のブロックは、遅延させる、遅延時間は30ns、第3のブロックは、遅延させない、遅延時間は0ns、・・・・・・・・・・、第60のブロックは、遅延させる、遅延時間は10nsというように設定する。遅延時間の設定は、絶対時間の遅延時間設定と、相対的な(隣接ブロック単位間)遅延時間設定のいずれでもよいが、相対的な遅延時間設定を採用することが好ましい。
相対的な遅延時間設定は、遅延時間増大方向と、遅延時間減少方向を設定できるように構成する。たとえば、第1のブロックは、遅延時間を増大させる方向に遅延させる、遅延時間は20ns、第2のブロックは、増大させる方向に遅延させる、遅延時間は30ns、第3のブロックは、遅延させない、遅延時間は0ns、第4のブロックは、増大させる方向に遅延させる、遅延時間は10ns・・・・・・・・・・、第59のブロックは、減少させる方向に遅延させる、遅延時間は30ns、第60のブロックは、減少させる方向に遅延させる、遅延時間は10nsというように設定する。
また、遅延時間のキザミは、10ns、15ns、20nsなどの複数の大きさ(時間)から任意の時間を選択し、各遅延時間として設定できるように構成することが好ましい。 3D表示では、右目と左目の画像を交互に表示画面に表示する必要がある。3D表示では、2D表示に比較して、表示画像を書き換えるフレームレートが早く(一般的には、2D表示の2倍以上)、1画素行の選択期間(一水平走査期間)も短くなる。そのため、ゲート信号線のオンオフ波形の時定数が影響しやすくなり、ソースドライバ回路14から送出する映像信号のタイミング(遅延時間設定)を的確に行う必要がある。
同様に、動画表示性能を改善する場合も、2倍速あるいは4倍速とフレームレートを高くする必要がある。この場合も、1画素行の選択期間(一水平走査期間)が短くなる。また、4K2Kパネルのように、画素行数が多い場合も、1画素行の選択期間(一水平走査期間)が短くなり、ソースドライバ回路14から送出する映像信号のタイミング(遅延時間設定)を的確に行う必要がある。
図11に記載された3D駆動では、上部画素行では、信号書きこみから発光までの期間が長いので駆動用トランジスタのゲート電圧のゆらぎが大きく、下部画素行では、信号書きこみから発光までの期間が短いため、駆動用トランジスタのゲート電圧のゆらぎが小さい。したがって、3D駆動方式の場合には、画素行上部と下部とで、表示輝度差が発生しやすく、また、表示品位状態が異なる。したがって、本発明の遅延回路による信号書きこみの出力タイミング調整を導入する効果が大きい。本開示の画像表示装置は、上述のように、ソースドライバ回路14に遅延回路204を構成し、ゲートドライバ回路12a同期をとり、また、表示画面20の位置に対応させて遅延時間を設定することにより、良好な画像表示を実現できる。
表示画面20には、映像表示に基づいて、アノード電流Id、カソード電流Isが流れる。カソード電源出力端から表示画面20には抵抗Rsがあり、また、アノード電源出力端から表示画面20には抵抗Rdがある。したがって、アノード電流Id、カソード電流Isが流れることにより、電圧降下が発生する。
たとえば、図22に図示するように、カソード電流Isが流れるとカソード電圧(画素16のカソード端子電圧など)の電圧波形201aが変化する。カソード電流Isが大きくなれば、抵抗Rsにより、カソード電圧が上昇する。カソード電流Isが小さくなれば、カソード電圧の上昇は小さくなる。また、カソード電流Isが0であれば、カソード電圧はカソード電源電圧と同じになる。以上のように、カソード電流Isにより表示画面20あるいは画素16のカソード電圧が変化する。アノード電流Idにより表示画面20あるいは画素16のアノード電圧が変化する。
図2及び図22の画素構成では、画素16の駆動用トランジスタ11aのゲート端子とソース端子との間にコンデンサ19aが接続されている。発光素子15は、等価的にコンデンサ19bが構成されている。コンデンサ19aとコンデンサ19bとは直列に接続されている。
カソード電圧が印加されたカソード端子と、駆動用トランジスタ11aのゲート端子とは、カソード端子−コンデンサ19b−コンデンサ19a−駆動用トランジスタ11aのゲート端子という経路で交流的に接続されている。したがって、図22に図示しているように、カソードの電圧波形201aが変化すると、駆動用トランジスタ11aのゲート端子の電位も電圧波形201bと図示するように変化する。
図22の画素構成は、カソード電圧の変化が、映像信号に影響を与えやすい。つまり、表示画面20に流れる電流が増加/減少すると、カソード電圧が上昇/降下する。カソード電圧の上昇/降下により、駆動用トランジスタ11aのゲート端子電圧が上昇/降下する。
スイッチ用トランジスタ11bは、ソースドライバ回路14が出力する映像信号を画素16の駆動用トランジスタ11aのゲート端子に印加する。駆動用トランジスタ11aは、印加された映像信号に基づき、電圧−電流変換して、発光素子15に映像信号に基づく発光電流を供給する。
駆動用トランジスタ11aのゲート端子は、映像信号を保持し、保持した映像信号により、発光素子15に電流を供給するものである。したがって、駆動用トランジスタ11aのゲート端子の電位変化は、スイッチ用トランジスタ11bで画素16に書き込んだ映像信号を変化させることになる。
発光素子15は、発光電流の大きさに比例して発光輝度が変化する。発光素子15に供給される電流はアノード電源(アノード電圧を発生する電圧回路:図示せず)、カソード電源(カソード電圧を発生する電圧回路:図示せず)から表示画面20に供給される。
上記電源と表示画面20との間(表示画面20内の配線抵抗なども含む)には、抵抗成分がある。この抵抗成分により、画素16、発光素子15などに供給される電圧は変化する(電圧波形201a)。表示画面20の輝度が高くなれば、表示画面20のカソード電圧は上昇し、一方、アノード電圧は降下する。表示画面20の輝度が低くなれば、表示画面20のカソード電圧は降下し、一方、アノード電圧は上昇する。
以上のことから、表示画面の発光輝度により、表示画面20のアノード電圧あるいはカソード電圧は変化する。アノード電圧あるいはカソード電圧に変化は、発光素子15に供給する電流を変化させてしまうという課題が発生する。
図23は、実施の形態に係る画像表示装置におけるカソード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。ソースドライバ回路14内には、遅延回路204が構成されており、前記遅延回路204は、ソースドライバIC(回路)14に印加されるクロックCLKに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。
なお、クロックCLKは、ソースドライバ回路14にPLL回路を形成し、自己発生させてもよい。また、クロックCLKは、ゲートドライバ回路12aと同期をとるため、制御コントロールIC(TCON:図示せず)でメインクロックMCLKを発生し、このMCLKをゲートドライバ回路12a及びソースドライバ回路14に供給することが好ましい。つまり、ゲートドライバ回路12aのシフトクロックも、ソースドライバ回路14のクロックもTCONのメインクロックを分周して発生する。
画素行ごとに遅延時間を設定あるいは制御できるように構成する。ソースドライバ回路14の接続位置に近い表示画面20の画素行(表示画面の端)では、遅延時間は小さくて良いが、表示画面20の中央部の画素行は遅延時間を長くする必要がある。ソース信号線18に時定数があるからである。そのため、画素行位置に対応させて、ソースドライバ回路14から出力する映像信号のタイミング(遅延時間)を設定できるように構成している。以上の構成を採用すれば、遅延時間は、各画素行の遅延時間+各ブロックまたはチャンネルの遅延時間となる。
図23の(a1)及び(b1)は、ゲート信号線17a(GS)の電圧波形である。ゲート電圧は、選択電圧(オン電圧:Von)と非選択電圧(オフ電圧:Voff)があり、オン電圧またはオフ電圧がゲート信号線17aに印加される。図23の(a2)及び(b2)は、ソース信号線18の電圧波形(画素16に書き込まれる電圧波形)である。
ソースドライバ回路14からソース信号線18に出力される映像電圧信号は、遅延回路204によりタイミングを制御して出力される。つまり、図23の(a2)及び(b2)の電圧波形(画素16に書き込まれる電圧波形)は、遅延回路204でタイミング制御されて画素16に印加される。タイミング制御は、ゲート信号線17a電圧波形のVoffからVonに変化時刻(t1)に同期して実施される。
ソードドライバ回路14とゲートドライバ回路12aは、クロックCLKに同期して動作制御が実施される。したがって、ゲート信号線17aの電圧波形のVonからVoffに変化時刻(t2)に同期して実施されるともいえる。
図23の(a2)及び(b2)に示されたソース信号線18の電圧波形は、ソース信号線18に配線抵抗R及び寄生容量Cがあるため鈍る。なお、ゲート信号線17aにも配線抵抗R及び寄生容量Cがあるため、電圧(信号)波形が鈍るが、図23では、説明を容易にするため、あるいは理解を容易にするため、電圧波形の鈍りがないとして図示している。
図23の(a3)及び(b3)は、カソード電圧201a変化を図示している。図23の(a3)は、カソード電圧が上昇する場合を示している。図22の画素構成で、カソード電圧が上昇するのは、表示画面20に流れる電流が時間とともに増加する場合である。つまり、表示画面20から発生する光束量が増加する場合である。また、表示画面20の発光輝度が高くなる場合である。
図23の(b3)は、カソード電圧が降下する場合を示している。図22の画素構成で、カソード電圧が降下するのは、表示画面20に流れる電流が時間とともに減少する場合である。つまり、表示画面20から発生する光束量が減少する場合である。また、表示画面20の発光輝度が低下する場合である。
図23の(a3)は、カソード電圧が上昇する場合を示すが、カソード電圧の電圧波形201aが変化すると、コンデンサ19b及び19aを介して駆動用トランジスタ11aのゲート端子電圧201bも変化する。したがって、図23の(a3)に図示するように、カソード電圧が上昇すると、駆動用トランジスタ11aのゲート端子電圧も上昇する(ゲート端子電圧は時刻t1よりも時刻t2の方が高い)。したがって、駆動用トランジスタ11aに書き込む映像信号は、カソード電圧変化による上昇分だけ低くする必要がある。
図22の画素構成において、本実施の形態に係る画像表示装置では、図23の(a3)に図示するように、表示画面20の流れる電流が増加する方向(傾向)の場合は、遅延時間を大きくする。表示画面20の流れる電流が増加する場合(カソード方向(傾向)の場合)は、カソード電流Isが増加し、カソード電圧が上昇する。カソード電圧の上昇は、駆動用トランジスタ11aのゲート端子電圧の上昇を引き起こす。つまり、図23の(a2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を大きくする(なお、時刻t1を遅延時間0としている)。
一方、本実施の形態に係る画像表示装置では、図23の(b3)に図示するように、表示画面20の流れる電流が減少する方向(傾向)の場合は、遅延時間を小さくする。表示画面20の流れる電流が減少する場合は、カソード電流Isが減少し、カソード電圧が降下する。カソード電圧の降下は、駆動用トランジスタ11aのゲート端子電圧の降下を引き起こす。つまり、図23の(b2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を小さくする。なお、遅延時間は、表示画面20で画素行の位置により調整する。ソースドライバ回路14の接続位置に近い画素行(表示画面20の上辺または下辺)は、遅延時間を短くし、ソースドライバ回路14の接続位置から遠い画素行(表示画面20の中央部)は、遅延時間を短くする。
例えば、アノード電源またはカソード電源から表示画面20に流れる電流は、アノード配線またはカソード配線に流れる電流を電流測定手段で測定することにより行う。電流測定手段は、電流の変化を測定などする電流(変化)測定回路202であってもよい。また、電流だけではなく、電流に比例あるいは電流を想定するデータを取得するものであればよい。また、電流の測定に限定するものではなく、間接的に電流の大きさ、あるいは電流量の変化を把握できるものであれば、いずれのものでもよい。
電流(変化)測定回路202が取得した電流あるいは電流データは、制御データとして演算203に送られ、演算回路203は、遅延時間あるいは遅延データを演算する。演算回路203で求められた遅延時間あるいは遅延データは、ソースドライバ回路14に送られ、ソースドライバ回路14は、映像信号の設定された遅延時間でソース信号線18に出力する。
本発明の演算回路203は、ソースドライバ回路(IC)14の遅延回路を制御し、表示画面20に印加されるカソード電圧とアノード電圧との間の電位差の増減傾向により、当該画素に印加される映像信号の出力タイミングを制御する。
また、他の実施の形態として、表示画面20に流れる電流または電流の時間微分値の大きさに基づいて、当該画素に印加される映像信号の出力タイミングを制御する。
また、図23に示すように、カソード電圧が増加傾向にある場合、基準タイミングよりも出力タイミングを遅く設定し、カソード電圧が減少傾向にある場合、基準タイミングよりも出力タイミングを早く設定することを特徴とする。
また、図24に示すように、アノード電圧が増加傾向にある場合、基準タイミングよりも出力タイミングを遅く設定し、アノード電圧が減少傾向にある場合、基準タイミングよりも出力タイミングを早く設定することを特徴とする。
なお、遅延回路は、ソースドライバ回路と画素行との距離に基づいて、出力タイミングを制御する。
また、映像信号を画素に印加するスイッチ用トランジスタ11bが接続されたゲート信号線は、ゲートドライバIC(回路)12aとゲートドライバIC(回路)12bにより両側駆動を実施する。遅延制御した映像信号を精度よく画素16に印加するためである。なお、EL素子15に流す電流のオンオフを制御するスイッチ用トランジスタ11dは、ゲートドライバIC(回路)12aまたはゲートドライバIC(回路)12bのいずれかの片側駆動で良い。スイッチ用トランジスタ11dのオンオフ制御は高速動作を必要としないからである。
以上の事項は、図24などの本発明の他の実施の形態おいても適用できることはいうまでもない。
なお、以上の実施の形態において、電流あるいは電流データを求めるとしたが、カソード電圧あるいはアノード電圧は、直流電圧であるから、電流あるいは電流データは、表示画面20で消費する消費電力あるいは消費電力データに置き換えてもよい。
上記実施の形態では、アノード電源またはカソード電源から表示画面20に流れる電流を、アノード配線またはカソード配線に流れる電流を電流測定手段で測定するとした。しかし、本開示は、これに限定するものではない。
[1−7.第2の変形例の回路構成]
図25は、実施の形態の第2の変形例に係る画像表示装置の回路構成図である。図25に図示するように、映像データを演算回路203で演算することにより、電流あるいは電流データを求めてもよい。
発光素子15に流れる電流と、発光素子15の発光輝度は比例の関係にある。発光素子15に流れる電流は、駆動用トランジスタ11a(画素16)に印加する映像信号の大きさ(階調)により決定される。したがって、映像信号から発光素子15に流れる電流を想定でき、また、発光素子15は表示画面20にマトリックス状に配置されていることから、表示画面20に印加する映像信号を処理すれば、表示画面20に流れる電流あるいは電流変化を求める(想定する)ことができる。
本実施の形態では、ソースドライバ回路14のガンマ回路(図示せず)をリニアガンマ回路としている。したがって、映像信号から発光素子15に流す電流を容易に演算により求める(想定する)ことができる。
発光素子15は、赤(R)、緑(G)、青(B)で発光効率が異なる。したがって、表示画面20に流れる電流を求めるためには、RGBで重みづけ処理を行う必要がある。映像データ(赤はRDATA、緑はGDATA、青はBDATA)は、重みづけされる。重みづけは、発光素子15はRGBで発光効率が異なるため、単純な映像データの加算では、表示画面20の消費電力(消費電流:流れる電流)を予測あるいは推定することができないからである。
なお、入力データはRGBデータ(赤はRDATA、緑はGDATA、青はBDATA)としているがこれに限定するものではない。YUV(輝度データと色度データ)であってもよい。YUVの場合は、Y(輝度)データあるいはYデータとUV(色度)データに直接にあるいは、色度に対する発光効率を考慮して輝度データなどに変換して重みづけ処理を行う。
たとえば、RDATAには、定数A1が乗算される。GDATAには、定数A2が乗算される。BDATAには、定数A3が乗算される。乗算されたデータは総和回路(SUM)(図示せず)で表示画面の電流データ(もしくは類似するデータ)が求められる。
定数A1、A2、A3は、コントローラ回路(図示せず)によりコマンドで書き換えできるように構成することが好ましいことは言うまでもない。もちろん、ユーザーが手動で書き変えできるように構成してもよいことは言うまでもない。
演算回路203は、映像信号などから電流あるいは電流データを求め、演算回路203は、遅延時間あるいは遅延データを演算する。演算回路203で求められた遅延時間あるいは遅延データは、ソースドライバ回路14に送られ、ソースドライバ回路14は、映像信号の設定された遅延時間でソース信号線18に出力する。
図23の実施の形態は、駆動用トランジスタ11aがNチャンネルトランジスタで、Vsig1が低電圧であり、Vsig2が高電圧で、ソース信号線18の電位が、Vsig1からVsig2に変化させた場合である。
[1−8.第2の変形例の遅延回路による駆動]
図26は、実施の形態の変形例に係る画像表示装置におけるカソード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。図26の実施の形態は、駆動用トランジスタ11aがNチャンネルトランジスタで、Vsig2が高電圧であり、Vsig1が低電圧で、ソース信号線18の電位が、Vsig2からVsig1に変化させた場合である(図26の(a2)及び(b2))。つまり、映像信号電圧が、高電位から低電位に変化する。
図26の(a3)及び(b3)は、カソード電圧201a変化を図示している。図26の(a3)は、カソード電圧が上昇する場合を示している。図26の(b3)は、カソード電圧が降下する場合を示している。図22の画素構成で、カソード電圧が降下するのは、表示画面20に流れる電流が時間とともに減少する場合である。つまり、表示画面20から発生する光束量が減少する場合である。また、表示画面20の発光輝度が低下する場合である。かつ、ソース信号線18に印加する電圧が、低くなる場合である。たとえば、n画素目に書き込む電圧が、Vsig1で、1画素行前の(n−1)画素目にVsig2を印加した場合である。
図22の画素構成において、本開示は、図26の(a3)に図示するように、表示画面20の流れる電流が増加する方向(傾向)の場合は、遅延時間を短くする。表示画面20の流れる電流が増加する場合(カソード方向(傾向)の場合)は、カソード電流Isが増加し、カソード電圧が上昇する。カソード電圧の上昇は、駆動用トランジスタ11aのゲート端子電圧の上昇を引き起こす。映像信号電圧Vsig2からVsig1に低下する方向であるため、図26の(a2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を短くする(短縮する)。なお、遅延時間は、クロックCLKのカウント数で決定している場合は、クロックをカウントし、映像信号の送出するトリガまでのカウント数を小さくする。
本開示は、図26の(b3)に図示するように、表示画面20の流れる電流が減少する方向(傾向)の場合は、遅延時間を大きくする。表示画面20の流れる電流が減少する場合は、カソード電流Isが減少し、カソード電圧が降下する。カソード電圧の降下は、駆動用トランジスタ11aのゲート端子電圧の降下を引き起こす。本開示は、図26の(b2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を大きくする。
図23と図26との相違点は、映像信号電圧の変化あるいは方向を考慮して遅延時間を設定あるいは調整あるいは制御した点である。
図27は、実施の形態に係る画像表示装置の電流変化と遅延時間との関係を表すグラフである。図27は、図23及び図26の関係を図示している。図27において、右側は、図23のマルチディレイ状態を示している。左側は、図26のマルチディレイ状態を示している。右側は、映像信号が正方向変化の場合であり、左側は、映像信号が負方向変化の場合である。また、映像信号正方向変化、映像信号負方向変化の場合とも、+は電流変化(データ変化)が増加する方向を示している。−は電流変化(データ変化)が減少する方向を示している。
電流変化が+方向(増加)になるほど、遅延時間は小さくする。電流変化が−方向(減少)になるほど、遅延時間は小さくする。ただし、電流変化が−方向に一定以下の場合、電流変化が+方向に一定以上の場合は、遅延時間は一定値としている。
たとえば、図27の実線において、映像信号正方向変化の場合は、電流変化あるいは電流の大きさが、Ia1以下の場合は、遅延時間はa1とし、電流変化あるいは電流の大きさが、Ia2以上の場合は、遅延時間はa2としている。映像信号負方向変化の場合は、電流変化あるいは電流の大きさが、Ib1以下の場合は、遅延時間はa2とし、電流変化あるいは電流の大きさが、Ib2以上の場合は、遅延時間はa1としている。
映像信号正方向変化の場合で、電流変化あるいは電流の大きさが、Ia1以上Ia2以下の場合は、遅延時間は、電流変化あるいは電流の大きさが大きくなるに従い、線形的に遅延時間(マルチディレイ)が増大させる。映像信号負方向変化の場合で、電流変化あるいは電流の大きさが、Ib1以上Ib2以下の場合は、遅延時間は、電流変化あるいは電流の大きさが大きくなるに従い、線形的に遅延時間(マルチディレイ)が減少させる。
図27の点線、一点鎖線は、パネル温度による遅延時間を変化させたものである。パネル温度が高い場合は、実線から一点鎖線の方向に遅延時間に変化させる。パネル温度が低い場合は、実線から点線の方向に遅延時間に変化させる。
図27の実施の形態は、画素構成、トランジスタ特性、パネルの時定数を考慮し、実験等により制御方式を決定する。したがって、画素構成、トランジスタ特性により遅延時間の減少、増加方向は異なることは言うまでもない。また、パネル温度、トランジスタ特性、パネルの時定数により、遅延時間の制御線の傾きは異なることは言うまでもない。
以上のように、本開示は、カソード電圧とアノード電圧のうち、少なくも一方の電圧の変化と考慮し、映像信号の遅延時間を設定あるいは調整もしくは制御するものである。また、映像信号の変化方向を考慮して映像信号の遅延時間を設定等するものである。
なお、遅延時間は、表示画面20で画素行の位置により調整する。ソースドライバ回路14の接続位置に近い画素行(表示画面20の上辺または下辺)は、遅延時間を短くし、ソースドライバ回路14の接続位置から遠い画素行(表示画面20の中央部)は、遅延時間を短くする。また、ゲート信号線17の時定数もあるため、遅延時間は、ゲートドライバ回路12aの配置も考慮する必要がある。ゲートドライバ回路12aの接続位置に近い表示画面20の画素は、相対的に遅延時間を短くする。
ゲートドライバ回路12aがドライブするゲート信号線17には、容量負荷及び抵抗負荷があるため、時定数がある。したがって、表示画面20の端で、ゲートドライバ回路12aが接続されたゲート信号線17の振幅波形には、スルーレートが高く(鈍りが小さく)、表示画面20の中央のゲート信号線17の振幅波形には、スルーレートが低い(波形が鈍っている)。そのため、ソースドライバ回路14は、表示画面20の端(ゲート信号線17とゲートドライバ回路12aが接続された近傍)では、遅延時間を小さく設定し、表示画面の中央(ゲートドライバ回路12aからの距離が離れた位置)では、遅延時間を相対的に大きくする。本開示は、表示画面20の位置に対応するため、ソースドライバ回路14の遅延時間は、各ソースドライバ回路14に実装位置に対応して設定できるように構成しており、また、1つのソースドライバ回路14も複数のブロックに分割し、各ブロックで遅延時間を設定できるように構成している。
本開示は、上述のように、ソースドライバ回路14に遅延回路204を構成し、ゲートドライバ回路12aと同期をとり、また、表示画面20の位置に対応させて遅延時間を設定することにより、良好な画像表示を実現できる。
[1−9.第3の変形例の回路構成及び回路動作]
図28は、実施の形態の第3の変形実施の形態に係る画像表示装置の回路構成図である。以下、図29〜図33を用いて、図28の画素構成の動作を説明する。
[1−9−1.非発光期間]
図28の画素回路において、第1のスイッチ用トランジスタ11dがオン状態のとき、発光素子15にアノード電圧Vddから電流が供給され、発光素子15が発光状態にある(発光期間)。アノード電圧Vddから駆動トランジスタ11aを通して発光素子15に駆動電流(ドレイン・ソース間電流)Idが供給されるため、発光素子15が駆動電流Idに応じた輝度で発光する。また、図28の画素回路において、第1のスイッチ用トランジスタ11dをオフ状態にすることにより、発光素子15に流れる電流が遮断され、発光素子15の発光が停止する(非発光)。
[1−9−2.オフセットキャンセル補正準備期間]
図29は、実施の形態の第3の変形例に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。オフセットキャンセル補正の準備期間では、第2のスイッチ用トランジスタ11bがオンし、ソース信号線に印加されたリファレンス電圧Vrefが駆動用トランジスタ11aのゲート端子に印加される。リファレンス電圧Vrefはソースドライバ回路14が出力する。
また、第3のスイッチ用トランジスタ11cがオンし、イニシャル電圧Viniが発光素子15のアノード端子に印加される。駆動用トランジスタ11aのゲート電位Vgがリファレンス電圧Vrefになる。また、駆動用トランジスタ11aのソース電位Vsは、リファレンス電圧Vrefよりも十分に低いイニシャル電圧Viniに設定される。このように、駆動用トランジスタ11aのゲート電位Vgをリファレンス電圧Vref、ソース電位Vsを低電位Viniにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
[1−9−3.オフセットキャンセル補正期間]
図30は、実施の形態の第3の変形例に係る画素回路のオフセットキャンセル補正期間を表す回路図である。 図30に示すように、ゲート信号線17b(GE)に選択電圧(オン電圧)が印加され、第1のスイッチ用トランジスタ11dがオンすると、駆動用トランジスタ11aのドレイン端子にアノード電圧Vddが印加される。すると、駆動用トランジスタ11aのソース電位Vsが上昇を開始する。やがて、駆動用トランジスタ11aのゲート−ソース間電圧Vgsが当該駆動用トランジスタ11aのオフセットキャンセル電圧Vthになり、当該オフセットキャンセル電圧Vthに相当する電圧がコンデンサ19に書き込まれる。
なお、オフセットキャンセル補正期間において、電流が専らコンデンサ19側に流れ、発光素子15側には流れないようにするために、発光素子15がカットオフ状態となるようにカソード電極のカソード電圧Vssを設定しておく。
[1−9−4.書き込み期間]
図31は、実施の形態の第3の変形例に係る画素回路の書き込み期間を表す回路図である。 図31に示すように、ソース信号線18にソースドライバ回路14から映像信号電圧Vsigが印加される。ゲート信号線17aに選択電圧が印加されることにより、第2のスイッチ用トランジスタ11bが導通状態になって映像信号電圧Vsigが、画素16の駆動用トランジスタ11aのゲート端子に印加される。このとき、発光素子15はカットオフ状態(ハイインピーダンス状態)にあるために、コンデンサ(Celと呼ぶ)とみなすことができる。したがって、駆動用トランジスタ11aのゲート端子に印加された映像信号電圧Vsigは、コンデンサ19(Cs)とEL容量(Cel)とで分圧されて、駆動用トランジスタ11aのゲート−ソース端子間に印加される。コンデンサ19(Cs)に比較してEL容量(Cel)は、小さいため、映像信号電圧Vsigの多くが、駆動用トランジスタ11aのゲート−ソース端子間に印加される。
なお、本発明の実施の形態において、発光素子15を容量Celとして利用するとしたが、これに限定するものではない。発光素子15に並列に、別途コンデンサを形成してもよいことは言うまでもない。
[1−9−5.発光期間]
図32は、実施の形態の第3の変形例に係る画素回路の発光期間を表す回路図である。
図32に示すように、第1のスイッチ用トランジスタ11dがオンすることにより、駆動用トランジスタ11aのドレイン端子にアノード電圧Vddが印加される。アノード電圧Vddの印加により、電流Idが流れ始める。電流Idの大きさに比例して、発光素子15が発光する。
なお、図28の画素構成は、他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
つまり、図28の画素構成においても、図2の画素構成を例示して説明した本変形例の駆動方法を適用できることは言うまでもない。また、図28の画素構成のパネルを用いて本変形例の特徴ある画像表示装置を構成できることは言うまでもない。また、図22、図23、図24及び図26の駆動方式、構成あるいは画像表示装置を実施あるいは実現できることは言うまでもない。したがって、説明を省略する。以上の事項は、図33の画素構成においても同様である。
以上の実施の形態及びその変形例は、他の実施の形態にも適用できることは言うまでもない。また、実施の形態どうしを適宜組み合わせることができることも言うまでもない。たとえば、図38、図19及び図10などで説明した事項は相互に組み合わせることができる。また、以上のゲートドライバ回路18は、図2、図22及び図33の画素構成、図11及び図22の駆動方式と適宜組み合わせることができる。
[1−10.第4の変形例の回路構成及び遅延動作]
図33は、実施の形態の第4の変形例に係る画像表示装置における画素回路の例を示した図である。ゲート信号線17a(Ga)は、スイッチ用トランジスタ11eのゲート端子に接続され、スイッチ用トランジスタ11eをオンオフ制御する。ゲート信号線17b(Gb)は、スイッチ用トランジスタ11bのゲート端子に接続され、スイッチ用トランジスタ11bをオンオフ制御する。ゲート信号線17c(Gc)は、スイッチ用トランジスタ11cのゲート端子に接続され、スイッチ用トランジスタ11cをオンオフ制御する。ゲート信号線17a(Gd)は、スイッチ用トランジスタ11dのゲート端子に接続され、スイッチ用トランジスタ11dをオンオフ制御する。
図33の画素構成では、ゲート信号線17a、17bにゲートドライバ回路12a及び12bが接続され、両側駆動が実施される。ゲート信号線17c及び17dには、ゲートドライバ回路12aのみが接続され、片側駆動が実施される。
図33において、Pチャンネルの駆動用トランジスタ11aのドレイン端子に、スイッチ用トランジスタ11dのソース端子が接続され、スイッチ用トランジスタ11dのドレイン端子に発光素子15のアノード端子が接続されている。また、発光素子15のカソード端子には、カソード電圧Vssが印加されている。駆動用トランジスタ11aのソース端子には、アノード電圧Vddが印加されている。
ゲート信号線11dにオン電圧が印加されると、スイッチ用トランジスタ11dがオンし、駆動用トランジスタ11aからの発光電流が発光素子15に供給される。発光素子15は、発光電流の大きさに基づき発光する。
駆動用トランジスタ11aのゲート端子とドレイン端子との間には、スイッチ用トランジスタ11bのソース端子とドレイン端子とが接続され、ゲート信号線17cにオン電圧が印加されることにより、駆動用トランジスタ11aのゲート端子とドレイン端子との間を短絡(接続)する。
駆動用トランジスタ11aのゲート端子には、コンデンサ19bの1端子が接続され、コンデンサの他の端子は、スイッチ用トランジスタ11cのドレイン端子と接続されている。スイッチ用トランジスタ11cのソース端子は、ソース信号線18と接続されている。
ゲート信号線17bのオン電圧が印加されると、スイッチ用トランジスタ11cがオンして、ソース信号線18に印加された映像信号(電圧、電流)Vsが、画素16に印加される。なお、本実施の形態において、映像信号は、映像信号電圧としているが、映像信号電流であってもよい。
コンデンサ19aの一端子は、トランジスタ11bのドレイン端子と接続され、他方の端子は、アノード電極と接続され、アノード電圧Vddが印加される。
なお、コンデンサ19aの他方の端子は、アノード電極と接続され、アノード電圧Vddが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。
トランジスタ11dのソース端子は、アノード電極と接続され、アノード電圧Vddが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。つまり、コンデンサ19aの他の端子と、トランジスタ11aのソース端子は、異なる電位の端子と接続してもよい。
一例として、トランジスタ11aのソース端子は、アノード電圧Vddが印加された電極または配線と接続し、コンデンサ11eの一方の端子を、直流電圧Vb=5(V)の電圧が印加された電極または配線と接続する構成が例示される。
トランジスタ11eのドレイン端子は、トランジスタ11bのドレイン端子と接続され、トランジスタ11eのソース端子は、リセット電圧Vaが印加された電極あるいは信号線と接続されている。ゲート信号線17aにオン電圧が印加されることにより、トランジスタ11eがオンし、リセット電圧Vaがコンデンサ19aに印加される。
トランジスタ11c、トランジスタ11eはPチャンネルにし、LDD構造を採用する。また、このトランジスタ11c及び11eは、少なくともダブルゲート(ディアルゲート)以上にする。このましくは、トリプルゲート以上にする。つまり、複数のトランジスタのゲートが直列に接続した構造を採用する。LDD構造、マルチゲート(ディアルゲート、トリプルゲート、あるいはそれ以上のゲート数)を採用することにより、トランジスタ11c及び11eのオフ特性を良好にできる。トランジスタ11c及び11eのオフ特性を良好にしないと、コンデンサ19の電荷の良好な保持ができなくなる。
なお、トランジスタ11c及び11e以外のトランジスタもPチャンネルを採用し、LDD構造を採用することが好ましい。また、必要に応じて、トランジスタはマルチゲート構造とする。
トランジスタのマルチゲート(ディアルゲート以上)を用いることにより、また、LDD構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
図33の画素構成では、駆動用トランジスタ11aは、Pチャンネルトランジスタである。
図34は、実施の形態の第4の変形例に係る画像表示装置における画素回路の例を示した図である。図34で図示しているように、アノード電圧電源とコンデンサ19aの一端子が接続され、コンデンサ19aの他の端子は、コンデンサ19bを介して、駆動用トランジスタ11aのゲート端子と電気的に接続されている。したがって、アノード電流Idが流れると、アノード配線抵抗Rdなどによりアノード電圧が変化する。アノード電圧の変化は、コンデンサ19a及び19bによって駆動用トランジスタ11aのゲート端子電圧を変化させる。
図33及び図34の画素構成は、アノード電圧の変化が、映像信号に影響を与えやすい。つまり、表示画面20に流れる電流が増加/減少すると、アノード電圧が上昇/降下する。アノード電圧の上昇/降下により、駆動用トランジスタ11aのゲート端子電圧が上昇/降下する。
スイッチ用トランジスタ11bは、ソースドライバ回路14が出力する映像信号を画素16の駆動用トランジスタ11aのゲート端子に印加する。駆動用トランジスタ11aは、印加された映像信号に基づき、電圧−電流変換して、発光素子15に映像信号に基づく発光電流を供給する。
図33の画素構成においても、図22で説明した実施の形態と同様に、駆動用トランジスタ11aのゲート端子は、映像信号を保持し、保持した映像信号により、発光素子15に電流を供給するものである。したがって、駆動用トランジスタ11aのゲート端子の電位変化は、スイッチ用トランジスタ11bで画素16に書き込んだ映像信号を変化させることになる。
以上のことから、図33の画素構成の場合は、表示画面の発光輝度により、表示画面20のアノード電圧は変化する。アノード電圧に変化は、発光素子15に供給する電流を変化させてしまうという課題が発生する。
図24は、実施の形態の第4の変形例に係る画像表示装置におけるアノード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。ソースドライバ回路14、遅延回路(マルチディレイ回路)の構成、動作などは、図22などで説明しているので説明を省略する。
図24の(a1)及び(b1)は、ゲート信号線17a(GS)の電圧波形である。ゲート電圧は、選択電圧(オン電圧:Von)と非選択電圧(オフ電圧:Voff)があり、オン電圧またはオフ電圧がゲート信号線17に印加される。
ソースドライバ回路14からソース信号線18に出力される映像電圧信号は、遅延回路204によりタイミングを制御して出力される。つまり、図24の(a2)及び(b2)の電圧波形(画素16に書き込まれる電圧波形)は、遅延回路204でタイミング制御されて画素16に印加する。タイミング制御は、ゲート信号線17電圧波形のVoffからVonに変化時刻(t1)に同期して実施される。
ソードドライバ回路14とゲートドライバ回路12aはクロックCLKに同期して動作制御が実施される。したがって、ゲート信号線17電圧波形のVonからVoffに変化時刻(t2)に同期して実施されるともいえる。
図24の(a3)及び(b3)は、アノード電圧変化を図示している。図24の(a3)は、アノード電圧が上昇する場合を示している。図34の画素構成で、アノード電圧が上昇するのは、表示画面20に流れる電流が時間とともに減少する場合である。つまり、表示画面20から発生する光束量が低下する場合である。また、表示画面20の発光輝度が低くなる場合である。
図24の(b3)は、アノード電圧が降下する場合を示している。図33及び図34の画素構成で、アノード電圧が降下するのは、表示画面20に流れる電流が時間とともに増加する場合である。つまり、表示画面20から発生する光束量が増加する場合である。また、表示画面20の発光輝度が高くなる場合である。
図24の(a3)は、アノード電圧が上昇する場合を示すが、アノード電圧の電圧波形が変化すると、コンデンサ19a及び19bを介して駆動用トランジスタ11aのゲート端子電圧も変化する。したがって、図24の(a3)に図示するように、アノード電圧が上昇すると、駆動用トランジスタ11aのゲート端子電圧も上昇する(ゲート端子電圧は時刻t1よりも時刻t2の方が高い)。したがって、駆動用トランジスタ11aに書き込む映像信号は、アノード電圧変化による上昇分だけ低くする必要がある。
図33及び図34の画素構成において、本開示は、図24の(a3)に図示するように、表示画面20の流れる電流が低下する方向(傾向)の場合は、遅延時間を大きくする。表示画面20の流れる電流が低下する場合は、アノード電流Isが減少し、アノード電圧が上昇する。アノード電圧の上昇は、駆動用トランジスタ11aのゲート端子電圧の上昇を引き起こす。本開示は、図24の(a2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を大きくする(なお、時刻t1を遅延時間0としている)。
本開示は、図24の(b3)に図示するように、表示画面20の流れる電流が増加する方向(傾向)の場合は、遅延時間を小さくする。表示画面20の流れる電流が増加する場合は、アノード電流Isが増加し、アノード電圧が低下する。アノード電圧の降下は、駆動用トランジスタ11aのゲート端子電圧の降下を引き起こす。本開示は、図24の(b2)に図示するように、ソースドライバ回路14から出力する映像信号の遅延時間を小さくする。他の構成、動作は図22及び図25などで説明しているので説明を省略する。
つまり、図33及び図34の画素構成においても、図2の画素構成を例示して説明した本実施の形態の駆動方法を適用できることは言うまでもない。また、図33の画素構成のパネルを用いて本開示の特徴ある画像表示装置を構成できることは言うまでもない。また、図22、図23、図24及び図26の駆動方式、構成あるいは画像表示装置を実施あるいは実現できることは言うまでもない。したがって、説明を省略する。以上の事項は、図33の画素構成においても同様である。
[1−11.その他]
以上の実施の形態は、他の実施の形態にも適用できることは言うまでもない。また、実施の形態どうしを適宜組み合わせることができることも言うまでもない。たとえば、図38、図19及び図10などで説明した事項は相互に組み合わせることができる。また、以上のゲートドライバ回路18は、図2、図22及び図33の画素構成、図11及び図22の駆動方式と適宜組み合わせることができる。
なお、本実施の形態において、両側駆動とは、表示画面20の左右に配置された2つのゲートドライバ回路12a及び12bで駆動するとしたが、これに限定するものではない。両側駆動とは、2つのゲートドライバ回路で駆動するものであれば該当する。たとえば、ゲート信号線17の片側に2つのゲートドライバ回路を接続または配置し、駆動する方式も該当する。
つまり、両側駆動とは、1つのゲート信号線17を複数のゲートドライバ回路で駆動する方式である。また、ゲート信号線17は、ゲートドライバ回路で駆動するとして説明をするが、これに限定するものではない。たとえば、ポリシリコン技術でアレイ基板に直接にゲートドライバ回路を形成または配置し、このゲートドライバ回路でゲート信号線17を駆動する構成も該当する。
本実施の形態は、主として、画素16に映像信号電圧を印加する方式(プログラム電圧方式)を例示して説明した。しかし、本実施の形態は、これに限定するものではない。画素16に映像信号電流を印加する方式(プログラム電流方式)であってもよい。また、PWM駆動のように、画素16を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。
一例として、PWM駆動とは、所定の電圧値をトランジスタ11bで画素16に印加し、階調に対応するビット数を、トランジスタ11dをオンオフさせて、階調表示する方式が例示される。
また、トランジスタ11dをオンオフ制御し、表示画面20に帯状の黒表示(非表示)を発生させ、表示画面20に流れる電流量を制御する。
また、表示画面20に流れる電流の大きさに基づいて、アノード電圧Vddを可変できるように構成することもできる。表示画面20に流れる電流が所定値よりも大きい場合は、アノード電圧Vddを低下させてパネルの消費電力を抑制する。表示画面20に流れる電流が所定値よりも小さい場合は、アノード電圧Vddを高くあるいは、所定の電圧を保持させて各画素16の発光素子15に規定の電流を流れるように制御する。
本実施の形態に係る画像表示装置では、画素16位置に対応して、赤(R)、緑(G)、青(B)からなるカラーフィルターを形成することができる。なお、カラーフィルターは、RGBに限定されものではない、シアン(C)、マゼンダ(M)、イエロー(Y)色の画素を形成してもよい。また、白(W)の画素を形成してもよい。つまり、表示画面20にR、G、B、W画素をマトリックス状に配置する。
画素はRGBの3画素で正方形の形状となるように作製することができる。したがって、R、G、Bの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてアニールすることにより、1画素内ではトランジスタの特性バラツキが発生しないようにすることができる。
なお、R、G、Bの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各RGBの発光素子15に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、RGBの発光素子15の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。
また、必要に応じて、白(W)の画素を形成する。つまり、画素は、R、G、B、Wから構成される。R、G、B、Wに構成することにより、高輝度化が可能となる。また、R、G、B、Gとする構成も例示される。
本発明の実施の形態では、RGBの3原色に加えて、W(白)の画素16Wを有することもできる。画素16Wを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。
表示装置のカラー化は、マスク蒸着により行うが、本発明の実施の態様はこれに限定するものではない。たとえば、青色発光のEL層を形成し、発光する青色光を、R、G、Bの色変換層(CCM:カラーチェンジミディアムズ)でR、G、B光に変換してもよい。
なお、表示装置の光出射面には、円偏光板(円偏光フィルム)(図示せず)を配置することができる。偏光板と位相フィルムを一体したものは円偏光板(円偏光フィルム)と呼ばれる。
以上の実施の形態は、本発明の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
上記実施の形態の各々の図で述べた内容(一部でもよい)を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。
そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
[1−12.画像表示装置の応用例]
図35は、実施の形態に係る画像表示装置を用いたディスプレイの概観図である。 図35に示されたディスプレイは、筐体312と、保持台313と、本開示の画像表示装置(EL表示パネル)311とを含む。図35に示すディスプレイは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、図35に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
図36は、実施の形態に係る画像表示装置を用いたカメラの概観図である。図36に示されたカメラは、シャッター321と、ビューファインダ322と、カーソル323とを含む。図36に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図36示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図37は、実施の形態に係る画像表示装置を用いたコンピュータの概観図である。図37に示されたコンピュータは、キーボード331と、タッチパッド332とを含む。図37に示すコンピュータは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、図37に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
かかる電子機器の表示部に、上記実施の形態で説明した画像表示装置(表示パネル)もしくは駆動方式を用いた構成とすることで、上述の図35〜図37の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。
上記実施の形態及びその変形例は、他の実施の形態と適宜組み合わせて実施することが可能である。
たとえば、図37のノート型パーソナルコンピュータの画像表示装置311として、本実施の形態で図示した、あるいは説明した画像表示装置(表示パネル)を採用し、また、情報機器を構成することができることは言うまでもない。
なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。たとえば、図23、図27、図24及び図26の遅延時間の設定あるいは制御あるいは駆動方式は、他の表示パネル/画像表示装置にも適用できることは言うまでもない。また、図22及び図25などで説明した遅延時間の算出あるは求める方式も他の表示パネル/画像表示装置に適用できることは言うまでもない。また、図16、図10及び図19などで説明したドライバ構成あるいは駆動方法についても、他の表示パネル/画像表示装置に適用できることは言うまでもない。以上のように、本明細書で記載した事項は、EL素子を用いた画像表示装置のみに限定されるものではない。たとえば、液晶表示デバイス、FED(フィールドエミッションディスプレイ)、SED(キャノンと東芝が開発したディスプレイ)などの他のディスプレイにも適用できることは言うまでもない。
また、各図面等で説明した内容は特に断りがなくとも、他の実施の形態と組み合わせることができる。たとえば、図2、図28及び図33の実施の形態に係る画像表示装置にタッチパネルなどを付加し、図25、図27及び図24に図示する情報表示装置などを構成することができる。
本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。