JP6332783B2 - Image display device - Google Patents
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Description
本開示は、画像表示装置に関し、特に、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ：以下、ＥＬ、またはＯＬＥＤと呼ぶことがある。）素子などを有し、立体映像の表示、４Ｋ２Ｋパネルのような多画素の表示に適する画像表示装置に関するものである。 The present disclosure relates to an image display device, and particularly includes an organic electro-luminescence (hereinafter also referred to as EL or OLED) element, and a stereoscopic image display such as a 4K2K panel. The present invention relates to an image display device suitable for displaying pixels.
従来、立体映像を表示させるために各種の方式が検討されている。その一例として、立体映像を視認するための視差に対応した一方の眼用の画像情報及び他方の眼用の画像情報を画像表示装置に交互に表示し、電子シャッター付メガネのシャッターを切替えることにより立体映像を生成する方式がある（例えば、特許文献１を参照）。 Conventionally, various methods have been studied for displaying stereoscopic images. As an example, the image information for one eye and the image information for the other eye corresponding to the parallax for visually recognizing a stereoscopic image are alternately displayed on the image display device, and the shutter of the glasses with the electronic shutter is switched. There is a method for generating a stereoscopic video (see, for example, Patent Document 1).
この方式では、立体映像（３Ｄ）の一画面の映像信号は、一方の眼用の画像情報が設定された第１フレームと他方の眼用の画像情報が設定された第２フレームとに分離される。そして、表示部に次の書き換え信号が入力されるまで前の画像の輝度が保持されるホールド型の表示方法により、第１フレームの画像情報と第２フレームの画像情報が交互に表示部に表示される。視聴者は、第１フレーム及び第２フレームに同期して左右のシャッターの開閉を行う電子シャッター付メガネを介して一画面分の立体映像を認識できる。 In this method, a one-screen video signal of stereoscopic video (3D) is separated into a first frame in which image information for one eye is set and a second frame in which image information for the other eye is set. The Then, the image information of the first frame and the image information of the second frame are alternately displayed on the display unit by a hold type display method in which the luminance of the previous image is held until the next rewrite signal is input to the display unit. Is done. The viewer can recognize a stereoscopic image for one screen through glasses with electronic shutter that opens and closes the left and right shutters in synchronization with the first frame and the second frame.
また、第１フレームの映像信号の表示期間と第２フレームの映像信号の表示期間との間に黒表示期間を設けることで、視聴者が第１フレームの映像と第２フレームの映像を混同して認識しないように構成されている。 Further, by providing a black display period between the display period of the video signal of the first frame and the display period of the video signal of the second frame, the viewer confuses the video of the first frame with the video of the second frame. It is configured not to recognize.
立体映像（３Ｄ）の表示は、左目の映像と右目の映像を交互に表示し、右目と左目の映像で１画面が構成される。そのため、通常の表示（２Ｄ）に比較して、２倍の高速に画面を書き換える必要がある。したがって、見かけ上のフレームレートは一般的には２Ｄ表示の２倍以上となる。 In the stereoscopic image (3D) display, the left-eye image and the right-eye image are alternately displayed, and one screen is constituted by the right-eye image and the left-eye image. Therefore, it is necessary to rewrite the screen twice as fast as the normal display (2D). Therefore, the apparent frame rate is generally at least twice that of 2D display.
本開示は、１画素行の選択期間（一水平走査期間）が短くとも、十分に目的の映像信号を画素行に書き込むことでき、また、電源変動の影響を受けず高画質な映像表示を実現できる画像表示装置を提供する。 The present disclosure can sufficiently write a target video signal to a pixel row even if the selection period (one horizontal scanning period) of one pixel row is short, and realizes high-quality video display without being affected by power supply fluctuations. Provided is an image display device that can be used.
本開示の一態様に係る画像表示装置は、複数の画素がマトリックス状に配置された表示画面を有するアクティブマトリックス型表示装置であって、前記複数の画素に印加する映像信号を出力するソースドライバ回路と、前記ソースドライバ回路が出力する前記映像信号を伝達するソース信号線と、ゲートドライバ回路と、カソード電圧とアノード電圧のうち、少なくとも一方を発生する電圧発生回路とを具備し、前記ソースドライバ回路は、前記ゲートドライバ回路の動作クロックを基準として、前記映像信号の出力タイミングを制御する遅延回路を有し、前記遅延回路は、前記電圧発生回路が出力する電流の大きさ、前記電圧発生回路が前記表示画面に印加する電圧の大きさ及び電圧の変化率のうち少なくとも１つに基づき、前記出力タイミングを変更することを特徴とする。 An image display device according to an aspect of the present disclosure is an active matrix display device having a display screen in which a plurality of pixels are arranged in a matrix, and a source driver circuit that outputs a video signal applied to the plurality of pixels A source signal line for transmitting the video signal output from the source driver circuit, a gate driver circuit, and a voltage generation circuit for generating at least one of a cathode voltage and an anode voltage. Includes a delay circuit that controls the output timing of the video signal with reference to the operation clock of the gate driver circuit, and the delay circuit includes a magnitude of a current output from the voltage generation circuit, and the voltage generation circuit includes: The output type is based on at least one of a magnitude of a voltage applied to the display screen and a voltage change rate. And changes the ring.
本開示によれば、３Ｄ映像表示装置のようにフレームレートが高い画像表示装置、また、ハイビジョンあるいは４Ｋ２Ｋ画素を有する表示パネルのように、１水平走査期間（１画素行を選択する時間）が短い表示装置であっても、良好に映像表示することができる。 According to the present disclosure, one horizontal scanning period (time for selecting one pixel row) is short as in an image display device having a high frame rate, such as a 3D video display device, or a display panel having high-definition or 4K2K pixels. Even a display device can display images favorably.
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した画像表示装置に関し、以下の問題が生じることを見出した。
(Knowledge that became the basis of the present invention)
The present inventor has found that the following problems occur with respect to the image display apparatus described in the “Background Art” column.
特許文献１に記載された従来の画像表示装置では、全面同時発光、同時消光することにより、高速に表示画面を書き換える必要がある。そのため、１画素行の選択期間（一水平走査期間）が短く、各画素行に十分に映像信号を書き込むことができない。
In the conventional image display device described in
また、画面の表示状態に基づいて、表示画面に流れる電流変化し、電流の変化に伴って、電源電圧が変化し、映像信号に電源変動の影響が発生する。そのため、表示画像にクロストークが発生する、また、所望の階調表示からずれて表示されるという問題が生じる。 Further, the current flowing through the display screen changes based on the display state of the screen, the power supply voltage changes with the change of the current, and the video signal is affected by the power supply fluctuation. Therefore, there arises a problem that the crosstalk occurs in the display image and that the display is shifted from the desired gradation display.
図３８は、特許文献１に記載の画像表示装置における画像表示の走査タイミングの一例を示す図であり、（ａ）は走査タイミングを示しており、（ｂ）はシャッター付き眼鏡の右眼用シャッターのタイミングを示しており、（ｃ）はシャッター付き眼鏡の左眼用シャッターのタイミングを示している。
38A and 38B are diagrams illustrating an example of scanning timing of image display in the image display device described in
なお、図３８の（ａ）において、第１ラインを表示画面上とし、第１０８０ライン（フルハイビジョンを想定し、表示パネルの画素行数を１０８０画素行としている）を画面下とする。１２１０は、表示パネル（図示せず）に映像信号を書き込んでいる画素行位置（書き込み走査位置）を示している。１２２０は、表示画面の点灯（発光）、非点灯（発光停止）を切り替える時刻（タイミング）を示している。
In FIG. 38A, the first line is on the display screen, and the 1080th line (full high-definition is assumed and the number of pixel rows on the display panel is 1080 pixel rows) is on the screen bottom.
特許文献１に記載されている画像表示装置では、図３８の（ｂ）及び（ｃ）に示すように、第１の時刻ｔ１にシャッター付き眼鏡のシャッター切り替えが開始され、図３８の（ａ）に示すように、第１の時刻ｔ１から第３の時刻ｔ３にかけて全表示ラインに対する表示データの書き込み走査が行われる。また、第３の時刻ｔ３に、全表示ラインが同時に発光を開始する。また、第４の時刻ｔ４に、全表示ラインの発光が停止し、シャッター切り替えと表示データの書き込み走査が開始される。
In the image display device described in
このような信号制御により、特許文献１に記載されている画像表示装置は、最後に書き込み走査が完了する表示ライン（第１０８０ライン：画面下）の書き込み走査完了のタイミング（例えば、第３の時刻ｔ３及び第６の時刻ｔ６）に、全ての表示ラインで同時に発光を開始することができる。
By such signal control, the image display device described in
しかし、図３８に示す画像表示装置では、全面同時発光、同時消光することにより、一般的なゲートドライバにより、表示される画像を最大限明るくするための駆動を行っていた。そのため、全画面同時に発光する図３８に示す表示方法では、電源回路への負荷が大きくなるという問題が生じていた。また、全画面同時に発光するため、電源回路の電圧変動が大きく、表示画面に書き込む映像信号にノイズが乗るという問題があった。また、画像を書き換える期間（１フレーム期間）を高速で行う必要があるため、１画素行を選択する期間が短く、各画素行に十分な映像信号を印加することができないという課題があった。 However, in the image display device shown in FIG. 38, the entire gate is simultaneously lit and extinguished to drive the displayed image to the maximum brightness by a general gate driver. Therefore, the display method shown in FIG. 38 that emits light simultaneously on the entire screen has a problem of increasing the load on the power supply circuit. In addition, since all screens emit light simultaneously, there is a problem that the voltage fluctuation of the power supply circuit is large, and noise is added to the video signal written to the display screen. In addition, since it is necessary to perform an image rewriting period (one frame period) at a high speed, there is a problem that a period for selecting one pixel row is short and a sufficient video signal cannot be applied to each pixel row.
以上の問題は、３Ｄ表示の画像表示装置だけでなく、特に、３８４０ＲＧＢ×２１６０（４Ｋ２Ｋ）以上の画素数を有する画像表示装置でも発生する。１画素行を選択する時間が短時間となり、十分に画素行に映像信号などを書込みことができなくなるからである。特に、ソース信号線あるいはゲート信号線の寄生容量などにより、表示領域の中央部などで映像信号の書き込み不足が発生する。 The above problems occur not only in the 3D display image display device but also in the image display device having the number of pixels of 3840 RGB × 2160 (4K2K) or more. This is because the time for selecting one pixel row is short, and a video signal or the like cannot be sufficiently written to the pixel row. In particular, due to parasitic capacitance of the source signal line or the gate signal line, the video signal is insufficiently written at the center of the display area.
そこで、本発明者らは、表示画面に流れる電流（カソード電流）の増減傾向に基づいて画素行に印加される映像信号の遅延時間を調整することにより、画素に印加される映像信号の振幅を補正する画像表示装置を創作するに至った。 Therefore, the present inventors adjust the amplitude of the video signal applied to the pixel by adjusting the delay time of the video signal applied to the pixel row based on the increasing / decreasing tendency of the current (cathode current) flowing through the display screen. An image display device to be corrected has been created.
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。 Hereinafter, embodiments will be described in detail with reference to the drawings as appropriate. However, more detailed description than necessary may be omitted. For example, detailed descriptions of already well-known matters and repeated descriptions for substantially the same configuration may be omitted. This is to avoid the following description from becoming unnecessarily redundant and to facilitate understanding by those skilled in the art.
なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。 In addition, the inventors provide the accompanying drawings and the following description in order for those skilled in the art to fully understand the present disclosure, and these are intended to limit the subject matter described in the claims. is not.
（実施の形態）
以下、図面を参照しながら、実施の形態を説明する。
(Embodiment)
Hereinafter, embodiments will be described with reference to the drawings.
［１．構成］
［１−１．全体構成］
図１は、実施の形態に係る画像表示装置の電気的な構成を示したブロック図である。図１に示したように、本実施の形態に係る画像表示装置は、画素１６がマトリックス状に配置されて構成された表示画面２０と、表示画面２０の画素行ごとに配置されたゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄと、表示画面２０の画素列ごとに配置されたソース信号線１８と、表示画面２０の周辺回路である、ゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄを駆動するゲートドライバ回路（ゲートドライバＩＣ）１２ａ及び１２ｂと、映像信号をソース信号線１８に出力するソースドライバ回路（ソースドライバＩＣ）１４と、ゲートドライバ回路１２ａ及び１２ｂ及びソースドライバ回路１４などを制御する制御回路（図示せず）とを具備する。表示画面２０は、外部から画像表示装置へ入力された映像信号に基づいて画像を表示する。
[1. Constitution]
[1-1. overall structure]
FIG. 1 is a block diagram showing an electrical configuration of the image display apparatus according to the embodiment. As shown in FIG. 1, the image display apparatus according to the present embodiment includes a
ゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄは、ゲートドライバ回路１２ａ及び１２ｂの少なくとも一方に接続され、各画素行に属する画素１６に接続されている。ゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄは、各画素行に属する画素１６に信号電圧を書き込むタイミングを制御する機能や、画素１６に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。
The
ゲートドライバ回路１２ａ及び１２ｂは、ゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄの少なくともいずれかに接続されており、ゲート信号線１７ａ、１７ｂ、１７ｃ及び１７ｄに選択信号を出力することにより、画素１６の有するスイッチ用トランジスタ１１の導通（オン）及び非導通（オフ）を制御する機能を有する駆動回路である。
The
例えば、後述する図２の画素回路において、ゲート信号線１７ａにオン電圧が印加されると、第２のスイッチ用トランジスタ１１ｂがオンし、ソース信号線１８に印加された映像信号が画素１６に印加される。また、ゲートドライバ回路１２ａ及び１２ｂは、複数の走査・出力バッファ回路１０４を備えている。
For example, in the pixel circuit of FIG. 2 to be described later, when a turn-on voltage is applied to the
ゲートドライバ回路１２ａ及び１２ｂは、それぞれ、表示画面２０の左右に配置されている。
The
図１に示した実施の態様では、ゲート信号線１７ａ及び１７ｂの両端には、表示画面２０の左右に配置されたゲートドライバ回路１２ａ及び１２ｂが接続されている。ゲート信号線１７ｃ及び１７ｄの片側には、表示画面２０の左側に配置されたゲートドライバ回路１２ａが接続されている。ゲートドライバ回路１２ａ及び１２ｂは、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）（図示せず）に実装されている。特に、ゲート信号線１７ａ（ゲート信号線ＧＳ）は、両方のゲートドライバ回路１２ａ及び１２ｂに接続されているのがよい。
In the embodiment shown in FIG. 1,
ソース信号線１８は、表示画面２０の画素列ごと、すなわち画素列数分が設けられており、ソースドライバ回路１４に接続され、各画素列に属する画素１６に接続されている。
The
ソースドライバ回路１４は、ソース信号線１８の一端に接続されており、映像信号を出力して、ソース信号線１８を介して画素１６へ映像信号を供給あるいは印加する機能を有する駆動回路である。ソースドライバ回路１４は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）（図示せず）に実装されている。
The
なお、ＣＯＦにおいては、ＣＯＦの表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、ＣＯＦに実装されたドライバＩＣの表面に放熱板を配置または形成し、各ドライバ回路からの放熱を行うこともできる。また、ＣＯＦの裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。 The COF can be configured to absorb or absorb light by applying or forming a light-absorbing paint or material on the surface of the COF and attaching a sheet. In addition, a heat radiating plate may be disposed or formed on the surface of the driver IC mounted on the COF to radiate heat from each driver circuit. In addition, a heat radiating sheet and a heat radiating plate may be disposed or formed on the back surface of the COF to radiate heat generated by the driver circuit.
図示を省略した制御回路は、ゲートドライバ回路１２ａ及び１２ｂ、ソースドライバ回路１４の制御を行う機能を有する制御回路である。制御回路は、各発光素子１５の補正データなどが記憶されたメモリ（図示せず）を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバ回路１４へと出力するように構成することもできる。
The control circuit not shown is a control circuit having a function of controlling the
図１に示した画像表示装置では、オン電圧（Ｖｏｎ）は、複数種類が必要となる場合があり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる場合がある。その他、画素回路の構成に応じて、イニシャル電圧（Ｖｉｎｉ）、リファレンス電圧（Ｖｒｅｆ）などが必要である。 In the image display device illustrated in FIG. 1, a plurality of types of on-voltage (Von) may be required, and a plurality of voltages may be required as the off-voltage (Voff). In addition, an initial voltage (Vini), a reference voltage (Vref), and the like are required depending on the configuration of the pixel circuit.
［１−２．画素構成］
図２は、実施の形態に係る画像表示装置における画素回路の例を示した図である。図２に示した画素回路は、発光素子１５と、発光素子１５に駆動電流を供給するための駆動用トランジスタ１１ａと、第１のスイッチ用トランジスタ１１ｄと、第２のスイッチ用トランジスタ１１ｂと、第３のスイッチ用トランジスタ１１ｃと、第４のスイッチ用トランジスタ１１ｅと、コンデンサ１９とを備える。表示画面２０には、発光素子１５を有する画素がマトリックス状に配置されている。
[1-2. Pixel configuration]
FIG. 2 is a diagram illustrating an example of a pixel circuit in the image display device according to the embodiment. The pixel circuit shown in FIG. 2 includes a
駆動用トランジスタ１１ａは、ドレイン端子が第１のスイッチ用トランジスタ１１ｄを介して第１電源線であるアノード電圧Ｖｄｄに電気的に接続され、ソース端子が発光素子１５のアノード端子に電気的に接続された駆動素子である。駆動用トランジスタ１１ａは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子１５に供給する。駆動用トランジスタ１１ａは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
The driving
発光素子１５は、アノード端子が駆動用トランジスタ１１ａのソース端子に電気的に接続され、カソード端子が第２電源線であるカソード電圧Ｖｓｓに電気的に接続された発光素子である。発光素子１５は、駆動用トランジスタ１１ａにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。発光素子としては、例えば、有機ＥＬ素子が用いられる。
The
第１のスイッチ用トランジスタ１１ｄは、ゲート端子がゲート信号線１７ｂ（ゲート信号線ＧＥ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのドレイン端子に電気的に接続され、ドレイン端子が第１電源線であるアノード電圧Ｖｄｄに電気的に接続されたスイッチ用トランジスタである。ゲート信号線１７ｂ（ゲート信号線ＧＥ）にオン電圧が印加されると、第１のスイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光駆動電流が発光素子１５に供給される。なお、第１のスイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａのソース端子と発光素子１５のアノード端子との間に配置または形成されてもよい。
The
第２のスイッチ用トランジスタ１１ｂは、ゲート端子がゲート信号線１７ａ（ゲート信号線ＧＳ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子がソース信号線１８と電気的に接続されたスイッチ用トランジスタである。
In the
第３のスイッチ用トランジスタ１１ｃは、ゲート端子がゲート信号線１７ｄ（ゲート信号線ＧＩ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのソース端子と電気的に接続され、ドレイン端子にはイニシャル電圧（初期化電圧、Ｖｉｎｉ）が印加あるいは供給されるスイッチ用トランジスタである。第３のスイッチ用トランジスタ１１ｃは、イニシャル電圧（Ｖｉｎｉ）を駆動用トランジスタ１１ａのソース端子及びコンデンサ１９の一方電極に印加するタイミングを決定する機能を有する。
The
第４のスイッチ用トランジスタ１１ｅは、ゲート端子がゲート信号線１７ｃ（ゲート信号線ＧＲ）に電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子にはリファレンス電圧（参照電圧、Ｖｒｅｆ）が印加あるいは供給されるスイッチ用トランジスタである。第４のスイッチ用トランジスタ１１ｅは、リファレンス電圧（Ｖｒｅｆ）を駆動用トランジスタ１１ａのゲート端子に印加するタイミングを決定する機能を有する。
The
ここで、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、駆動用トランジスタと第１のトランジスタとの間に、第５のトランジスタが配置されていても、駆動用トランジスタと第１のトランジスタとは電気的に接続されている。なお、本明細書においては、接続を電気的に接続の意味として使用する場合がある。 Here, “electrically connected” means a state in which a voltage path and a current path are formed, or a state in which a path can be formed. For example, even if the fifth transistor is disposed between the driving transistor and the first transistor, the driving transistor and the first transistor are electrically connected. In this specification, connection may be used as an electrical connection meaning.
トランジスタ１１ａ〜１１ｅのチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子、ドレイン端子を、第１の端子、第２の端子などとしてもよい。
Since the channels of the
また、駆動用トランジスタ及びスイッチ用トランジスタを含むトランジスタは、薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）、リングダイオードなどでも構成することができる。 In addition, the transistor including the driving transistor and the switching transistor is described as a thin film transistor (TFT), but is not limited thereto. A thin film diode (TFD), a ring diode, or the like can also be used.
トランジスタ１１ａ〜１１ｅは、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。
Of course, the
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。 The transistor is not limited to a thin film element, and may be a transistor formed on a silicon wafer. For example, a transistor formed of a silicon wafer, peeled off and transferred to a glass substrate is exemplified. Further, a display panel in which a transistor chip is formed using a silicon wafer and a glass substrate is mounted by bonding is exemplified.
なお、トランジスタａ〜１１ｅは、ｎ型及びｐ型のトランジスタとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが好ましい。 In addition, it is preferable that the transistors a to 11e adopt an LDD (Lightly Doped Drain) structure for both n-type and p-type transistors.
また、トランジスタａ〜１１ｅは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ）、アモルファスシリコン（ＡＳ：Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）で形成したもののうち、いずれでもよい。 In addition, the transistors a to 11e include high-temperature polysilicon (HTPS), low-temperature polysilicon (LTPS), continuous grain boundary silicon (CGS), and continuous grain silicon (CGS). Any of semiconductors (TAOS: Transient Amorphous Oxide Semiconductors, IZO), amorphous silicon (AS), and infrared RTA (RTA: Rapid Thermal Annealing) may be used.
図２では、画素を構成するすべてのトランジスタはｎ型で構成している。しかし、本発明は、画素のトランジスタをｎ型で構成することのみに限定するものではない。ｎ型のみで構成してもよいし、ｐ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて構成してもよい。また、駆動用トランジスタ１１ａをｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成してもよい。
In FIG. 2, all the transistors constituting the pixel are n-type. However, the present invention is not limited to the n-type pixel transistors. You may comprise only n type and may comprise only p type. Moreover, you may comprise using both n-type and p-type. Further, the driving
スイッチ用トランジスタ１１ｂ〜ｅは、トランジスタに限定するものではなく、たとえば、ｐ型のトランジスタ及びｎ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。
The switching
トランジスタ１１ａ〜ｅはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
The
ゲート信号線１７ａ〜ｄまたはソース信号線１８、もしくはゲート信号線１７ａ〜ｄ及びソース信号線１８の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。
It is preferable to implement a process that can employ copper wiring or copper alloy wiring as the wiring material of the
ゲートドライバ回路１２ａ及び１２ｂが駆動（制御）するゲート信号線１７ａ〜ｄは、低インピーダンス化すること好ましい。したがって、ゲート信号線１７ａ〜ｄの構成あるいは構造に関しても同様である。
It is preferable that the
特に、低温ポリシリコンＬＴＰＳを採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、ｎ型及びｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。 In particular, it is preferable to employ low-temperature polysilicon LTPS. In the low-temperature polysilicon, the transistor has a top gate structure and a small parasitic capacitance, so that n-type and p-type transistors can be manufactured, and a copper wiring or copper alloy wiring process can be used for the process. The copper wiring preferably employs a three-layer structure of Ti—Cu—Ti.
ゲート信号線１７ａ〜ｄまたはソース信号線１８などの配線は、トランジスタ１１ａ〜ｅが透明アモルファス酸化物半導体ＴＡＯＳの場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。
When the
図２に示した画素回路において、コンデンサ１９は、第１電極が駆動用トランジスタ１１ａのゲート端子に電気的に接続され、第２電極が駆動用トランジスタ１１ａのソース端子に電気的に接続されたコンデンサである。
In the pixel circuit shown in FIG. 2, the
コンデンサ１９は、まず、定常状態において駆動用トランジスタ１１ａのゲート・ソース電極間電位（ソース信号線１８の電位）を、スイッチ用トランジスタ１１ｂが導通している状態で記憶する。その後、スイッチ用トランジスタ１１ｂがオフ状態となっても、コンデンサ１９の電位が確定されるので駆動用トランジスタ１１ａのゲート電圧が確定される。
The
なお、コンデンサ１９は、ソース信号線１８、ゲート信号線１７にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
The
図２に示した画素回路における発光素子１５については、ソース信号線１８、ゲート信号線１７ａ〜ｄ上に、発光素子のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線１８、ゲート信号線１７ａ〜ｄからの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。
With respect to the
ソース信号線１８、ゲート信号線１７ａ〜ｄに絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）を形成して絶縁し、絶縁膜上に画素電極を形成する。
An insulating film or an insulating film (planarizing film) made of an acrylic material is formed on the
このようにゲート信号線１７ａ〜ｄ等上の少なくとも１部に画素電極を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。
Such a configuration in which the pixel electrode is overlaid on at least a part on the
画素１６の画素電極は、ＩＴＯ、ＩＧＺＯ（インジウム（Ｉｎｄｉｕｍ）、ガリウム（Ｇａｌｌｉｕｍ）、亜鉛（Ｚｉｎｃ）、酸素（Ｏｘｙｇｅｎ））、ＩＺＯ、透明アモルファス酸化物半導体（ＴＡＯＳ）などからなる透明電極を用いることができる。
The pixel electrode of the
図１の画像表示装置において、図２の画素回路を採用した場合には、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ、参照電圧（Ｖｒｅｆ）及び初期化電圧（Ｖｉｎｉ）は、それぞれ、全画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、駆動用トランジスタ１１ａの閾値電圧に発光素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより電圧発生回路（図示せず）の出力電圧の種類が減り、回路がより簡易になる。
In the image display device of FIG. 1, when the pixel circuit of FIG. 2 is adopted, the anode voltage Vdd, the cathode voltage Vss, the reference voltage (Vref), and the initialization voltage (Vini) are connected to all the
図２の画素回路では、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。 In the pixel circuit of FIG. 2, it is preferable that the anode voltage Vdd> the reference voltage Vref> the cathode voltage Vss> the initial voltage Vini. Specifically, as an example, anode voltage Vdd = 10 to 18 (V), reference voltage Vref = 1.5 to 3 (V), cathode voltage Vss = 0.5 to 2.5 (V), initial voltage Vini = 0 to -3 (V).
図２の画素回路においては、図１に示したように、ゲート信号線１７ａ及びゲート信号線１７ｂが、２つのゲートドライバ回路１２ａ及び１２ｂに接続されているのがよい。これは、以下の理由による。
In the pixel circuit of FIG. 2, as shown in FIG. 1, the
ゲート信号線１７ａは、第２のスイッチ用トランジスタ１１ｂに接続されている。第２のスイッチ用トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、トランジスタ１１ｂを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａは、２つのゲートドライバ回路１２ａ及び１２ｂで駆動することにより、高スルーレート動作を実現できる。なお、一例として、ゲートドライバ回路１２ａは、表示画面２０の左側に配置され、ゲートドライバ回路１２ｂは、表示画面２０の右側に配置される。
The
ゲート信号線１７ｂは、第１のスイッチ用トランジスタ１１ｄに接続されている。第１のスイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａのオフセットキャンセル動作を実施するトランジスタであり、第１のスイッチ用トランジスタ１１ｄを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａ及び１７ｂは、２つのゲートドライバ回路１２ａ及び１２ｂで駆動する（両側駆動）ことにより、高スルーレート動作を実現できる。
The
ゲート信号線１７ａ及び１７ｂを２つのゲートドライバ回路１２ａ及び１２ｂで駆動することにより、表示画面２０の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７ａ及び１７ｂの負荷容量が大きくても、良好にドライブすることができる。
Driving the
ゲート信号線１７ｃ及び１７ｄは、１つのゲートドライバ回路１２ａが接続されている。ゲート信号線１７ｃには、第４のスイッチ用トランジスタ１１ｅが接続されている。第４のスイッチ用トランジスタ１１ｅは、リファレンス電圧Ｖｒｅｆを駆動用トランジスタ１１ａに印加する機能を有する。リファレンス電圧Ｖｒｅｆを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。
One
ゲート信号線１７ｄには、第３のスイッチ用トランジスタ１１ｃが接続されている。トランジスタ１１ｃは、イニシャル電圧Ｖｉｎｉを駆動用トランジスタ１１ａのソース端子に印加する機能を有する。イニシャル電圧Ｖｉｎｉを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。
A
したがって、ゲート信号線１７ｃ及び１７ｄは、１つのゲートドライバ回路１２ａで駆動しても、実用上、十分な性能を得ることができる。
Therefore, even if the
なお、図３のように、ゲート信号線１７ａ〜１７ｄを、２つのゲートドライバ回路１２ａ及び１２ｂで駆動してもよく、図２に示された回路と同様に、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。
As shown in FIG. 3, the
なお、ソースドライバ回路（ＩＣ）１４内には、遅延回路（マルチディレイ回路）２０４が構成されている。遅延回路２０４は、ソースドライバ回路（ＩＣ）１４に印加されるクロックＣＬＫに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。遅延回路２０４は、保有するソース信号線の遅延時間を、ブロックごとに設定することができる。たとえば、１個のソースドライバＩＣ（回路）１４が、ソース信号線１８を７２０ＲＧＢ本有する場合で、遅延回路２０４の設定ブロック数が３６であれば、７２０×３／３６＝６０本のソース信号線の組を１単位として、遅延させるか否か、遅延時間の値を設定することができる。
Note that a delay circuit (multi-delay circuit) 204 is configured in the source driver circuit (IC) 14. The
遅延時間は、マルチディレイ時間と呼ぶこともある。遅延時間は、ソースドライバ回路（ＩＣ）１４から、送出する映像信号をタイミング制御することにより設定あるいは調整することできる。ソースドライバ回路（ＩＣ）１４は、内部のＤＡ回路（デジタル−アナログ変換回路）のタイミング制御で遅延時間制御する。また、ＤＡ回路のクロックタイミング制御により実現する。その他、ゲートドライバ回路（ＩＣ）１２ａ及び１２ｂのタイミング制御により実現する。 The delay time is sometimes called multi-delay time. The delay time can be set or adjusted by controlling the timing of the video signal to be transmitted from the source driver circuit (IC) 14. The source driver circuit (IC) 14 performs delay time control by timing control of an internal DA circuit (digital-analog conversion circuit). Further, it is realized by clock timing control of the DA circuit. In addition, it is realized by timing control of the gate driver circuits (IC) 12a and 12b.
たとえば、第１のブロックは、遅延させる、遅延時間は２０ｎｓ、第２のブロックは、遅延させる、遅延時間は３０ｎｓ、第３のブロックは、遅延させない、遅延時間は０ｎｓ、・・・・・・・・・・、第６０のブロックは、遅延させる、遅延時間は１０ｎｓというように設定する。なお、遅延時間の設定は、絶対時間の遅延設定と、相対的な（隣接ブロック単位間）遅延時間設定のいずれでもよいが、相対的な遅延時間設定を採用することが好ましい。相対的な遅延時間設定は、遅延時間増大方向と、遅延時間減少方向を設定できるように構成する（図２７など）。 For example, the first block is delayed, the delay time is 20 ns, the second block is delayed, the delay time is 30 ns, the third block is not delayed, the delay time is 0 ns, ... ..., The 60th block is delayed, and the delay time is set to 10 ns. Note that the delay time may be set by either an absolute time delay setting or a relative (between adjacent block units) delay time setting, but it is preferable to employ a relative delay time setting. The relative delay time setting is configured such that the delay time increasing direction and the delay time decreasing direction can be set (FIG. 27, etc.).
上記実施の形態では、遅延回路２０４は、保有するソース信号線をブロックごとに遅延時間を設定することができるとしたが、本開示はこれに限定されるものではない。各端子（各チャンネル）で、遅延時間を設定できるように構成してもよいことはいうまでもない。たとえば、１つのソースドライバ回路（ＩＣ）１４が、７２０ＲＧＢの出力端子を有する場合、７２０×３個の遅延時間を設定できるように構成する。また、７２０×３個のチャンネルについて、「遅延させる／遅延させない」を設定できるように構成する。
In the above embodiment, the
また、画素行ごとに遅延時間を設定あるいは制御できるように構成する。ソースドライバ回路（ＩＣ）１４の接続位置に近い表示画面２０の画素行（表示画面の端）では、遅延時間は小さくて良いが、表示画面２０の中央部の画素行は遅延時間を長くする必要がある。ソース信号線１８に時定数があるからである。そのため、画素行位置に対応させて、ソースドライバ回路（ＩＣ）１４から出力する映像信号のタイミング（遅延時間）を設定できるように構成している。以上の構成を採用すれば、遅延時間は、各画素行の遅延時間＋各ブロックまたはチャンネルの遅延時間となる。
The delay time can be set or controlled for each pixel row. Although the delay time may be small in the pixel row of the
［１−３．回路動作］
次に、図４〜図８などを用いて、図２の画素回路の動作を説明する。
[1-3. Circuit operation]
Next, the operation of the pixel circuit in FIG. 2 will be described with reference to FIGS.
［１−３−１．非発光期間］
図２の画素回路において、第１のスイッチ用トランジスタ１１ｄがオン状態のとき、発光素子１５にアノード電圧Ｖｄｄから電流が供給され、発光素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄから駆動トランジスタ１１ａを通して発光素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、発光素子１５が駆動電流Ｉｄに応じた輝度で発光する。
[1-3-1. Non-emission period]
In the pixel circuit of FIG. 2, when the
図４は、実施の形態に係る画素回路の非発光期間を表す回路図である。図４に図示するように、第１のスイッチ用トランジスタ１１ｄをオフ状態にすることにより、発光素子１５に流れる電流が遮断され、発光素子１５の発光が停止する（非発光）。
FIG. 4 is a circuit diagram illustrating a non-light emission period of the pixel circuit according to the embodiment. As shown in FIG. 4, by turning off the
図５は、実施の形態に係る画像表示装置における走査信号のタイミングを示した図である。図５において、第２のスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａをＧＳと記載し、第１のスイッチ用トランジスタ１１ｄが接続されたゲート信号線１７ｂをＧＥと記載し、第４のスイッチ用トランジスタ１１ｅが接続されたゲート信号線１７ｃをＧＲと記載し、第３のスイッチ用トランジスタ１１ｃが接続されたゲート信号線１７ｄをＧＩと記載している。
FIG. 5 is a diagram showing the timing of the scanning signal in the image display apparatus according to the embodiment. In FIG. 5, the
［１−３−２．オフセットキャンセル補正準備期間］
図６は、実施の形態に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。オフセットキャンセル補正の準備期間では、第４のスイッチ用トランジスタ１１ｅがオンし、リファレンス電圧Ｖｒｅｆが駆動用トランジスタ１１ａのゲート端子に印加され、第３のスイッチ用トランジスタ１１ｃがオンし、イニシャル電圧Ｖｉｎｉが発光素子１５のアノード端子に印加される（図５における時刻ｔ３）。これにより、駆動用トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、駆動用トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉにある。
[1-3-2. Offset cancellation correction preparation period]
FIG. 6 is a circuit diagram illustrating an offset cancellation correction preparation period of the pixel circuit according to the embodiment. In the offset cancel correction preparation period, the
ここで、イニシャル電圧Ｖｉｎｉについては、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆに、また、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
Here, the initial voltage Vini is set so that the gate-source voltage Vgs of the driving
［１−３−３．オフセットキャンセル補正期間］
図７は、実施の形態に係る画素回路のオフセットキャンセル補正期間を表す回路図である。図７に示すように、図５における時刻ｔ５で、ゲート信号線１７ｂ（ＧＥ）に選択電圧（オン電圧）が印加され、第１のスイッチ用トランジスタ１１ｄがオンすると、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。また、第３のスイッチ用トランジスタ１１ｃをオフ状態にする。すると、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。
[1-3-3. Offset cancellation correction period]
FIG. 7 is a circuit diagram illustrating an offset cancellation correction period of the pixel circuit according to the embodiment. As shown in FIG. 7, when a selection voltage (ON voltage) is applied to the
ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９に書き込む期間をオフセットキャンセル補正期間と呼んでいる。
Here, for convenience, a period during which a voltage corresponding to the offset cancel voltage Vth is written to the
なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、発光素子１５側には流れないようにするために、発光素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。したがって、Ｖｓｓ ＞ Ｖｉｎｉとしておく。たとえば、Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）が例示される。
In this offset cancellation correction period, the cathode voltage Vss of the cathode electrode is set so that the
次に、図８に図示するように、図５における時刻ｔ７で、第１のスイッチ用トランジスタ１１ｄ、第４のスイッチ用トランジスタ１１ｅをオフ状態にする。このとき、駆動用トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該駆動用トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。
Next, as shown in FIG. 8, at time t7 in FIG. 5, the
［１−３−４．書き込み期間］
図８は、実施の形態に係る画素回路の書き込み期間を表す回路図である。図８に示すように、図５における時刻ｔ８で、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ａに選択電圧が印加されることにより、第２のスイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。本実施の形態において、発光素子１５はＥＬ素子であり、また、このとき、発光素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。
[1-3-4. Write period]
FIG. 8 is a circuit diagram illustrating a writing period of the pixel circuit according to the embodiment. As shown in FIG. 8, the video signal voltage Vsig is applied to the
したがって、駆動用トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサ１９の容量Ｃｓと発光素子の容量Ｃｅｌとで分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９の容量Ｃｓに比較して発光素子の容量Ｃｅｌは小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。
Therefore, the video signal voltage Vsig applied to the gate terminal of the driving
なお、本実施の形態において、発光素子１５を容量Ｃｅｌとして利用するとしたが、これに限定するものではない。発光素子１５に並列に、別途コンデンサを形成してもよいことは言うまでもない。
In the present embodiment, the
［１−３−５．発光期間］
図９は、実施の形態に係る画素回路の発光期間を表す回路図である。図９に示すように、図５における時刻ｔｉで、第１のスイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄに比例して、発光素子１５が発光する。
[1-3-5. Flash duration]
FIG. 9 is a circuit diagram illustrating a light emission period of the pixel circuit according to the embodiment. As shown in FIG. 9, at the time ti in FIG. 5, the
以上のようにして、各画素１６における駆動用トランジスタ１１ａに対してオフセットキャンセル補正が実施され、各画素が点灯、非点灯制御される。
As described above, the offset cancel correction is performed on the driving
［１−４．ゲートドライバ回路の構成］
図１０は、実施の形態に係る画像表示装置におけるゲートドライバ回路の構成例を示す図である。図１０に示されたゲートドライバ回路１２は、走査・出力バッファ回路１０４ａ〜１０４ｄと、出力端子１０７と、入力端子１０５と、接続端子１０６ａ及び１０６ｂとを備える。接続端子１０６ｂには、各ゲート信号線１７ａ〜１７ｄがＡＣＦ樹脂（図示せず）により接続される。
[1-4. Configuration of gate driver circuit]
FIG. 10 is a diagram illustrating a configuration example of the gate driver circuit in the image display device according to the embodiment. The
走査・出力バッファ回路１０４ａ〜１０４ｄは、それぞれ、選択するゲート信号線位置（画素行位置）を特定するシフトレジスタ回路１０１ａ及び１０１ｂと、ゲート信号線１７ａ〜１７ｄを駆動する出力バッファ回路１０３とからなる。
Each of the scanning /
ゲート信号線位置（画素行位置）を特定するとは、ゲート信号線１７ａ〜１７ｄにオン電圧（選択電圧）またはオフ電圧（非選択電圧）を印加する位置を特定あるいは決定すること、あるいは状態である。
Specifying the gate signal line position (pixel row position) is specifying or determining a position at which an ON voltage (select voltage) or an OFF voltage (non-select voltage) is applied to the
ゲートドライバ回路１２ａは、ＣＯＦ（図示せず）に実装されている。ゲートドライバ回路１２ａは、４つの走査・出力バッファ回路１０４ａ〜１０４ｄを有している。４つの走査・出力バッファ回路１０４ａ〜１０４ｄは、それぞれ、対応する４つのゲート信号線を駆動する。走査・出力バッファ回路１０４ａは、ゲート信号線１７ｃ（ＧＲ）を駆動し、走査・出力バッファ回路１０４ｂは、ゲート信号線１７ｄ（ＧＩ）を駆動する。走査・出力バッファ回路１０４ｃは、ゲート信号線１７ｂ（ＧＥ）を駆動し、走査・出力バッファ回路１０４ｄは、ゲート信号線１７ａ（ＧＳ）を駆動する。
The
走査・出力バッファ回路１０４ｄは、２つのシフトレジスタ回路１０１ａ及び１０１ｂを有している。シフトレジスタ回路１０１ａは、クロック端子ＣＬＫ１と接続されており、クロック端子ＣＬＫ１は、走査・出力バッファ回路１０４ａ〜１０４ｃにも接続されている。つまり、走査・出力バッファ回路１０４ａ〜１０４ｃと、走査・出力バッファ回路１０４ｄのシフトレジスタ回路１０１ａとは同一のクロック周波数で動作する。また、シフトレジスタ回路１０１ａにはデータ端子ＤＥａが接続されている。
The scan /
一方、走査・出力バッファ回路１０４ｄのシフトレジスタ回路１０１ｂは、クロック端子ＣＬＫ２が接続され、データ端子ＤＥｂが接続されている。したがって、走査・出力バッファ回路１０４ｄのシフトレジスタ回路１０１ａとシフトレジスタ回路１０１ｂとは独立したクロック周波数で動作する。
On the other hand, the
シフトレジスタ回路１０１ａの出力ａと、シフトレジスタ回路１０１ｂの出力ｂとは、ＯＲ回路１０２で論理ＯＲがとられる。したがって、シフトレジスタ回路１０１ａと１０１ｂに選択されているデータの双方がゲート信号線ＧＥの選択電圧（オン電圧）の出力となる。かかる構成により、シフトレジスタ回路１０１ａの出力ａに基づく第１のパルスと、シフトレジスタ回路１０１ｂの出力ｂに基づく第２のパルスとを含む走査信号として、ゲート信号線ＧＥに出力することが可能となる。
The output a of the
このように、本実施の形態に係るゲートドライバ回路１２ａは、第１の信号を、第１の周期を有するクロック信号に基づいて出力する第１のシフトレジスタ回路と、第２の信号を、第１の周期とは異なる第２の周期を有するクロック信号に基づいて出力する第２のシフトレジスタ回路と、入力された第１の信号及び第２の信号の論理和または論理積を求め、第１の信号に基づく第１のパルス及び第２の信号に基づく第２のパルスを含む選択信号として出力する論理回路とを備える。
As described above, the
これにより、異なる周期のパルス信号を選択信号としてゲート信号線に出力することができるので、全ての画素行における発光素子１５のオフセットキャンセル動作が完了する前から発光素子１５の発光を開始することができる。これにより、発光期間を長く確保することができ、立体表示（３Ｄ表示）において駆動周期を上げることなく高い表示輝度を確保することができる。
As a result, pulse signals with different periods can be output as selection signals to the gate signal line, so that the
走査・出力バッファ回路１０４ｄは、クロック入力端子ＣＬＫ２に接続されており、また、データ入力を行うデータ入力端子ＤＧＳに接続されている。なお、走査・出力バッファ回路の出力をアクティブ、非アクティブに切り替えるイネーブル端子など説明に不要な事項は省略している。
The scanning /
走査・出力バッファ回路１０４ａ、１０４ｂ及び１０４ｃは、クロック入力端子ＣＬＫ１に接続されている。走査・出力バッファ回路１０４ａは、データ入力を行うデータ入力端子ＤＧＲに接続されている。走査・出力バッファ回路１０４ｂは、データ入力を行うデータ入力端子ＤＧＩに接続されている。走査・出力バッファ回路１０４ｃは、データ入力を行うデータ入力端子ＤＧＳに接続されている。
The scan /
以上の事項から、走査・出力バッファ回路１０４ａ、１０４ｂ及び１０４ｃは、同一のクロックで動作する。また、走査・出力バッファ回路１０４ａ、１０４ｂ、１０４ｃ及び１０４ｄは、それぞれ異なる入力データを入力することができる。
From the above, the scan /
なお、ゲートドライバ回路１２ａ内の４つの走査・出力バッファ回路１０４ａ〜１０４ｄは、入力端子１０５に、それぞれ独立である。したがって、走査・出力バッファ回路１０４ａ〜１０４ｄは、それぞれ異なるクロックで動作させることもできるし、共通のデータを入力することもできる。
The four scanning /
このように、本実施の形態に係るゲートドライバ回路１２ａは、第１の信号を第１の周期を有するクロック信号に基づいて出力する第１のシフトレジスタ回路と、第２の信号を第１の周期とは異なる第２の周期を有するクロック信号に基づいて出力する第２のシフトレジスタ回路と、入力された第１の信号及び第２の信号の論理和または論理積を求め、第１の信号に基づく第１のパルス及び第２の信号に基づく第２のパルスを含む選択信号として出力する論理回路とを備える。
In this manner, the
これにより、異なる周期のパルス信号を選択信号としてゲート信号線１７に出力することができるので、全ての画素行における発光素子１５のオフセットキャンセル動作が完了する前から発光素子１５の発光を開始することができる。これにより、発光期間を長く確保することができ、立体表示（３Ｄ表示）において駆動周期を上げることなく高い表示輝度を確保することができる。
As a result, pulse signals with different periods can be output as selection signals to the
［１−５．駆動方式］
図１１は、実施の形態に係る画像表示装置の駆動方式を説明する図である。また、図１２〜図１５は、それぞれ、実施の形態に係る画像表示装置の駆動方法を説明する第１〜第４のタイミングチャートである。
[1-5. Drive system]
FIG. 11 is a diagram for explaining a driving method of the image display apparatus according to the embodiment. 12 to 15 are first to fourth timing charts, respectively, for explaining the driving method of the image display apparatus according to the embodiment.
図１１の駆動方法において、図１０のゲートドライバ回路におけるＣＬＫ１端子に入力するクロック周波数は、ＣＬＫ２端子のクロック周波数の２倍の動作周波数に設定するか、または、ＣＬＫ１端子とＣＬＫ２端子に入力する周波数を同一とし、図１０に図示するように、複数画素行を同時に選択するように制御する。 In the driving method of FIG. 11, the clock frequency input to the CLK1 terminal in the gate driver circuit of FIG. 10 is set to an operating frequency that is twice the clock frequency of the CLK2 terminal, or the frequency input to the CLK1 terminal and the CLK2 terminal. Are controlled to be selected simultaneously, as shown in FIG.
なお、図１１において、ＧＥａとは、シフトレジスタ回路１０１ａの出力であり、ＧＥｂとは、シフトレジスタ回路１０１ｂの出力である。ＧＥａとＧＥｂの出力がＯＲ回路１０２で論理ＯＲされて、ゲート信号線ＧＥの出力となる。シフトレジスタ回路１０１ａには、入力データ端子ＤＥａのデータにより選択位置が制御される。シフトレジスタ回路１０１ｂには、入力データ端子ＤＥｂのデータにより選択位置が制御される。
In FIG. 11, GEa is an output of the
入力データを２データ連続とすることにより、図１０に図示するように２画素行に連続して選択電圧（オン電圧）が印加される。また、単独の選択電圧（オン電圧）が入力されることにより、図１１に図示するように１画素行に選択電圧（オン電圧）が印加される。以上の事項は、他の実施の形態でも同様である。 By setting the input data to two consecutive data, a selection voltage (ON voltage) is applied continuously to the two pixel rows as shown in FIG. Further, when a single selection voltage (on voltage) is input, the selection voltage (on voltage) is applied to one pixel row as shown in FIG. The above matters are the same in other embodiments.
図１１において、２点鎖線で示す消灯（非表示）制御動作では、シフトレジスタ回路１０１ｂの出力をゲート信号線ＧＥに出力し、第１のスイッチ用トランジスタ１１ｄをオフさせる。点線で示す点灯（表示）制御動作では、シフトレジスタ回路１０１ｂの出力をゲート信号線ＧＥに出力し、第１のスイッチ用トランジスタ１１ｄをオンさせて、発光素子１５に電流を供給する。
In FIG. 11, in the light-off (non-display) control operation indicated by the two-dot chain line, the output of the
オフセットキャンセル動作は、１倍速で実施する。シフトレジスタ回路１０１ａの出力（走査・出力バッファ回路１０４ｄの出力）でゲート信号線ＧＥにオン電圧を印加し、走査・出力バッファ回路１０４ａの出力で、ゲート信号線ＧＲにオン電圧を印加させて対応する画素行にＶｒｅｆ電圧を印加する。また、走査・出力バッファ回路１０４ｂの出力で、ゲート信号線ＧＩにオン電圧を印加させて対応する画素行にＶｉｎｉ電圧を印加する。ゲート信号線ＧＥ、ＧＲ、ＧＩの制御でオフセットキャンセル動作（一点鎖線）を行った後、走査・出力バッファ回路１０４ｃによりゲート信号線ＧＳにオン電圧を印加し、第２のスイッチ用トランジスタ１１ｂをオンさせて映像信号を画素行に書き込む（図１１の実線で示す映像信号書込み動作）。以上の駆動における画素回路の動作は、図６〜図８などを用いて説明しているので説明を省略する。
The offset cancel operation is performed at a single speed. The on-voltage is applied to the gate signal line GE at the output of the
図１１に示した実施の形態においては、複数の発光素子１５の最後の行の消灯状態の開始より前に、複数の発光素子１５の最初の行への映像信号の書き込みを開始し、複数の発光素子１５の最初の行の発光状態の開始より後に、複数の発光素子１５の最後の行への映像信号の書き込みを終了するように制御される。
In the embodiment shown in FIG. 11, the writing of video signals to the first row of the plurality of
本実施の形態においては、消灯制御動作と発光（点灯）制御動作は、映像信号書込みの走査よりも高速に行う。オフセットキャンセル補正の走査を、映像信号書込みの走査と同速度で行い、点灯制御の走査を、映像信号書込みの走査よりも高速に行う。すなわち、複数の画素の行について、オフセットキャンセル補正の走査をする期間は、映像信号書込みの走査をする期間とほぼ同一であり、点灯制御の走査をする期間は、映像信号書込みの走査をする期間よりも短い。これにより、発光期間を長く確保することができ、駆動周期を上げることなく、均一で、良好な画像表示を実現できる。 In the present embodiment, the turn-off control operation and the light emission (lighting) control operation are performed at a higher speed than the scanning of video signal writing. The offset cancel correction scan is performed at the same speed as the video signal write scan, and the lighting control scan is performed at a higher speed than the video signal write scan. That is, for a plurality of pixel rows, the period for performing offset cancellation correction scanning is substantially the same as the period for scanning video signal writing, and the period for performing lighting control scanning is the period for scanning video signal writing. Shorter than. As a result, a long light emission period can be secured, and a uniform and good image display can be realized without increasing the driving cycle.
このように本実施の形態においては、全ての発光素子１５の消光が完了する前から消光した画素１６への書き込みを開始すると共に、全ての画素１６への書き込みが完了する前から書き込んだ画素における発光素子１５の発光を開始することができる。これにより、駆動周期を上げることなく、発光期間を長く確保することができ、高い表示輝度を確保することができる。
As described above, in the present embodiment, writing to the extinguished
図１２に図示するように、時刻ｔ３のタイミングで、ゲート信号線１７ｄ（ＧＩ）及びゲート信号線１７ｃ（ＧＲ）にオン電圧が印加される。したがって、ゲート信号線１７ｃに接続されている第４のスイッチ用トランジスタ１１ｅがオンし、Ｖｒｅｆ電圧が駆動用トランジスタ１１ａのゲート端子に印加される。また、ゲート信号線１７ｄに接続されている第３のスイッチ用トランジスタ１１ｃがオンし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子（コンデンサ１９の一端子）に印加される。この時、ゲート信号線１７ｂ（ＧＥ）にはオフ電圧が印加されているため、第１のスイッチ用トランジスタ１１ｄは、オフ状態（非動作状態）である。また、ゲート信号線１７ａ（ＧＳ）にもオフ電圧印加されているため、第２のスイッチ用トランジスタ１１ｂもオフ状態である（図６）。
As shown in FIG. 12, an on-voltage is applied to the
時刻ｔ４のタイミングで、ゲート信号線１７ｄ（ＧＩ）にオフ電圧が印加される。したがって、ゲート信号線１７ｄに接続されているスイッチ用トランジスタ１１ｃがオフし、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのソース端子に印加することが停止される。
At the timing of time t4, the off voltage is applied to the
時刻ｔ５のタイミングで、シフトレジスタ回路１０１ａの出力ＧＥａがゲート信号線１７ｂ（ＧＥ）の出力となる。これにより、ゲート信号線１７ｂ（ＧＥ）に接続されている第１のスイッチ用トランジスタ１１ｄがオンする（図７）。以上の状態でオフセットキャンセル動作が実施される（図７）。
At time t5, the output GEa of the
図１２の時刻ｔ３及び時刻ｔ５のタイミングにそれぞれ対応する図６及び図７の状態は、発光素子１５には電流が供給されない。したがって、発光素子１５は非点灯状態（非表示状態）である。なお、図６及び図７の状態は、連続して実施する必要はなく、所定の時間間隔を保持して実施してもよい。図１２では、ゲート信号線１７ｄ（ＧＩ）にオフ電圧を印加してから、スイッチ用トランジスタ１１ｄをオンするまでの期間に１Ｈの期間をあけているが、これに限定されるものではない。
6 and 7 corresponding to the timings of time t3 and time t5 in FIG. 12, respectively, no current is supplied to the
また、時刻ｔ７で、ゲート信号線１７ａ（ＧＳ）にオン電圧を印加し、第２のスイッチ用トランジスタ１１ｂをオンさせて映像信号を該当画素行に書き込む。
At time t7, an on-voltage is applied to the
図１２では、時刻ｔ３でゲート信号線ＧＩとＧＲにオン電圧を印加し、時刻ｔ４でゲート信号線ＧＩにオフ電圧を印加し、時刻ｔ５でゲート信号線ＧＥにオン電圧を印加するとしたが、ゲート信号線１７ｂ（ＧＥ）には、時刻ｔ４でオン電圧を印加してよい。また、時刻ｔ７でゲート信号線ＧＳにオン電圧を印加するとしたが、ゲート信号線ＧＳは、時刻ｔ６でオン電圧を印加してよい。また、時刻ｔ８でオン電圧を印加してもよい。
In FIG. 12, the ON voltage is applied to the gate signal lines GI and GR at time t3, the OFF voltage is applied to the gate signal line GI at time t4, and the ON voltage is applied to the gate signal line GE at time t5. An on-voltage may be applied to the
上記動作を、図１１に図示するように、画面上から画面下に順次実施し、オフセットキャンセル動作と、映像信号の書き込み動作を実施する。 As shown in FIG. 11, the above operations are sequentially performed from the top to the bottom of the screen, and an offset cancel operation and a video signal writing operation are performed.
図１１の駆動において、図６及び図７の動作は、図１６に図示するように、１画素行ずつ実施する。図１６の（ａ）では、画素行８１の１番目にオフセットキャンセルが実施され、また、映像信号が画素行に書き込まれる。ＣＬＫ１端子に入力されたクロックにより、１画素行分オフセットキャンセの実施位置がシフトされる（図１６の（ｂ））。つまり、画素行８１の２番目にオフセットキャンセルが実施される。図１６の（ｃ）は、画面下の最終画素行８１のｎ番目にオフセットキャンセルが実施された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行い、表示画面２０の画素行８１にオフセットキャンセルと映像信号書込みが実施される。
In the drive shown in FIG. 11, the operations shown in FIGS. 6 and 7 are performed for each pixel row as shown in FIG. In FIG. 16A, offset cancellation is performed first in the
発光制御動作は、シフトレジスタ回路１０１ｂにより制御する。シフトレジスタ回路１０１ｂは、ゲート信号線１７ｂ（ＧＥ）にオン電圧を出力し、第１のスイッチ用トランジスタ１１ｄをオンさせる。
The light emission control operation is controlled by the
図１１に示された本実施の形態に係る駆動方式では、オフセットキャンセル動作後、すぐにあるいは、所定の一定期間後に、映像信号を画素に書き込む。したがって、画素に保持される映像信号が変動なく、良好な画像表示を実現できる。なお、一定期間とは、１フレーム期間以内の期間である。 In the driving method according to the present embodiment shown in FIG. 11, the video signal is written into the pixel immediately after the offset cancel operation or after a predetermined fixed period. Therefore, the video signal held in the pixel does not vary and a good image display can be realized. The certain period is a period within one frame period.
図１３は、図１２の次の状態を図示している。オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）及び１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１２の時刻ｔ３ないしｔ６に対応する期間が、図１３では時刻ｔ４ないしｔ７となっている。また、映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１２の時刻７ないし時刻ｔ８に対応する期間が、図１３では時刻ｔ８ないし時刻ｔ９となっている。なお、ゲート信号線ＧＥには、時刻ｔ７でオフ電圧が印加される。
FIG. 13 illustrates the next state of FIG. The position where the on / off voltage is applied to the
図１４は、図１３の次の状態を図示している。図１４は、オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）及び１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１３の時刻ｔ４ないし時刻ｔ７に対応する期間が、図１４では時刻ｔ５ないし時刻ｔ８となっている。また、映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１４では時刻ｔ９ないし時刻ｔ１０となっている。なお、ゲート信号線ＧＥには、時刻ｔ８でオフ電圧が印加される。
FIG. 14 illustrates the next state of FIG. In FIG. 14, the position where the on / off voltage is applied to the
図１５は、図１４の次の状態を図示している。図１５は、オフセットキャンセル動作を行うゲート信号線１７ｄ（ＧＩ）、１７ｃ（ＧＲ）及び１７ｂ（ＧＥ）のオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１４の時刻ｔ５ないし時刻ｔ８に対応する期間が、図１５では時刻ｔ６ないし時刻ｔ９となっている。また、映像信号を印加するタイミングを制御するゲート信号線１７ａ（ＧＳ）にオンまたはオフ電圧を印加する位置は１画素行シフトされ、図１５では時刻ｔ１０ないし時刻ｔ１１となっている。なお、ゲート信号線ＧＥは、時刻ｔ９でオフ電圧が印加される。
FIG. 15 illustrates the next state of FIG. In FIG. 15, the position where the on / off voltage is applied to the
図１７Ａ及び図１７Ｂは、それぞれ、実施の形態に係る画像表示装置における信号線の第１及び第２の配置を説明する図である。本実施の形態では、図１７Ａに示したように、画素行８１ａには、ＧＥ、ＧＩ、ＧＳ、ＧＲの順に配置することもできるし、図１７Ｂに示したように、画素行８１ａには、ＧＩ、ＧＥ、ＧＳ、ＧＲの順に配置することもできる。図１７Ａと図１７Ｂとは、ゲートドライバ回路１２ａの各出力端子１０６が画素のレイアウト（各ゲート信号線の引き出し位置、配置）により、出力端子の機能を変更する必要があることを意味する。
FIG. 17A and FIG. 17B are diagrams illustrating first and second arrangements of signal lines in the image display device according to the embodiment, respectively. In the present embodiment, as shown in FIG. 17A, the
たとえば、１番目の端子は、ゲート信号線ＧＥとして動作することもあれば、ＧＲ、ＧＩまたはＧＳとして動作することもある。本実施の形態に係るゲートドライバ回路１２ａ及び１２ｂは、どのゲート信号線としても機能するように構成されている。たとえば、各ゲート信号線のオン電圧は、それぞれあるいは４つの走査・出力バッファ回路１０４ａ〜１０４ｄのうち、少なくとも２つの走査・出力バッファ回路には独立に設定できるように構成されている。また、オフ電圧についても同様である。
For example, the first terminal may operate as the gate signal line GE or may operate as GR, GI, or GS. The
なお、図６の画素構成では、ゲート信号線１７ｂ（ＧＥ）が紙面の上方で、ゲート信号線１７ｄ（ＧＩ）が紙面の下方に位置している。しかし、各ゲート信号線（ＧＥ、ＧＲ、ＧＩ、ＧＳ）の位置は、ガラス基板に画素のトランジスタ、コンデンサのレイアウト設計を行わないと決定しないものであり、図６に示された配置に限定されるものではない。
In the pixel configuration of FIG. 6, the
図１８は、実施の形態に係る画像表示装置におけるゲート電圧を説明する図である。ゲートドライバ回路１２a及び１２ｂは、出力端子１０７から、図１８の（ｂ）の出力波形を出力することもできる。出力電圧は、オフ電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）、オン電圧（Ｖｏｎ）の３つの電圧である。３つの電圧を出力するので、ゲート電圧３値駆動と呼ぶ。または、ゲートオーバードライブ駆動と呼ぶ。
FIG. 18 is a diagram illustrating the gate voltage in the image display apparatus according to the embodiment. The
また、オフ電圧（Ｖｏｆｆ１）、オン電圧（Ｖｏｎ）の２つの電圧で駆動する駆動方法を、ゲート電圧通常駆動あるいは、ゲート電圧２値駆動（図１８の（ａ））と呼ぶ。 A driving method in which driving is performed with two voltages, an off voltage (Voff1) and an on voltage (Von), is referred to as normal driving of gate voltage or binary driving of gate voltage ((a) in FIG. 18).
図１９は、実施の形態の第１の変形例に係るゲートドライバ回路の構成例を示す図である。ゲート電圧２値駆動とゲート電圧３値駆動とは、図１９の選択信号線（ＳＥＬ端子）に印加するロジック電圧で決定する。ＳＥＬ端子での設定は、ゲートドライバ回路内に形成または配置された各走査・出力バッファ回路１０４ａ〜１０４ｄごとに設定ができるように構成している。
FIG. 19 is a diagram illustrating a configuration example of a gate driver circuit according to a first modification of the embodiment. The gate voltage binary driving and the gate voltage ternary driving are determined by the logic voltage applied to the selection signal line (SEL terminal) in FIG. The setting at the SEL terminal can be set for each of the scanning /
Ｖｏｎ電圧は、画素１６のトランジスタ１１をオンさせる電圧である。Ｖｏｆｆ１、Ｖｏｆｆ２電圧は画素１６のトランジスタ１１とオフさせる電圧である。具体的には、Ｖｏｎ電圧は、１５（Ｖ）以上３０（Ｖ）以下である。Ｖｏｆｆ２電圧は、−１５（Ｖ）以上−８（Ｖ）以下である。Ｖｏｆｆ１電圧は、−８（Ｖ）以上−３（Ｖ）以下である。
The Von voltage is a voltage that turns on the
オン電圧（Ｖｏｎ）を出力するａ期間は、ｎＨ期間（ｎは１以上の整数、Ｈは水平走査期間または１画素行の選択期間）である。Ｖｏｆｆ２電圧を印加するｂ期間は、１Ｈ期間である。 The period a in which the ON voltage (Von) is output is an nH period (n is an integer of 1 or more, and H is a horizontal scanning period or a selection period of one pixel row). The period b in which the Voff2 voltage is applied is a 1H period.
図１８の（ｂ）に示されるゲート電圧３値駆動において、走査・出力バッファ回路１０４ａ〜１０４ｄが選択した画素行にＶｏｎ電圧が１水平走査（１Ｈ）期間（ａ期間：画素行選択期間）あるいはそれ以上の期間、印加される。Ｖｏｆｆ２電圧の印加期間ｂは、１Ｈ期間である。ｃ期間はＶｏｆｆ１電圧が印加され、ａ期間、ｂ期間以外の期間は、Ｖｏｆｆ１電圧が印加され保持される。
In the gate voltage ternary driving shown in FIG. 18B, the Von voltage is applied to the pixel row selected by the scanning /
Ｖｏｎ電圧の印加期間ａは、ｎＨ期間（ｎは１以上の整数）であり、Ｃｌｋ信号に同期する。図１８の（ｂ）に示されるゲート電圧３値駆動は、ゲート信号線ＧＳに対して実施される。つまり、映像信号を画素１６に書き込む第２のスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａに対してゲート電圧３値駆動が実施される。
The application period a of the Von voltage is an nH period (n is an integer of 1 or more) and is synchronized with the Clk signal. The gate voltage ternary driving shown in FIG. 18B is performed on the gate signal line GS. That is, the gate voltage ternary driving is performed on the
Ｖｏｆｆ２電圧が１Ｈ期間（ｂ期間）印加されるのは、映像信号を印加するために選択された画素に対して、映像信号を書込み後、高速に非選択（オフ）にするためである。また、Ｖｏｆｆ１電圧で保持する（Ｃ期間）のは、トランジスタ１１のゲート端子に深い電圧（Ｖｏｆｆ２）が印加され、Ｖｔシフトなどトランジスタ特性が変化することを抑制するためである。
The reason why the Voff2 voltage is applied for the 1H period (b period) is to make it non-select (off) at high speed after writing the video signal to the pixel selected for applying the video signal. The reason why the voltage Voff1 is held (period C) is to prevent a deep voltage (Voff2) from being applied to the gate terminal of the
一方、図１８の（ａ）に図示するように、ゲート電圧２値（Ｖｏｎ、Ｖｏｆｆ１）駆動では、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ１と長時間を必要とする。ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。 On the other hand, as shown in FIG. 18A, in the gate voltage binary (Von, Voff1) driving, the period for changing from the Von voltage to the Voff1 voltage requires t1 and a long time. If t1 is long, the video signal written to the pixel during this period leaks, and crosstalk or the like occurs between pixels adjacent vertically.
図１８の（ｂ）に示されたゲート電圧３値（Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２）駆動を実施すると、図示するように、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。 When the gate voltage ternary (Von, Voff1, Voff2) driving shown in FIG. 18B is performed, the period during which the Von voltage changes to the Voff1 voltage becomes very short as t2, as shown in the figure. . Therefore, the video signal written to the pixel does not leak, and crosstalk or the like does not occur between vertically adjacent pixels.
Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間（ｂ期間）、Ｖｏｆｆ２電圧が印加される。Ｖｏｆｆ２電圧の印加期間後、前記選択した画素行に対応するゲート信号線１７にＶｏｆｆ１電圧が印加され、前記ゲート信号線は、次のフレーム期間にＶｏｎ電圧が印加されるまで期間（ｃ期間）、Ｖｏｆｆ１電圧に保持される。
After the application period of the Von voltage, the Voff2 voltage is applied for a period of 1H or a period shorter than 1H (period b). After the application period of the Voff2 voltage, the Voff1 voltage is applied to the
なお、ゲート電圧２値駆動及びゲート電圧３値駆動は、ＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子に印加するロジック信号により設定される。図１９に示すＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子に印加されるロジック電圧が“Ｌ”の場合は、ゲート電圧２値駆動モードに設定される。ＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子に印加されるロジック電圧が“Ｈ”の場合は、ゲート電圧３値駆動モードに設定される。 The gate voltage binary drive and the gate voltage ternary drive are set by a logic signal applied to the SEL (SEL1, SEL2) terminal. When the logic voltage applied to the SEL (SEL1 to SEL4) terminals shown in FIG. 19 is “L”, the gate voltage binary drive mode is set. When the logic voltage applied to the SEL (SEL1 to SEL4) terminals is “H”, the gate voltage ternary drive mode is set.
各ＳＥＬ（ＳＥＬ１〜ＳＥＬ４）端子は、走査・出力バッファ回路１０４ａ〜１０４ｄに接続されており、ＳＥＬ端子のロジックにより、走査・出力バッファ回路１０４ａ〜１０４ｄの出力がゲート電圧２値駆動またはゲート電圧３値駆動に設定される。
Each SEL (SEL1 to SEL4) terminal is connected to the scan /
また、図１９の走査・出力バッファ回路１０４ａ〜１０４ｄは、走査・出力バッファ回路１０４ｄのように、ＡＮＤ回路２６１が形成または配置されている。ＳＥＬ端子がＨロジックの時、対応する走査・出力バッファ回路のシフトレジスタ回路１０１ｂの出力が有効となり、ゲート電圧３値駆動に設定される。ＳＥＬ端子がＬロジックの時、対応する走査・出力バッファ回路のシフトレジスタ回路１０１ｂの出力が無効となり、ゲート電圧２値駆動に設定される。
Further, in the scan /
なお、図１９の実施の形態では、各走査・出力バッファ回路のデータ入力端子（Ｄ１、Ｄ２、Ｄ３、Ｄ４、ＤＥｂ）、クロック入力端子（Ｃｌｋ１ａ、Ｃｌｋ１ｂ、Ｃｌｋ１ｃ、Ｃｌｋ１ｄ、Ｃｌｋ２）は、独立に設定できるように構成されている。 In the embodiment of FIG. 19, the data input terminals (D1, D2, D3, D4, DEb) and the clock input terminals (Clk1a, Clk1b, Clk1c, Clk1d, Clk2) of each scanning / output buffer circuit are independent. It is configured to be configurable.
図２０は、実施の形態に係る画像表示装置における切り替え回路を説明する図である。図２０に図示するように、Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧の切り替えは、切り替え回路１９１ａ及び１９１ｂで行う。切り替え回路１９１ａ及び１９１ｂのｄ端子入力信号（２ｂｉｔ）により、ａ端子（Ｖｏｆｆ２電圧）、ｂ端子（Ｖｏｆｆ１電圧）、ｃ端子（Ｖｏｎ電圧）のいずれかが選択され、ゲート信号線１７に印加される。
FIG. 20 is a diagram illustrating a switching circuit in the image display device according to the embodiment. As shown in FIG. 20, switching between the Von voltage, the Voff1 voltage, and the Voff2 voltage is performed by the switching
図２１は、第２の画素行選択方式を説明する図であり、図１６は、第１の画素行選択方式を説明する図である。図２１に図示するように、発光動作、消灯動作の動作は、２画素行ずつ実施することもできる。図２１の（ａ）では、１行目及び２行目の画素行が選択され、ＣＬＫ１端子に入力されたクロックにより、２画素行分の実施位置がシフトされる（図２１の（ｂ））。つまり、３行目及び４行目の画素行が選択される。図２１の（ｃ）は、画面下の（ｎ−１）行目及びｎ行目の画素行が選択された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行う。
FIG. 21 is a diagram for explaining the second pixel row selection method, and FIG. 16 is a diagram for explaining the first pixel row selection method. As shown in FIG. 21, the light emitting operation and the extinguishing operation can be performed for every two pixel rows. In FIG. 21A, the first and second pixel rows are selected, and the implementation positions for the two pixel rows are shifted by the clock input to the CLK1 terminal (FIG. 21B). . That is, the third and fourth pixel rows are selected. FIG. 21C shows a state where the (n−1) th and nth pixel rows at the bottom of the screen are selected. The above operations are sequentially performed from the top of the
また、図１６に図示するように、発光動作、消灯動作の動作は、２倍速で、１画素行ずつ実施することもできる。図１６の（ａ）では、１行目の画素行が選択され、ＣＬＫ１端子に入力されたクロックにより、１画素行分の実施位置がシフトされる（図１６の（ｂ））。つまり、２行目の画素行が選択される。図１６の（ｃ）は、画面下のｎ行目の画素行が選択された状態を示す。以上の動作を表示画面２０の画面上から画面下に順次行う。
Further, as shown in FIG. 16, the light emission operation and the light-off operation can be performed one pixel row at a double speed. In FIG. 16A, the first pixel row is selected, and the execution position for one pixel row is shifted by the clock input to the CLK1 terminal (FIG. 16B). That is, the second pixel row is selected. FIG. 16C shows a state in which the nth pixel row at the bottom of the screen is selected. The above operations are sequentially performed from the top of the
［１−６．遅延回路による駆動］
図２２は、実施の形態に係る画像表示装置の遅延回路による駆動方法を説明する回路図である。図２２に図示するように、ソースドライバ回路１４内には、遅延回路（マルチディレイ回路）２０４が配置されている。遅延回路２０４は、ソースドライバ回路１４に印加されるクロックＣＬＫに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。
[1-6. Drive by delay circuit]
FIG. 22 is a circuit diagram illustrating a driving method using a delay circuit of the image display device according to the embodiment. As illustrated in FIG. 22, a delay circuit (multi-delay circuit) 204 is disposed in the
ゲートドライバ回路１２ａのシフトクロックも、ソースドライバ回路１４のクロックもＴＣＯＮ（コントロール回路）のメインクロックを分周して発生する。
The shift clock of the
遅延回路２０４は、水平同期信号に基づいて、映像信号をソース信号線１８に送出するタイミングを制御する。水平同期信号は、ゲートドライバ回路１２ａがゲート信号線１７ａ〜１７ｄにオン電圧、オフ電圧を印加するタイミング信号の元となる。したがって、遅延回路２０４の映像信号の送出タイミングは、ゲート信号線１７ａ〜１７ｄの選択信号と同期がとられる。同期をとるゲート信号線は、映像信号を書込むスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａ（ＧＳ）である。
The
ゲートドライバ回路１２ａがドライブするゲート信号線１７ａ〜１７ｄには、容量負荷や抵抗負荷があるため時定数がある。したがって、表示画面２０の端で、ゲートドライバ回路１２ａが接続されたゲート信号線１７ａ〜１７ｄの振幅波形には、スルーレートが高く（鈍りが小さく）、表示画面２０の中央のゲート信号線１７ａ〜１７ｄの振幅波形には、スルーレートが低い（波形が鈍っている）。
The
そのため、本実施の形態に係るソースドライバ回路１４は、表示画面２０の端（ゲート信号線１７ａ〜１７ｄとゲートドライバ回路１２ａが接続された近傍）では、遅延時間を小さく設定し、表示画面の中央（ゲートドライバ回路１２ａからの距離が離れた位置）では、遅延時間を相対的に大きくする。本開示の画像表示装置は、表示画面２０の位置に対応するため、ソースドライバ回路１４の遅延時間は、各ソースドライバ回路１４の実装位置に対応して設定できるように構成しており、また、１つのソースドライバ回路１４も複数のブロックに分割し、各ブロックで遅延時間を設定できるように構成している。
Therefore, the
遅延回路２０４は、保有するソース信号線１８の遅延時間をブロックごとに設定することができる。たとえば、１個のソースドライバ回路１４が、ソース信号線１８を７２０ＲＧＢ本有する場合で、遅延回路２０４の設定ブロック数が３６であれば、７２０×３／３６＝６０本のソース信号線１８の組を１単位として、遅延させるか否か、遅延時間の値を設定することができる。また、各ＲＧＢで、Ｒ、Ｇ、Ｂ個別に設定できるように構成すること好ましい。
The
たとえば、第１のブロックは、遅延させる、遅延時間は２０ｎｓ、第２のブロックは、遅延させる、遅延時間は３０ｎｓ、第３のブロックは、遅延させない、遅延時間は０ｎｓ、・・・・・・・・・・、第６０のブロックは、遅延させる、遅延時間は１０ｎｓというように設定する。遅延時間の設定は、絶対時間の遅延時間設定と、相対的な（隣接ブロック単位間）遅延時間設定のいずれでもよいが、相対的な遅延時間設定を採用することが好ましい。 For example, the first block is delayed, the delay time is 20 ns, the second block is delayed, the delay time is 30 ns, the third block is not delayed, the delay time is 0 ns, ... ..., The 60th block is delayed, and the delay time is set to 10 ns. The delay time may be set by either an absolute time delay time or a relative (between adjacent block units) delay time setting, but it is preferable to adopt a relative delay time setting.
相対的な遅延時間設定は、遅延時間増大方向と、遅延時間減少方向を設定できるように構成する。たとえば、第１のブロックは、遅延時間を増大させる方向に遅延させる、遅延時間は２０ｎｓ、第２のブロックは、増大させる方向に遅延させる、遅延時間は３０ｎｓ、第３のブロックは、遅延させない、遅延時間は０ｎｓ、第４のブロックは、増大させる方向に遅延させる、遅延時間は１０ｎｓ・・・・・・・・・・、第５９のブロックは、減少させる方向に遅延させる、遅延時間は３０ｎｓ、第６０のブロックは、減少させる方向に遅延させる、遅延時間は１０ｎｓというように設定する。 The relative delay time setting is configured such that a delay time increasing direction and a delay time decreasing direction can be set. For example, the first block is delayed in the direction of increasing the delay time, the delay time is 20 ns, the second block is delayed in the direction of increasing, the delay time is 30 ns, and the third block is not delayed. The delay time is 0 ns, the fourth block is delayed in the increasing direction, the delay time is 10 ns, ..., the 59th block is delayed in the decreasing direction, the delay time is 30 ns The 60th block is delayed in the decreasing direction, and the delay time is set to 10 ns.
また、遅延時間のキザミは、１０ｎｓ、１５ｎｓ、２０ｎｓなどの複数の大きさ（時間）から任意の時間を選択し、各遅延時間として設定できるように構成することが好ましい。 ３Ｄ表示では、右目と左目の画像を交互に表示画面に表示する必要がある。３Ｄ表示では、２Ｄ表示に比較して、表示画像を書き換えるフレームレートが早く（一般的には、２Ｄ表示の２倍以上）、１画素行の選択期間（一水平走査期間）も短くなる。そのため、ゲート信号線のオンオフ波形の時定数が影響しやすくなり、ソースドライバ回路１４から送出する映像信号のタイミング（遅延時間設定）を的確に行う必要がある。
In addition, it is preferable that the delay time knurling can be set as each delay time by selecting an arbitrary time from a plurality of sizes (time) such as 10 ns, 15 ns, and 20 ns. In 3D display, it is necessary to display images of the right eye and the left eye alternately on the display screen. In 3D display, compared to 2D display, the frame rate for rewriting a display image is faster (generally, twice or more of 2D display), and the selection period (one horizontal scanning period) of one pixel row is also shortened. Therefore, the time constant of the ON / OFF waveform of the gate signal line is likely to be affected, and it is necessary to accurately perform the timing (delay time setting) of the video signal transmitted from the
同様に、動画表示性能を改善する場合も、２倍速あるいは４倍速とフレームレートを高くする必要がある。この場合も、１画素行の選択期間（一水平走査期間）が短くなる。また、４Ｋ２Ｋパネルのように、画素行数が多い場合も、１画素行の選択期間（一水平走査期間）が短くなり、ソースドライバ回路１４から送出する映像信号のタイミング（遅延時間設定）を的確に行う必要がある。
Similarly, to improve the moving image display performance, it is necessary to increase the frame rate to 2 × or 4 ×. Also in this case, the selection period (one horizontal scanning period) of one pixel row is shortened. In addition, even when the number of pixel rows is large as in the 4K2K panel, the selection period (one horizontal scanning period) of one pixel row is shortened, and the timing (delay time setting) of the video signal transmitted from the
図１１に記載された３Ｄ駆動では、上部画素行では、信号書きこみから発光までの期間が長いので駆動用トランジスタのゲート電圧のゆらぎが大きく、下部画素行では、信号書きこみから発光までの期間が短いため、駆動用トランジスタのゲート電圧のゆらぎが小さい。したがって、３Ｄ駆動方式の場合には、画素行上部と下部とで、表示輝度差が発生しやすく、また、表示品位状態が異なる。したがって、本発明の遅延回路による信号書きこみの出力タイミング調整を導入する効果が大きい。本開示の画像表示装置は、上述のように、ソースドライバ回路１４に遅延回路２０４を構成し、ゲートドライバ回路１２ａ同期をとり、また、表示画面２０の位置に対応させて遅延時間を設定することにより、良好な画像表示を実現できる。
In the 3D driving described in FIG. 11, since the period from signal writing to light emission is long in the upper pixel row, the fluctuation of the gate voltage of the driving transistor is large, and in the lower pixel row, the period from signal writing to light emission. Therefore, the fluctuation of the gate voltage of the driving transistor is small. Therefore, in the case of the 3D driving method, a display luminance difference is likely to occur between the upper and lower pixel rows, and the display quality state is different. Therefore, the effect of introducing the output timing adjustment of signal writing by the delay circuit of the present invention is great. As described above, the image display device according to the present disclosure includes the
表示画面２０には、映像表示に基づいて、アノード電流Ｉｄ、カソード電流Ｉｓが流れる。カソード電源出力端から表示画面２０には抵抗Ｒｓがあり、また、アノード電源出力端から表示画面２０には抵抗Ｒｄがある。したがって、アノード電流Ｉｄ、カソード電流Ｉｓが流れることにより、電圧降下が発生する。
An anode current Id and a cathode current Is flow on the
たとえば、図２２に図示するように、カソード電流Ｉｓが流れるとカソード電圧（画素１６のカソード端子電圧など）の電圧波形２０１ａが変化する。カソード電流Ｉｓが大きくなれば、抵抗Ｒｓにより、カソード電圧が上昇する。カソード電流Ｉｓが小さくなれば、カソード電圧の上昇は小さくなる。また、カソード電流Ｉｓが０であれば、カソード電圧はカソード電源電圧と同じになる。以上のように、カソード電流Ｉｓにより表示画面２０あるいは画素１６のカソード電圧が変化する。アノード電流Ｉｄにより表示画面２０あるいは画素１６のアノード電圧が変化する。
For example, as shown in FIG. 22, when the cathode current Is flows, the
図２及び図２２の画素構成では、画素１６の駆動用トランジスタ１１ａのゲート端子とソース端子との間にコンデンサ１９ａが接続されている。発光素子１５は、等価的にコンデンサ１９ｂが構成されている。コンデンサ１９ａとコンデンサ１９ｂとは直列に接続されている。
In the pixel configuration shown in FIGS. 2 and 22, a
カソード電圧が印加されたカソード端子と、駆動用トランジスタ１１ａのゲート端子とは、カソード端子−コンデンサ１９ｂ−コンデンサ１９ａ−駆動用トランジスタ１１ａのゲート端子という経路で交流的に接続されている。したがって、図２２に図示しているように、カソードの電圧波形２０１ａが変化すると、駆動用トランジスタ１１ａのゲート端子の電位も電圧波形２０１ｂと図示するように変化する。
The cathode terminal to which the cathode voltage is applied and the gate terminal of the driving
図２２の画素構成は、カソード電圧の変化が、映像信号に影響を与えやすい。つまり、表示画面２０に流れる電流が増加／減少すると、カソード電圧が上昇／降下する。カソード電圧の上昇／降下により、駆動用トランジスタ１１ａのゲート端子電圧が上昇／降下する。
In the pixel configuration of FIG. 22, a change in the cathode voltage tends to affect the video signal. That is, when the current flowing through the
スイッチ用トランジスタ１１ｂは、ソースドライバ回路１４が出力する映像信号を画素１６の駆動用トランジスタ１１ａのゲート端子に印加する。駆動用トランジスタ１１ａは、印加された映像信号に基づき、電圧−電流変換して、発光素子１５に映像信号に基づく発光電流を供給する。
The switching
駆動用トランジスタ１１ａのゲート端子は、映像信号を保持し、保持した映像信号により、発光素子１５に電流を供給するものである。したがって、駆動用トランジスタ１１ａのゲート端子の電位変化は、スイッチ用トランジスタ１１ｂで画素１６に書き込んだ映像信号を変化させることになる。
The gate terminal of the driving
発光素子１５は、発光電流の大きさに比例して発光輝度が変化する。発光素子１５に供給される電流はアノード電源（アノード電圧を発生する電圧回路：図示せず）、カソード電源（カソード電圧を発生する電圧回路：図示せず）から表示画面２０に供給される。
The
上記電源と表示画面２０との間（表示画面２０内の配線抵抗なども含む）には、抵抗成分がある。この抵抗成分により、画素１６、発光素子１５などに供給される電圧は変化する（電圧波形２０１ａ）。表示画面２０の輝度が高くなれば、表示画面２０のカソード電圧は上昇し、一方、アノード電圧は降下する。表示画面２０の輝度が低くなれば、表示画面２０のカソード電圧は降下し、一方、アノード電圧は上昇する。
There is a resistance component between the power source and the display screen 20 (including the wiring resistance in the display screen 20). Due to this resistance component, the voltage supplied to the
以上のことから、表示画面の発光輝度により、表示画面２０のアノード電圧あるいはカソード電圧は変化する。アノード電圧あるいはカソード電圧に変化は、発光素子１５に供給する電流を変化させてしまうという課題が発生する。
From the above, the anode voltage or cathode voltage of the
図２３は、実施の形態に係る画像表示装置におけるカソード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。ソースドライバ回路１４内には、遅延回路２０４が構成されており、前記遅延回路２０４は、ソースドライバＩＣ（回路）１４に印加されるクロックＣＬＫに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。
FIG. 23 is a diagram for explaining the drive timing representing the relationship between the cathode voltage and the source signal delay time in the image display device according to the embodiment. A
なお、クロックＣＬＫは、ソースドライバ回路１４にＰＬＬ回路を形成し、自己発生させてもよい。また、クロックＣＬＫは、ゲートドライバ回路１２ａと同期をとるため、制御コントロールＩＣ（ＴＣＯＮ：図示せず）でメインクロックＭＣＬＫを発生し、このＭＣＬＫをゲートドライバ回路１２ａ及びソースドライバ回路１４に供給することが好ましい。つまり、ゲートドライバ回路１２ａのシフトクロックも、ソースドライバ回路１４のクロックもＴＣＯＮのメインクロックを分周して発生する。
Note that the clock CLK may be self-generated by forming a PLL circuit in the
画素行ごとに遅延時間を設定あるいは制御できるように構成する。ソースドライバ回路１４の接続位置に近い表示画面２０の画素行（表示画面の端）では、遅延時間は小さくて良いが、表示画面２０の中央部の画素行は遅延時間を長くする必要がある。ソース信号線１８に時定数があるからである。そのため、画素行位置に対応させて、ソースドライバ回路１４から出力する映像信号のタイミング（遅延時間）を設定できるように構成している。以上の構成を採用すれば、遅延時間は、各画素行の遅延時間＋各ブロックまたはチャンネルの遅延時間となる。
The delay time can be set or controlled for each pixel row. The delay time may be small in the pixel row of the
図２３の（ａ１）及び（ｂ１）は、ゲート信号線１７ａ（ＧＳ）の電圧波形である。ゲート電圧は、選択電圧（オン電圧：Ｖｏｎ）と非選択電圧（オフ電圧：Ｖｏｆｆ）があり、オン電圧またはオフ電圧がゲート信号線１７ａに印加される。図２３の（ａ２）及び（ｂ２）は、ソース信号線１８の電圧波形（画素１６に書き込まれる電圧波形）である。
(A1) and (b1) in FIG. 23 are voltage waveforms of the
ソースドライバ回路１４からソース信号線１８に出力される映像電圧信号は、遅延回路２０４によりタイミングを制御して出力される。つまり、図２３の（ａ２）及び（ｂ２）の電圧波形（画素１６に書き込まれる電圧波形）は、遅延回路２０４でタイミング制御されて画素１６に印加される。タイミング制御は、ゲート信号線１７ａ電圧波形のＶｏｆｆからＶｏｎに変化時刻（ｔ１）に同期して実施される。
The video voltage signal output from the
ソードドライバ回路１４とゲートドライバ回路１２ａは、クロックＣＬＫに同期して動作制御が実施される。したがって、ゲート信号線１７ａの電圧波形のＶｏｎからＶｏｆｆに変化時刻（ｔ２）に同期して実施されるともいえる。
The
図２３の（ａ２）及び（ｂ２）に示されたソース信号線１８の電圧波形は、ソース信号線１８に配線抵抗Ｒ及び寄生容量Ｃがあるため鈍る。なお、ゲート信号線１７ａにも配線抵抗Ｒ及び寄生容量Ｃがあるため、電圧（信号）波形が鈍るが、図２３では、説明を容易にするため、あるいは理解を容易にするため、電圧波形の鈍りがないとして図示している。
The voltage waveform of the
図２３の（ａ３）及び（ｂ３）は、カソード電圧２０１ａ変化を図示している。図２３の（ａ３）は、カソード電圧が上昇する場合を示している。図２２の画素構成で、カソード電圧が上昇するのは、表示画面２０に流れる電流が時間とともに増加する場合である。つまり、表示画面２０から発生する光束量が増加する場合である。また、表示画面２０の発光輝度が高くなる場合である。
(A3) and (b3) in FIG. 23 illustrate changes in the
図２３の（ｂ３）は、カソード電圧が降下する場合を示している。図２２の画素構成で、カソード電圧が降下するのは、表示画面２０に流れる電流が時間とともに減少する場合である。つまり、表示画面２０から発生する光束量が減少する場合である。また、表示画面２０の発光輝度が低下する場合である。
FIG. 23 (b3) shows a case where the cathode voltage drops. In the pixel configuration of FIG. 22, the cathode voltage drops when the current flowing through the
図２３の（ａ３）は、カソード電圧が上昇する場合を示すが、カソード電圧の電圧波形２０１ａが変化すると、コンデンサ１９ｂ及び１９ａを介して駆動用トランジスタ１１ａのゲート端子電圧２０１ｂも変化する。したがって、図２３の（ａ３）に図示するように、カソード電圧が上昇すると、駆動用トランジスタ１１ａのゲート端子電圧も上昇する（ゲート端子電圧は時刻ｔ１よりも時刻ｔ２の方が高い）。したがって、駆動用トランジスタ１１ａに書き込む映像信号は、カソード電圧変化による上昇分だけ低くする必要がある。
(A3) of FIG. 23 shows a case where the cathode voltage increases. When the
図２２の画素構成において、本実施の形態に係る画像表示装置では、図２３の（ａ３）に図示するように、表示画面２０の流れる電流が増加する方向（傾向）の場合は、遅延時間を大きくする。表示画面２０の流れる電流が増加する場合（カソード方向（傾向）の場合）は、カソード電流Ｉｓが増加し、カソード電圧が上昇する。カソード電圧の上昇は、駆動用トランジスタ１１ａのゲート端子電圧の上昇を引き起こす。つまり、図２３の（ａ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を大きくする（なお、時刻ｔ１を遅延時間０としている）。
In the pixel configuration of FIG. 22, in the image display device according to the present embodiment, as illustrated in (a3) of FIG. 23, when the current flowing through the
一方、本実施の形態に係る画像表示装置では、図２３の（ｂ３）に図示するように、表示画面２０の流れる電流が減少する方向（傾向）の場合は、遅延時間を小さくする。表示画面２０の流れる電流が減少する場合は、カソード電流Ｉｓが減少し、カソード電圧が降下する。カソード電圧の降下は、駆動用トランジスタ１１ａのゲート端子電圧の降下を引き起こす。つまり、図２３の（ｂ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を小さくする。なお、遅延時間は、表示画面２０で画素行の位置により調整する。ソースドライバ回路１４の接続位置に近い画素行（表示画面２０の上辺または下辺）は、遅延時間を短くし、ソースドライバ回路１４の接続位置から遠い画素行（表示画面２０の中央部）は、遅延時間を短くする。
On the other hand, in the image display device according to the present embodiment, as shown in FIG. 23B3, when the current flowing through the
例えば、アノード電源またはカソード電源から表示画面２０に流れる電流は、アノード配線またはカソード配線に流れる電流を電流測定手段で測定することにより行う。電流測定手段は、電流の変化を測定などする電流（変化）測定回路２０２であってもよい。また、電流だけではなく、電流に比例あるいは電流を想定するデータを取得するものであればよい。また、電流の測定に限定するものではなく、間接的に電流の大きさ、あるいは電流量の変化を把握できるものであれば、いずれのものでもよい。
For example, the current flowing from the anode power source or the cathode power source to the
電流（変化）測定回路２０２が取得した電流あるいは電流データは、制御データとして演算２０３に送られ、演算回路２０３は、遅延時間あるいは遅延データを演算する。演算回路２０３で求められた遅延時間あるいは遅延データは、ソースドライバ回路１４に送られ、ソースドライバ回路１４は、映像信号の設定された遅延時間でソース信号線１８に出力する。
The current or current data acquired by the current (change)
本発明の演算回路２０３は、ソースドライバ回路（ＩＣ）１４の遅延回路を制御し、表示画面２０に印加されるカソード電圧とアノード電圧との間の電位差の増減傾向により、当該画素に印加される映像信号の出力タイミングを制御する。
The
また、他の実施の形態として、表示画面２０に流れる電流または電流の時間微分値の大きさに基づいて、当該画素に印加される映像信号の出力タイミングを制御する。
As another embodiment, the output timing of the video signal applied to the pixel is controlled based on the current flowing through the
また、図２３に示すように、カソード電圧が増加傾向にある場合、基準タイミングよりも出力タイミングを遅く設定し、カソード電圧が減少傾向にある場合、基準タイミングよりも出力タイミングを早く設定することを特徴とする。 As shown in FIG. 23, when the cathode voltage tends to increase, the output timing is set later than the reference timing, and when the cathode voltage tends to decrease, the output timing is set earlier than the reference timing. Features.
また、図２４に示すように、アノード電圧が増加傾向にある場合、基準タイミングよりも出力タイミングを遅く設定し、アノード電圧が減少傾向にある場合、基準タイミングよりも出力タイミングを早く設定することを特徴とする。 Also, as shown in FIG. 24, when the anode voltage tends to increase, the output timing is set later than the reference timing, and when the anode voltage tends to decrease, the output timing is set earlier than the reference timing. Features.
なお、遅延回路は、ソースドライバ回路と画素行との距離に基づいて、出力タイミングを制御する。 Note that the delay circuit controls the output timing based on the distance between the source driver circuit and the pixel row.
また、映像信号を画素に印加するスイッチ用トランジスタ１１ｂが接続されたゲート信号線は、ゲートドライバＩＣ（回路）１２ａとゲートドライバＩＣ（回路）１２ｂにより両側駆動を実施する。遅延制御した映像信号を精度よく画素１６に印加するためである。なお、ＥＬ素子１５に流す電流のオンオフを制御するスイッチ用トランジスタ１１ｄは、ゲートドライバＩＣ（回路）１２ａまたはゲートドライバＩＣ（回路）１２ｂのいずれかの片側駆動で良い。スイッチ用トランジスタ１１ｄのオンオフ制御は高速動作を必要としないからである。
The gate signal line to which the switching
以上の事項は、図２４などの本発明の他の実施の形態おいても適用できることはいうまでもない。 Needless to say, the above matters can be applied to other embodiments of the present invention such as FIG.
なお、以上の実施の形態において、電流あるいは電流データを求めるとしたが、カソード電圧あるいはアノード電圧は、直流電圧であるから、電流あるいは電流データは、表示画面２０で消費する消費電力あるいは消費電力データに置き換えてもよい。
In the above embodiment, the current or current data is obtained. However, since the cathode voltage or the anode voltage is a DC voltage, the current or current data is the power consumption or power consumption data consumed on the
上記実施の形態では、アノード電源またはカソード電源から表示画面２０に流れる電流を、アノード配線またはカソード配線に流れる電流を電流測定手段で測定するとした。しかし、本開示は、これに限定するものではない。
In the above embodiment, the current flowing from the anode power supply or the cathode power supply to the
［１−７．第２の変形例の回路構成］
図２５は、実施の形態の第２の変形例に係る画像表示装置の回路構成図である。図２５に図示するように、映像データを演算回路２０３で演算することにより、電流あるいは電流データを求めてもよい。
[1-7. Circuit configuration of second modification]
FIG. 25 is a circuit configuration diagram of an image display device according to a second modification of the embodiment. As shown in FIG. 25, current or current data may be obtained by calculating video data with an
発光素子１５に流れる電流と、発光素子１５の発光輝度は比例の関係にある。発光素子１５に流れる電流は、駆動用トランジスタ１１ａ（画素１６）に印加する映像信号の大きさ（階調）により決定される。したがって、映像信号から発光素子１５に流れる電流を想定でき、また、発光素子１５は表示画面２０にマトリックス状に配置されていることから、表示画面２０に印加する映像信号を処理すれば、表示画面２０に流れる電流あるいは電流変化を求める（想定する）ことができる。
The current flowing through the
本実施の形態では、ソースドライバ回路１４のガンマ回路（図示せず）をリニアガンマ回路としている。したがって、映像信号から発光素子１５に流す電流を容易に演算により求める（想定する）ことができる。
In this embodiment, the gamma circuit (not shown) of the
発光素子１５は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）で発光効率が異なる。したがって、表示画面２０に流れる電流を求めるためには、ＲＧＢで重みづけ処理を行う必要がある。映像データ（赤はＲＤＡＴＡ、緑はＧＤＡＴＡ、青はＢＤＡＴＡ）は、重みづけされる。重みづけは、発光素子１５はＲＧＢで発光効率が異なるため、単純な映像データの加算では、表示画面２０の消費電力（消費電流：流れる電流）を予測あるいは推定することができないからである。
The
なお、入力データはＲＧＢデータ（赤はＲＤＡＴＡ、緑はＧＤＡＴＡ、青はＢＤＡＴＡ）としているがこれに限定するものではない。ＹＵＶ（輝度データと色度データ）であってもよい。ＹＵＶの場合は、Ｙ（輝度）データあるいはＹデータとＵＶ（色度）データに直接にあるいは、色度に対する発光効率を考慮して輝度データなどに変換して重みづけ処理を行う。 The input data is RGB data (red is RDATA, green is GDATA, and blue is BDATA), but is not limited to this. It may be YUV (luminance data and chromaticity data). In the case of YUV, weighting processing is performed by directly converting to Y (luminance) data or Y data and UV (chromaticity) data, or by converting into luminance data or the like in consideration of light emission efficiency with respect to chromaticity.
たとえば、ＲＤＡＴＡには、定数Ａ１が乗算される。ＧＤＡＴＡには、定数Ａ２が乗算される。ＢＤＡＴＡには、定数Ａ３が乗算される。乗算されたデータは総和回路（ＳＵＭ）（図示せず）で表示画面の電流データ（もしくは類似するデータ）が求められる。 For example, RDATA is multiplied by a constant A1. GDATA is multiplied by a constant A2. BDATA is multiplied by a constant A3. From the multiplied data, a summation circuit (SUM) (not shown) obtains current data (or similar data) on the display screen.
定数Ａ１、Ａ２、Ａ３は、コントローラ回路（図示せず）によりコマンドで書き換えできるように構成することが好ましいことは言うまでもない。もちろん、ユーザーが手動で書き変えできるように構成してもよいことは言うまでもない。 Needless to say, the constants A1, A2, and A3 are preferably configured to be rewritten by a command by a controller circuit (not shown). Of course, it goes without saying that it may be configured so that the user can manually rewrite.
演算回路２０３は、映像信号などから電流あるいは電流データを求め、演算回路２０３は、遅延時間あるいは遅延データを演算する。演算回路２０３で求められた遅延時間あるいは遅延データは、ソースドライバ回路１４に送られ、ソースドライバ回路１４は、映像信号の設定された遅延時間でソース信号線１８に出力する。
The
図２３の実施の形態は、駆動用トランジスタ１１ａがＮチャンネルトランジスタで、Ｖｓｉｇ１が低電圧であり、Ｖｓｉｇ２が高電圧で、ソース信号線１８の電位が、Ｖｓｉｇ１からＶｓｉｇ２に変化させた場合である。
In the embodiment of FIG. 23, the driving
［１−８．第２の変形例の遅延回路による駆動］
図２６は、実施の形態の変形例に係る画像表示装置におけるカソード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。図２６の実施の形態は、駆動用トランジスタ１１ａがＮチャンネルトランジスタで、Ｖｓｉｇ２が高電圧であり、Ｖｓｉｇ１が低電圧で、ソース信号線１８の電位が、Ｖｓｉｇ２からＶｓｉｇ１に変化させた場合である（図２６の（ａ２）及び（ｂ２））。つまり、映像信号電圧が、高電位から低電位に変化する。
[1-8. Drive by Delay Circuit of Second Modification]
FIG. 26 is a diagram for explaining the drive timing representing the relationship between the cathode voltage and the source signal delay time in the image display device according to the modification of the embodiment. In the embodiment of FIG. 26, the driving
図２６の（ａ３）及び（ｂ３）は、カソード電圧２０１ａ変化を図示している。図２６の（ａ３）は、カソード電圧が上昇する場合を示している。図２６の（ｂ３）は、カソード電圧が降下する場合を示している。図２２の画素構成で、カソード電圧が降下するのは、表示画面２０に流れる電流が時間とともに減少する場合である。つまり、表示画面２０から発生する光束量が減少する場合である。また、表示画面２０の発光輝度が低下する場合である。かつ、ソース信号線１８に印加する電圧が、低くなる場合である。たとえば、ｎ画素目に書き込む電圧が、Ｖｓｉｇ１で、１画素行前の（ｎ−１）画素目にＶｓｉｇ２を印加した場合である。
(A3) and (b3) in FIG. 26 illustrate changes in the
図２２の画素構成において、本開示は、図２６の（ａ３）に図示するように、表示画面２０の流れる電流が増加する方向（傾向）の場合は、遅延時間を短くする。表示画面２０の流れる電流が増加する場合（カソード方向（傾向）の場合）は、カソード電流Ｉｓが増加し、カソード電圧が上昇する。カソード電圧の上昇は、駆動用トランジスタ１１ａのゲート端子電圧の上昇を引き起こす。映像信号電圧Ｖｓｉｇ２からＶｓｉｇ１に低下する方向であるため、図２６の（ａ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を短くする（短縮する）。なお、遅延時間は、クロックＣＬＫのカウント数で決定している場合は、クロックをカウントし、映像信号の送出するトリガまでのカウント数を小さくする。
In the pixel configuration in FIG. 22, the present disclosure shortens the delay time when the current flowing through the
本開示は、図２６の（ｂ３）に図示するように、表示画面２０の流れる電流が減少する方向（傾向）の場合は、遅延時間を大きくする。表示画面２０の流れる電流が減少する場合は、カソード電流Ｉｓが減少し、カソード電圧が降下する。カソード電圧の降下は、駆動用トランジスタ１１ａのゲート端子電圧の降下を引き起こす。本開示は、図２６の（ｂ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を大きくする。
In the present disclosure, as illustrated in (b3) of FIG. 26, the delay time is increased when the current flowing through the
図２３と図２６との相違点は、映像信号電圧の変化あるいは方向を考慮して遅延時間を設定あるいは調整あるいは制御した点である。 The difference between FIG. 23 and FIG. 26 is that the delay time is set, adjusted or controlled in consideration of the change or direction of the video signal voltage.
図２７は、実施の形態に係る画像表示装置の電流変化と遅延時間との関係を表すグラフである。図２７は、図２３及び図２６の関係を図示している。図２７において、右側は、図２３のマルチディレイ状態を示している。左側は、図２６のマルチディレイ状態を示している。右側は、映像信号が正方向変化の場合であり、左側は、映像信号が負方向変化の場合である。また、映像信号正方向変化、映像信号負方向変化の場合とも、＋は電流変化（データ変化）が増加する方向を示している。−は電流変化（データ変化）が減少する方向を示している。 FIG. 27 is a graph showing the relationship between the current change and the delay time of the image display apparatus according to the embodiment. FIG. 27 illustrates the relationship between FIG. 23 and FIG. In FIG. 27, the right side shows the multi-delay state of FIG. The left side shows the multi-delay state of FIG. The right side is when the video signal changes in the positive direction, and the left side is when the video signal changes in the negative direction. Further, in the case of the change in the positive direction of the video signal and the change in the negative direction of the video signal, + indicates the direction in which the current change (data change) increases. -Indicates the direction in which the current change (data change) decreases.
電流変化が＋方向（増加）になるほど、遅延時間は小さくする。電流変化が−方向（減少）になるほど、遅延時間は小さくする。ただし、電流変化が−方向に一定以下の場合、電流変化が＋方向に一定以上の場合は、遅延時間は一定値としている。 The delay time is reduced as the current change is in the positive direction (increase). The delay time decreases as the current change becomes negative (decrease). However, the delay time is set to a constant value when the current change is below a certain value in the − direction and when the current change is above a certain value in the + direction.
たとえば、図２７の実線において、映像信号正方向変化の場合は、電流変化あるいは電流の大きさが、Ｉａ１以下の場合は、遅延時間はａ１とし、電流変化あるいは電流の大きさが、Ｉａ２以上の場合は、遅延時間はａ２としている。映像信号負方向変化の場合は、電流変化あるいは電流の大きさが、Ｉｂ１以下の場合は、遅延時間はａ２とし、電流変化あるいは電流の大きさが、Ｉｂ２以上の場合は、遅延時間はａ１としている。 For example, in the solid line of FIG. 27, in the case of a change in the video signal positive direction, if the current change or current magnitude is Ia1 or less, the delay time is a1, and the current change or current magnitude is Ia2 or more. In this case, the delay time is a2. In the case of a change in the negative direction of the video signal, the delay time is a2 when the current change or current magnitude is Ib1 or less, and the delay time is a1 when the current change or current magnitude is Ib2 or more. Yes.
映像信号正方向変化の場合で、電流変化あるいは電流の大きさが、Ｉａ１以上Ｉａ２以下の場合は、遅延時間は、電流変化あるいは電流の大きさが大きくなるに従い、線形的に遅延時間（マルチディレイ）が増大させる。映像信号負方向変化の場合で、電流変化あるいは電流の大きさが、Ｉｂ１以上Ｉｂ２以下の場合は、遅延時間は、電流変化あるいは電流の大きさが大きくなるに従い、線形的に遅延時間（マルチディレイ）が減少させる。 When the video signal changes in the positive direction and the current change or current magnitude is between Ia1 and Ia2, the delay time increases linearly as the current change or current magnitude increases. ) Increase. When the video signal changes in the negative direction and the current change or current magnitude is between Ib1 and Ib2, the delay time increases linearly as the current change or current magnitude increases. ) Decrease.
図２７の点線、一点鎖線は、パネル温度による遅延時間を変化させたものである。パネル温度が高い場合は、実線から一点鎖線の方向に遅延時間に変化させる。パネル温度が低い場合は、実線から点線の方向に遅延時間に変化させる。 The dotted line and the alternate long and short dash line in FIG. 27 are obtained by changing the delay time depending on the panel temperature. When the panel temperature is high, the delay time is changed from the solid line to the one-dot chain line. When the panel temperature is low, the delay time is changed from the solid line to the dotted line.
図２７の実施の形態は、画素構成、トランジスタ特性、パネルの時定数を考慮し、実験等により制御方式を決定する。したがって、画素構成、トランジスタ特性により遅延時間の減少、増加方向は異なることは言うまでもない。また、パネル温度、トランジスタ特性、パネルの時定数により、遅延時間の制御線の傾きは異なることは言うまでもない。 In the embodiment of FIG. 27, the control method is determined by experiments or the like in consideration of the pixel configuration, transistor characteristics, and panel time constant. Therefore, it goes without saying that the direction of decrease and increase in delay time differs depending on the pixel configuration and transistor characteristics. It goes without saying that the slope of the control line for the delay time varies depending on the panel temperature, transistor characteristics, and panel time constant.
以上のように、本開示は、カソード電圧とアノード電圧のうち、少なくも一方の電圧の変化と考慮し、映像信号の遅延時間を設定あるいは調整もしくは制御するものである。また、映像信号の変化方向を考慮して映像信号の遅延時間を設定等するものである。 As described above, the present disclosure sets, adjusts, or controls the delay time of the video signal in consideration of a change in at least one of the cathode voltage and the anode voltage. Also, the delay time of the video signal is set in consideration of the changing direction of the video signal.
なお、遅延時間は、表示画面２０で画素行の位置により調整する。ソースドライバ回路１４の接続位置に近い画素行（表示画面２０の上辺または下辺）は、遅延時間を短くし、ソースドライバ回路１４の接続位置から遠い画素行（表示画面２０の中央部）は、遅延時間を短くする。また、ゲート信号線１７の時定数もあるため、遅延時間は、ゲートドライバ回路１２ａの配置も考慮する必要がある。ゲートドライバ回路１２ａの接続位置に近い表示画面２０の画素は、相対的に遅延時間を短くする。
The delay time is adjusted according to the position of the pixel row on the
ゲートドライバ回路１２ａがドライブするゲート信号線１７には、容量負荷及び抵抗負荷があるため、時定数がある。したがって、表示画面２０の端で、ゲートドライバ回路１２ａが接続されたゲート信号線１７の振幅波形には、スルーレートが高く（鈍りが小さく）、表示画面２０の中央のゲート信号線１７の振幅波形には、スルーレートが低い（波形が鈍っている）。そのため、ソースドライバ回路１４は、表示画面２０の端（ゲート信号線１７とゲートドライバ回路１２ａが接続された近傍）では、遅延時間を小さく設定し、表示画面の中央（ゲートドライバ回路１２ａからの距離が離れた位置）では、遅延時間を相対的に大きくする。本開示は、表示画面２０の位置に対応するため、ソースドライバ回路１４の遅延時間は、各ソースドライバ回路１４に実装位置に対応して設定できるように構成しており、また、１つのソースドライバ回路１４も複数のブロックに分割し、各ブロックで遅延時間を設定できるように構成している。
The
本開示は、上述のように、ソースドライバ回路１４に遅延回路２０４を構成し、ゲートドライバ回路１２ａと同期をとり、また、表示画面２０の位置に対応させて遅延時間を設定することにより、良好な画像表示を実現できる。
As described above, the present disclosure is good by configuring the
［１−９．第３の変形例の回路構成及び回路動作］
図２８は、実施の形態の第３の変形実施の形態に係る画像表示装置の回路構成図である。以下、図２９〜図３３を用いて、図２８の画素構成の動作を説明する。
[1-9. Circuit configuration and circuit operation of third modification]
FIG. 28 is a circuit configuration diagram of an image display device according to a third modified embodiment of the embodiment. Hereinafter, the operation of the pixel configuration of FIG. 28 will be described with reference to FIGS. 29 to 33.
［１−９−１．非発光期間］
図２８の画素回路において、第１のスイッチ用トランジスタ１１ｄがオン状態のとき、発光素子１５にアノード電圧Ｖｄｄから電流が供給され、発光素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄから駆動トランジスタ１１ａを通して発光素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、発光素子１５が駆動電流Ｉｄに応じた輝度で発光する。また、図２８の画素回路において、第１のスイッチ用トランジスタ１１ｄをオフ状態にすることにより、発光素子１５に流れる電流が遮断され、発光素子１５の発光が停止する（非発光）。
[1-9-1. Non-emission period]
In the pixel circuit of FIG. 28, when the
［１−９−２．オフセットキャンセル補正準備期間］
図２９は、実施の形態の第３の変形例に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。オフセットキャンセル補正の準備期間では、第２のスイッチ用トランジスタ１１ｂがオンし、ソース信号線に印加されたリファレンス電圧Ｖｒｅｆが駆動用トランジスタ１１ａのゲート端子に印加される。リファレンス電圧Ｖｒｅｆはソースドライバ回路１４が出力する。
[1-9-2. Offset cancellation correction preparation period]
FIG. 29 is a circuit diagram illustrating an offset cancellation correction preparation period of a pixel circuit according to a third modification of the embodiment. In the preparation period for the offset cancellation correction, the
また、第３のスイッチ用トランジスタ１１ｃがオンし、イニシャル電圧Ｖｉｎｉが発光素子１５のアノード端子に印加される。駆動用トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、駆動用トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉに設定される。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆ、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
In addition, the
［１−９−３．オフセットキャンセル補正期間］
図３０は、実施の形態の第３の変形例に係る画素回路のオフセットキャンセル補正期間を表す回路図である。 図３０に示すように、ゲート信号線１７ｂ（ＧＥ）に選択電圧（オン電圧）が印加され、第１のスイッチ用トランジスタ１１ｄがオンすると、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。すると、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。
[1-9-3. Offset cancellation correction period]
FIG. 30 is a circuit diagram illustrating an offset cancellation correction period of a pixel circuit according to a third modification of the embodiment. As shown in FIG. 30, when the selection voltage (ON voltage) is applied to the
なお、オフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、発光素子１５側には流れないようにするために、発光素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。
In the offset cancel correction period, the cathode voltage Vss of the cathode electrode is set so that the
［１−９−４．書き込み期間］
図３１は、実施の形態の第３の変形例に係る画素回路の書き込み期間を表す回路図である。 図３１に示すように、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ａに選択電圧が印加されることにより、第２のスイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。このとき、発光素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。したがって、駆動用トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサ１９（Ｃｓ）とＥＬ容量（Ｃｅｌ）とで分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９（Ｃｓ）に比較してＥＬ容量（Ｃｅｌ）は、小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。
[1-9-4. Write period]
FIG. 31 is a circuit diagram illustrating a writing period of a pixel circuit according to a third modification of the embodiment. As shown in FIG. 31, the video signal voltage Vsig is applied to the
なお、本発明の実施の形態において、発光素子１５を容量Ｃｅｌとして利用するとしたが、これに限定するものではない。発光素子１５に並列に、別途コンデンサを形成してもよいことは言うまでもない。
In the embodiment of the present invention, the
［１−９−５．発光期間］
図３２は、実施の形態の第３の変形例に係る画素回路の発光期間を表す回路図である。
図３２に示すように、第１のスイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄの大きさに比例して、発光素子１５が発光する。
[1-9-5. Flash duration]
FIG. 32 is a circuit diagram illustrating a light emission period of a pixel circuit according to a third modification of the embodiment.
As shown in FIG. 32, when the
なお、図２８の画素構成は、他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。 Needless to say, the pixel configuration in FIG. 28 can be applied to other embodiments. Needless to say, it can be combined with other embodiments.
つまり、図２８の画素構成においても、図２の画素構成を例示して説明した本変形例の駆動方法を適用できることは言うまでもない。また、図２８の画素構成のパネルを用いて本変形例の特徴ある画像表示装置を構成できることは言うまでもない。また、図２２、図２３、図２４及び図２６の駆動方式、構成あるいは画像表示装置を実施あるいは実現できることは言うまでもない。したがって、説明を省略する。以上の事項は、図３３の画素構成においても同様である。 That is, it is needless to say that the driving method of the present modification described by exemplifying the pixel configuration of FIG. 2 can also be applied to the pixel configuration of FIG. It goes without saying that the characteristic image display device of this modification can be configured using the panel having the pixel configuration of FIG. Needless to say, the drive system, configuration, or image display apparatus shown in FIGS. 22, 23, 24, and 26 can be implemented or realized. Therefore, the description is omitted. The above matters also apply to the pixel configuration in FIG.
以上の実施の形態及びその変形例は、他の実施の形態にも適用できることは言うまでもない。また、実施の形態どうしを適宜組み合わせることができることも言うまでもない。たとえば、図３８、図１９及び図１０などで説明した事項は相互に組み合わせることができる。また、以上のゲートドライバ回路１８は、図２、図２２及び図３３の画素構成、図１１及び図２２の駆動方式と適宜組み合わせることができる。
It goes without saying that the above-described embodiment and its modifications can be applied to other embodiments. Needless to say, the embodiments can be combined as appropriate. For example, the items described in FIG. 38, FIG. 19 and FIG. 10 can be combined with each other. Further, the
［１−１０．第４の変形例の回路構成及び遅延動作］
図３３は、実施の形態の第４の変形例に係る画像表示装置における画素回路の例を示した図である。ゲート信号線１７ａ（Ｇａ）は、スイッチ用トランジスタ１１ｅのゲート端子に接続され、スイッチ用トランジスタ１１ｅをオンオフ制御する。ゲート信号線１７ｂ（Ｇｂ）は、スイッチ用トランジスタ１１ｂのゲート端子に接続され、スイッチ用トランジスタ１１ｂをオンオフ制御する。ゲート信号線１７ｃ（Ｇｃ）は、スイッチ用トランジスタ１１ｃのゲート端子に接続され、スイッチ用トランジスタ１１ｃをオンオフ制御する。ゲート信号線１７ａ（Ｇｄ）は、スイッチ用トランジスタ１１ｄのゲート端子に接続され、スイッチ用トランジスタ１１ｄをオンオフ制御する。
[1-10. Circuit Configuration and Delay Operation of Fourth Modification]
FIG. 33 is a diagram illustrating an example of a pixel circuit in an image display device according to a fourth modification of the embodiment. The
図３３の画素構成では、ゲート信号線１７ａ、１７ｂにゲートドライバ回路１２ａ及び１２ｂが接続され、両側駆動が実施される。ゲート信号線１７ｃ及び１７ｄには、ゲートドライバ回路１２ａのみが接続され、片側駆動が実施される。
In the pixel configuration of FIG. 33,
図３３において、Ｐチャンネルの駆動用トランジスタ１１ａのドレイン端子に、スイッチ用トランジスタ１１ｄのソース端子が接続され、スイッチ用トランジスタ１１ｄのドレイン端子に発光素子１５のアノード端子が接続されている。また、発光素子１５のカソード端子には、カソード電圧Ｖｓｓが印加されている。駆動用トランジスタ１１ａのソース端子には、アノード電圧Ｖｄｄが印加されている。
In FIG. 33, the source terminal of the switching
ゲート信号線１１ｄにオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流が発光素子１５に供給される。発光素子１５は、発光電流の大きさに基づき発光する。
When the on voltage is applied to the
駆動用トランジスタ１１ａのゲート端子とドレイン端子との間には、スイッチ用トランジスタ１１ｂのソース端子とドレイン端子とが接続され、ゲート信号線１７ｃにオン電圧が印加されることにより、駆動用トランジスタ１１ａのゲート端子とドレイン端子との間を短絡（接続）する。
The source terminal and the drain terminal of the switching
駆動用トランジスタ１１ａのゲート端子には、コンデンサ１９ｂの１端子が接続され、コンデンサの他の端子は、スイッチ用トランジスタ１１ｃのドレイン端子と接続されている。スイッチ用トランジスタ１１ｃのソース端子は、ソース信号線１８と接続されている。
One terminal of the
ゲート信号線１７ｂのオン電圧が印加されると、スイッチ用トランジスタ１１ｃがオンして、ソース信号線１８に印加された映像信号（電圧、電流）Ｖｓが、画素１６に印加される。なお、本実施の形態において、映像信号は、映像信号電圧としているが、映像信号電流であってもよい。
When the ON voltage of the
コンデンサ１９ａの一端子は、トランジスタ１１ｂのドレイン端子と接続され、他方の端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加される。
One terminal of the
なお、コンデンサ１９ａの他方の端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。
Although the other terminal of the
トランジスタ１１ｄのソース端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。つまり、コンデンサ１９ａの他の端子と、トランジスタ１１ａのソース端子は、異なる電位の端子と接続してもよい。
Although the source terminal of the
一例として、トランジスタ１１ａのソース端子は、アノード電圧Ｖｄｄが印加された電極または配線と接続し、コンデンサ１１ｅの一方の端子を、直流電圧Ｖｂ＝５（Ｖ）の電圧が印加された電極または配線と接続する構成が例示される。
As an example, the source terminal of the
トランジスタ１１ｅのドレイン端子は、トランジスタ１１ｂのドレイン端子と接続され、トランジスタ１１ｅのソース端子は、リセット電圧Ｖａが印加された電極あるいは信号線と接続されている。ゲート信号線１７ａにオン電圧が印加されることにより、トランジスタ１１ｅがオンし、リセット電圧Ｖａがコンデンサ１９ａに印加される。
The drain terminal of the
トランジスタ１１ｃ、トランジスタ１１ｅはＰチャンネルにし、ＬＤＤ構造を採用する。また、このトランジスタ１１ｃ及び１１ｅは、少なくともダブルゲート（ディアルゲート）以上にする。このましくは、トリプルゲート以上にする。つまり、複数のトランジスタのゲートが直列に接続した構造を採用する。ＬＤＤ構造、マルチゲート（ディアルゲート、トリプルゲート、あるいはそれ以上のゲート数）を採用することにより、トランジスタ１１ｃ及び１１ｅのオフ特性を良好にできる。トランジスタ１１ｃ及び１１ｅのオフ特性を良好にしないと、コンデンサ１９の電荷の良好な保持ができなくなる。
The
なお、トランジスタ１１ｃ及び１１ｅ以外のトランジスタもＰチャンネルを採用し、ＬＤＤ構造を採用することが好ましい。また、必要に応じて、トランジスタはマルチゲート構造とする。
It is preferable that the transistors other than the
トランジスタのマルチゲート（ディアルゲート以上）を用いることにより、また、ＬＤＤ構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。 By using a multi-gate transistor (more than a dual gate) and in combination with an LDD structure, off-leakage can be suppressed, and a good contrast and offset cancel operation can be realized. In addition, good high-luminance display and image display can be realized.
図３３の画素構成では、駆動用トランジスタ１１ａは、Ｐチャンネルトランジスタである。
In the pixel configuration of FIG. 33, the driving
図３４は、実施の形態の第４の変形例に係る画像表示装置における画素回路の例を示した図である。図３４で図示しているように、アノード電圧電源とコンデンサ１９ａの一端子が接続され、コンデンサ１９ａの他の端子は、コンデンサ１９ｂを介して、駆動用トランジスタ１１ａのゲート端子と電気的に接続されている。したがって、アノード電流Ｉｄが流れると、アノード配線抵抗Ｒｄなどによりアノード電圧が変化する。アノード電圧の変化は、コンデンサ１９ａ及び１９ｂによって駆動用トランジスタ１１ａのゲート端子電圧を変化させる。
FIG. 34 is a diagram illustrating an example of a pixel circuit in an image display device according to a fourth modification of the embodiment. As shown in FIG. 34, the anode voltage power supply and one terminal of the
図３３及び図３４の画素構成は、アノード電圧の変化が、映像信号に影響を与えやすい。つまり、表示画面２０に流れる電流が増加／減少すると、アノード電圧が上昇／降下する。アノード電圧の上昇／降下により、駆動用トランジスタ１１ａのゲート端子電圧が上昇／降下する。
In the pixel configurations of FIGS. 33 and 34, changes in the anode voltage tend to affect the video signal. That is, when the current flowing through the
スイッチ用トランジスタ１１ｂは、ソースドライバ回路１４が出力する映像信号を画素１６の駆動用トランジスタ１１ａのゲート端子に印加する。駆動用トランジスタ１１ａは、印加された映像信号に基づき、電圧−電流変換して、発光素子１５に映像信号に基づく発光電流を供給する。
The switching
図３３の画素構成においても、図２２で説明した実施の形態と同様に、駆動用トランジスタ１１ａのゲート端子は、映像信号を保持し、保持した映像信号により、発光素子１５に電流を供給するものである。したがって、駆動用トランジスタ１１ａのゲート端子の電位変化は、スイッチ用トランジスタ１１ｂで画素１６に書き込んだ映像信号を変化させることになる。
In the pixel configuration of FIG. 33 as well, as in the embodiment described with reference to FIG. 22, the gate terminal of the driving
以上のことから、図３３の画素構成の場合は、表示画面の発光輝度により、表示画面２０のアノード電圧は変化する。アノード電圧に変化は、発光素子１５に供給する電流を変化させてしまうという課題が発生する。
From the above, in the pixel configuration of FIG. 33, the anode voltage of the
図２４は、実施の形態の第４の変形例に係る画像表示装置におけるアノード電圧とソース信号遅延時間との関係を表す駆動タイミングを説明する図である。ソースドライバ回路１４、遅延回路（マルチディレイ回路）の構成、動作などは、図２２などで説明しているので説明を省略する。
FIG. 24 is a diagram for explaining drive timing representing the relationship between the anode voltage and the source signal delay time in the image display device according to the fourth modification of the embodiment. The configurations and operations of the
図２４の（ａ１）及び（ｂ１）は、ゲート信号線１７ａ（ＧＳ）の電圧波形である。ゲート電圧は、選択電圧（オン電圧：Ｖｏｎ）と非選択電圧（オフ電圧：Ｖｏｆｆ）があり、オン電圧またはオフ電圧がゲート信号線１７に印加される。
(A1) and (b1) in FIG. 24 are voltage waveforms of the
ソースドライバ回路１４からソース信号線１８に出力される映像電圧信号は、遅延回路２０４によりタイミングを制御して出力される。つまり、図２４の（ａ２）及び（ｂ２）の電圧波形（画素１６に書き込まれる電圧波形）は、遅延回路２０４でタイミング制御されて画素１６に印加する。タイミング制御は、ゲート信号線１７電圧波形のＶｏｆｆからＶｏｎに変化時刻（ｔ１）に同期して実施される。
The video voltage signal output from the
ソードドライバ回路１４とゲートドライバ回路１２ａはクロックＣＬＫに同期して動作制御が実施される。したがって、ゲート信号線１７電圧波形のＶｏｎからＶｏｆｆに変化時刻（ｔ２）に同期して実施されるともいえる。
The
図２４の（ａ３）及び（ｂ３）は、アノード電圧変化を図示している。図２４の（ａ３）は、アノード電圧が上昇する場合を示している。図３４の画素構成で、アノード電圧が上昇するのは、表示画面２０に流れる電流が時間とともに減少する場合である。つまり、表示画面２０から発生する光束量が低下する場合である。また、表示画面２０の発光輝度が低くなる場合である。
(A3) and (b3) in FIG. 24 illustrate changes in the anode voltage. (A3) in FIG. 24 shows a case where the anode voltage increases. In the pixel configuration of FIG. 34, the anode voltage increases when the current flowing through the
図２４の（ｂ３）は、アノード電圧が降下する場合を示している。図３３及び図３４の画素構成で、アノード電圧が降下するのは、表示画面２０に流れる電流が時間とともに増加する場合である。つまり、表示画面２０から発生する光束量が増加する場合である。また、表示画面２０の発光輝度が高くなる場合である。
(B3) of FIG. 24 shows a case where the anode voltage drops. In the pixel configuration shown in FIGS. 33 and 34, the anode voltage drops when the current flowing through the
図２４の（ａ３）は、アノード電圧が上昇する場合を示すが、アノード電圧の電圧波形が変化すると、コンデンサ１９ａ及び１９ｂを介して駆動用トランジスタ１１ａのゲート端子電圧も変化する。したがって、図２４の（ａ３）に図示するように、アノード電圧が上昇すると、駆動用トランジスタ１１ａのゲート端子電圧も上昇する（ゲート端子電圧は時刻ｔ１よりも時刻ｔ２の方が高い）。したがって、駆動用トランジスタ１１ａに書き込む映像信号は、アノード電圧変化による上昇分だけ低くする必要がある。
(A3) in FIG. 24 shows a case where the anode voltage increases. When the voltage waveform of the anode voltage changes, the gate terminal voltage of the driving
図３３及び図３４の画素構成において、本開示は、図２４の（ａ３）に図示するように、表示画面２０の流れる電流が低下する方向（傾向）の場合は、遅延時間を大きくする。表示画面２０の流れる電流が低下する場合は、アノード電流Ｉｓが減少し、アノード電圧が上昇する。アノード電圧の上昇は、駆動用トランジスタ１１ａのゲート端子電圧の上昇を引き起こす。本開示は、図２４の（ａ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を大きくする（なお、時刻ｔ１を遅延時間０としている）。
In the pixel configuration of FIG. 33 and FIG. 34, the present disclosure increases the delay time when the current flowing through the
本開示は、図２４の（ｂ３）に図示するように、表示画面２０の流れる電流が増加する方向（傾向）の場合は、遅延時間を小さくする。表示画面２０の流れる電流が増加する場合は、アノード電流Ｉｓが増加し、アノード電圧が低下する。アノード電圧の降下は、駆動用トランジスタ１１ａのゲート端子電圧の降下を引き起こす。本開示は、図２４の（ｂ２）に図示するように、ソースドライバ回路１４から出力する映像信号の遅延時間を小さくする。他の構成、動作は図２２及び図２５などで説明しているので説明を省略する。
In the present disclosure, as illustrated in (b3) of FIG. 24, the delay time is reduced when the current flowing through the
つまり、図３３及び図３４の画素構成においても、図２の画素構成を例示して説明した本実施の形態の駆動方法を適用できることは言うまでもない。また、図３３の画素構成のパネルを用いて本開示の特徴ある画像表示装置を構成できることは言うまでもない。また、図２２、図２３、図２４及び図２６の駆動方式、構成あるいは画像表示装置を実施あるいは実現できることは言うまでもない。したがって、説明を省略する。以上の事項は、図３３の画素構成においても同様である。 That is, it goes without saying that the driving method of the present embodiment described by exemplifying the pixel configuration of FIG. 2 can also be applied to the pixel configurations of FIGS. It goes without saying that a characteristic image display device of the present disclosure can be configured using the panel having the pixel configuration of FIG. Needless to say, the drive system, configuration, or image display apparatus shown in FIGS. 22, 23, 24, and 26 can be implemented or realized. Therefore, the description is omitted. The above matters also apply to the pixel configuration in FIG.
［１−１１．その他］
以上の実施の形態は、他の実施の形態にも適用できることは言うまでもない。また、実施の形態どうしを適宜組み合わせることができることも言うまでもない。たとえば、図３８、図１９及び図１０などで説明した事項は相互に組み合わせることができる。また、以上のゲートドライバ回路１８は、図２、図２２及び図３３の画素構成、図１１及び図２２の駆動方式と適宜組み合わせることができる。
[1-11. Others]
It goes without saying that the above embodiment can be applied to other embodiments. Needless to say, the embodiments can be combined as appropriate. For example, the items described in FIG. 38, FIG. 19 and FIG. 10 can be combined with each other. Further, the
なお、本実施の形態において、両側駆動とは、表示画面２０の左右に配置された２つのゲートドライバ回路１２ａ及び１２ｂで駆動するとしたが、これに限定するものではない。両側駆動とは、２つのゲートドライバ回路で駆動するものであれば該当する。たとえば、ゲート信号線１７の片側に２つのゲートドライバ回路を接続または配置し、駆動する方式も該当する。
In the present embodiment, the double-sided drive is driven by the two
つまり、両側駆動とは、１つのゲート信号線１７を複数のゲートドライバ回路で駆動する方式である。また、ゲート信号線１７は、ゲートドライバ回路で駆動するとして説明をするが、これに限定するものではない。たとえば、ポリシリコン技術でアレイ基板に直接にゲートドライバ回路を形成または配置し、このゲートドライバ回路でゲート信号線１７を駆動する構成も該当する。
That is, the both-side drive is a system in which one
本実施の形態は、主として、画素１６に映像信号電圧を印加する方式（プログラム電圧方式）を例示して説明した。しかし、本実施の形態は、これに限定するものではない。画素１６に映像信号電流を印加する方式（プログラム電流方式）であってもよい。また、ＰＷＭ駆動のように、画素１６を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。
In the present embodiment, the method of applying a video signal voltage to the pixel 16 (program voltage method) has been mainly described as an example. However, the present embodiment is not limited to this. A method of applying a video signal current to the pixel 16 (program current method) may be used. Also, a digital drive system that displays the
一例として、ＰＷＭ駆動とは、所定の電圧値をトランジスタ１１ｂで画素１６に印加し、階調に対応するビット数を、トランジスタ１１ｄをオンオフさせて、階調表示する方式が例示される。
As an example, the PWM drive is exemplified by a method in which a predetermined voltage value is applied to the
また、トランジスタ１１ｄをオンオフ制御し、表示画面２０に帯状の黒表示（非表示）を発生させ、表示画面２０に流れる電流量を制御する。
Further, the
また、表示画面２０に流れる電流の大きさに基づいて、アノード電圧Ｖｄｄを可変できるように構成することもできる。表示画面２０に流れる電流が所定値よりも大きい場合は、アノード電圧Ｖｄｄを低下させてパネルの消費電力を抑制する。表示画面２０に流れる電流が所定値よりも小さい場合は、アノード電圧Ｖｄｄを高くあるいは、所定の電圧を保持させて各画素１６の発光素子１５に規定の電流を流れるように制御する。
Further, the anode voltage Vdd can be varied based on the magnitude of the current flowing through the
本実施の形態に係る画像表示装置では、画素１６位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルターを形成することができる。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示画面２０にＲ、Ｇ、Ｂ、Ｗ画素をマトリックス状に配置する。
In the image display device according to the present embodiment, a color filter composed of red (R), green (G), and blue (B) can be formed corresponding to the position of the
画素はＲＧＢの３画素で正方形の形状となるように作製することができる。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてアニールすることにより、１画素内ではトランジスタの特性バラツキが発生しないようにすることができる。 The pixels can be manufactured to have a square shape with three pixels of RGB. Accordingly, each of the R, G, and B pixels has a vertically long pixel shape. Therefore, by annealing the laser irradiation spot in a vertically long shape, it is possible to prevent variation in transistor characteristics within one pixel.
なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢの発光素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢの発光素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。
Note that the pixel aperture ratios of R, G, and B may be varied. By making the aperture ratios different, the current densities flowing in the
また、必要に応じて、白（Ｗ）の画素を形成する。つまり、画素は、Ｒ、Ｇ、Ｂ、Ｗから構成される。Ｒ、Ｇ、Ｂ、Ｗに構成することにより、高輝度化が可能となる。また、Ｒ、Ｇ、Ｂ、Ｇとする構成も例示される。 Further, white (W) pixels are formed as necessary. That is, the pixel is composed of R, G, B, and W. By using R, G, B, and W, high luminance can be achieved. In addition, configurations of R, G, B, and G are also exemplified.
本発明の実施の形態では、ＲＧＢの３原色に加えて、Ｗ（白）の画素１６Ｗを有することもできる。画素１６Ｗを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。 In the embodiment of the present invention, in addition to the three primary colors RGB, a W (white) pixel 16W may be provided. By forming or arranging the pixel 16W, the color peak luminance can be satisfactorily realized. In addition, high luminance display can be realized.
表示装置のカラー化は、マスク蒸着により行うが、本発明の実施の態様はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。 The display device is colored by mask vapor deposition, but the embodiment of the present invention is not limited to this. For example, a blue light emitting EL layer may be formed, and the emitted blue light may be converted into R, G, B light by an R, G, B color conversion layer (CCM: Color Change Mediums).
なお、表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。 A circularly polarizing plate (circularly polarizing film) (not shown) can be disposed on the light exit surface of the display device. What integrated the polarizing plate and the phase film is called a circularly polarizing plate (circularly polarizing film).
以上の実施の形態は、本発明の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。 It goes without saying that the above embodiment can be applied to other embodiments of the present invention. Needless to say, it can be combined with other embodiments.
上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。 The contents (or part of the contents) described in each drawing of the above embodiment can be applied to various electronic devices. Specifically, it can be applied to a display portion of an electronic device.
そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。 Such electronic devices include video cameras, digital cameras, goggles-type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, portable information terminals (mobile computers, mobile phones, portable games) Or an image reproducing apparatus (specifically, an apparatus having a display capable of reproducing a recording medium such as a digital versatile disc (DVD) and displaying the image). .
［１−１２．画像表示装置の応用例］
図３５は、実施の形態に係る画像表示装置を用いたディスプレイの概観図である。 図３５に示されたディスプレイは、筐体３１２と、保持台３１３と、本開示の画像表示装置（ＥＬ表示パネル）３１１とを含む。図３５に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３５に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
[1-12. Application example of image display device]
FIG. 35 is a schematic view of a display using the image display device according to the embodiment. The display shown in FIG. 35 includes a
図３６は、実施の形態に係る画像表示装置を用いたカメラの概観図である。図３６に示されたカメラは、シャッター３２１と、ビューファインダ３２２と、カーソル３２３とを含む。図３６に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図３６示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
FIG. 36 is a schematic view of a camera using the image display device according to the embodiment. The camera shown in FIG. 36 includes a
図３７は、実施の形態に係る画像表示装置を用いたコンピュータの概観図である。図３７に示されたコンピュータは、キーボード３３１と、タッチパッド３３２とを含む。図３７に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３７に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
FIG. 37 is an overview of a computer using the image display device according to the embodiment. The computer shown in FIG. 37 includes a
かかる電子機器の表示部に、上記実施の形態で説明した画像表示装置（表示パネル）もしくは駆動方式を用いた構成とすることで、上述の図３５〜図３７の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。 By using the image display device (display panel) or the driving method described in the above embodiment for the display portion of such an electronic device, the image quality of the information devices shown in FIGS. 35 to 37 is improved. In addition, the cost can be reduced. In addition, inspection and adjustment can be easily performed.
上記実施の形態及びその変形例は、他の実施の形態と適宜組み合わせて実施することが可能である。 The above embodiment and the modifications thereof can be implemented in combination with any of the other embodiments as appropriate.
たとえば、図３７のノート型パーソナルコンピュータの画像表示装置３１１として、本実施の形態で図示した、あるいは説明した画像表示装置（表示パネル）を採用し、また、情報機器を構成することができることは言うまでもない。
For example, the image display device (display panel) illustrated or described in this embodiment can be adopted as the
なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。たとえば、図２３、図２７、図２４及び図２６の遅延時間の設定あるいは制御あるいは駆動方式は、他の表示パネル／画像表示装置にも適用できることは言うまでもない。また、図２２及び図２５などで説明した遅延時間の算出あるは求める方式も他の表示パネル／画像表示装置に適用できることは言うまでもない。また、図１６、図１０及び図１９などで説明したドライバ構成あるいは駆動方法についても、他の表示パネル／画像表示装置に適用できることは言うまでもない。以上のように、本明細書で記載した事項は、ＥＬ素子を用いた画像表示装置のみに限定されるものではない。たとえば、液晶表示デバイス、ＦＥＤ（フィールドエミッションディスプレイ）、ＳＥＤ（キャノンと東芝が開発したディスプレイ）などの他のディスプレイにも適用できることは言うまでもない。 In the above embodiment, the image display device has been described. However, it goes without saying that the technical idea described in the present specification can be applied not only to the image display device but also to other display devices. For example, the delay time setting, control, or driving method shown in FIGS. 23, 27, 24, and 26 can be applied to other display panels / image display apparatuses. Needless to say, the method of calculating or obtaining the delay time described with reference to FIGS. 22 and 25 can also be applied to other display panels / image display apparatuses. Needless to say, the driver configuration or driving method described in FIGS. 16, 10, and 19 can be applied to other display panels / image display apparatuses. As described above, the matters described in this specification are not limited to only an image display device using an EL element. Needless to say, the present invention can be applied to other displays such as a liquid crystal display device, FED (field emission display), and SED (display developed by Canon and Toshiba).
また、各図面等で説明した内容は特に断りがなくとも、他の実施の形態と組み合わせることができる。たとえば、図２、図２８及び図３３の実施の形態に係る画像表示装置にタッチパネルなどを付加し、図２５、図２７及び図２４に図示する情報表示装置などを構成することができる。 Further, the contents described in the drawings and the like can be combined with other embodiments without particular notice. For example, the information display device shown in FIGS. 25, 27, and 24 can be configured by adding a touch panel or the like to the image display device according to the embodiment of FIGS.
本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。 The image display apparatus according to the present embodiment is a concept including system equipment such as information equipment. The concept of a display panel includes system devices such as information devices in a broad sense.
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。 As described above, the embodiments have been described as examples of the technology in the present disclosure. For this purpose, the accompanying drawings and detailed description are provided.
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。 Accordingly, among the components described in the attached drawings and detailed description, not only the components essential for solving the problem, but also the components not essential for solving the problem in order to exemplify the above technique. May also be included. Therefore, it should not be immediately recognized that these non-essential components are essential as those non-essential components are described in the accompanying drawings and detailed description.
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。 Moreover, since the above-mentioned embodiment is for demonstrating the technique in this indication, a various change, replacement, addition, abbreviation, etc. can be performed in a claim or its equivalent range.
本開示は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。 The present disclosure is particularly useful for an active organic EL flat panel display.
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ トランジスタ（ＴＦＴ）
１２ａ、１２ｂ ゲートドライバ回路（ＩＣ）
１４ ソースドライバ回路（ＩＣ）
１５ 発光素子
１６ 画素
１７ａ、１７ｂ、１７ｃ、１７ｄ ゲート信号線
１８ ソース信号線
１９ａ、１９ｂ コンデンサ
２０ 表示画面
８１ 画素行
１０１ａ、１０１ｂ シフトレジスタ回路
１０２ ＯＲ回路
１０３ 出力バッファ回路
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ 走査・出力バッファ回路
１０５ 入力端子
１０６ 接続端子
１０７ 出力端子
１８１ ＡＮＤ回路
１９１ 切り替え回路
２０２ 電流（変化）測定回路
２０３ 演算回路
２０４ 遅延回路
３１１ 表示パネル（ＥＬ表示装置）
３１２ 筐体
３１３ 保持台
３２１ シャッター
３２２ ビューファインダ
３２３ カーソル
３３１ キーボード
３３２ タッチパッド
11a, 11b, 11c, 11d, 11e Transistor (TFT)
12a, 12b Gate driver circuit (IC)
14 Source Driver Circuit (IC)
DESCRIPTION OF
312
Claims (5)
前記複数の画素に印加する映像信号を出力するソースドライバ回路と、
前記ソースドライバ回路が出力する前記映像信号を伝達するソース信号線と、
ゲートドライバ回路と、
カソード電圧とアノード電圧のうち、少なくとも一方を発生する電圧発生回路とを具備し、
前記複数の画素のそれぞれは、
前記カソード電圧が印加されるカソード端子および前記アノード電圧が印加されるアノード端子の間に配置された発光素子と、
前記映像信号に対応した電流を前記発光素子に流す駆動用トランジスタとを備え、
前記ソースドライバ回路は、
前記ゲートドライバ回路の動作クロックを基準として、前記映像信号の出力タイミングを制御する遅延回路を有し、
前記遅延回路は、前記ゲートドライバ回路からオン電圧がゲート信号線に印加されることで、前記ソースドライバ回路から前記ソース信号線を経由して前記画素の前記駆動用トランジスタのゲート端子に前記映像信号を供給する書き込み期間において、前記電圧発生回路と当該画素との間を流れる電流により予め求められた、当該画素の前記アノード電圧または前記カソード電圧の時間変化率に基づき、前記出力タイミングを変更する
ことを特徴とする画像表示装置。 An active matrix display device having a display screen in which a plurality of pixels are arranged in a matrix,
A source driver circuit that outputs a video signal applied to the plurality of pixels;
A source signal line for transmitting the video signal output by the source driver circuit;
A gate driver circuit;
A voltage generation circuit for generating at least one of a cathode voltage and an anode voltage;
Each of the plurality of pixels is
A light emitting device disposed between a cathode terminal to which the cathode voltage is applied and an anode terminal to which the anode voltage is applied;
A driving transistor for passing a current corresponding to the video signal to the light emitting element;
The source driver circuit is:
A delay circuit for controlling the output timing of the video signal with reference to the operation clock of the gate driver circuit;
The delay circuit is configured such that an ON voltage is applied to the gate signal line from the gate driver circuit , whereby the video signal is supplied from the source driver circuit to the gate terminal of the driving transistor of the pixel via the source signal line. Changing the output timing based on a time rate of change of the anode voltage or the cathode voltage of the pixel obtained in advance by a current flowing between the voltage generation circuit and the pixel in a writing period for supplying An image display device characterized by the above.
前記遅延回路は、前記書き込み期間において、直前の映像信号電圧よりも高い前記映像信号を供給し、かつ、前記時間変化率が正の場合、前記時間変化率が負である場合と比較して、前記出力タイミングを遅くする
請求項１に記載の画像表示装置。 The source driver circuit supplies a video signal voltage corresponding to the video signal to the pixel via the source signal line;
The delay circuit, in the write period, supplying high the video signal than an image signal voltage immediately before, and, prior to SL at between change rate if positive, as compared with when the time rate of change is negative The image display apparatus according to claim 1, wherein the output timing is delayed.
前記遅延回路は、前記書き込み期間において、直前の映像信号電圧よりも低い前記映像信号を供給し、かつ、前記時間変化率が負の場合、前記時間変化率が正である場合と比較して、前記出力タイミングを遅くする
請求項１に記載の画像表示装置。 The source driver circuit supplies a video signal voltage corresponding to the video signal to the pixel via the source signal line;
The delay circuit, in the write period, and supplies the video signal is lower than the video signal voltage immediately before, and, prior to SL when between the rate of change for negative, compared with when the time rate of change is positive The image display apparatus according to claim 1, wherein the output timing is delayed.
前記複数の画素のそれぞれは、さらに、
前記駆動用トランジスタのゲート端子とソース端子との間に接続されたコンデンサとを有する
ことを特徴とする請求項１に記載の画像表示装置。 The light emitting element is connected between a source terminal of the driving transistor and the cathode terminal,
Each of the plurality of pixels further includes
The image display apparatus according to claim 1, further comprising a capacitor connected between a gate terminal and a source terminal of the driving transistor.
前記発光素子と前記駆動用トランジスタとの間に配置されたスイッチング用トランジスタと、
前記駆動用トランジスタのゲート端子及び前記アノード端子に接続されたコンデンサとを有する
ことを特徴とする請求項１に記載の画像表示装置。 Each of the plurality of pixels further includes
A switching transistor disposed between the light emitting element and the driving transistor;
The image display device according to claim 1, further comprising a capacitor connected to a gate terminal and the anode terminal of the driving transistor.
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