JP6291670B2

JP6291670B2 - Display device and display method

Info

Publication number: JP6291670B2
Application number: JP2014017623A
Authority: JP
Inventors: 俊輔板倉
Original assignee: Joled Inc
Current assignee: Joled Inc
Priority date: 2014-01-31
Filing date: 2014-01-31
Publication date: 2018-03-14
Anticipated expiration: 2034-01-31
Also published as: JP2015145886A

Description

本開示は、表示装置および表示方法、特に、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置および表示方法に関する。 The present disclosure relates to a display device and a display method, and more particularly, to a display device and a display method using an organic electroluminescence (EL) element.

電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す。）を用いた有機ＥＬディスプレイが知られている。この有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有する。 As a display device using a current-driven light emitting element, an organic EL display using an organic electroluminescence element (hereinafter referred to as an organic EL element) is known. This organic EL display has the advantages of good viewing angle characteristics and low power consumption.

有機ＥＬディスプレイは、複数のゲート信号線、複数のソース信号線、複数の表示画素、および、駆動回路等を備えている。複数の表示画素のそれぞれは、ゲート信号線とソース信号線との交差点に配置され、選択トランジスタ、容量素子（コンデンサ）、駆動トランジスタおよび有機ＥＬ素子等を備えている（例えば、特許文献１参照）。 The organic EL display includes a plurality of gate signal lines, a plurality of source signal lines, a plurality of display pixels, a drive circuit, and the like. Each of the plurality of display pixels is disposed at an intersection of the gate signal line and the source signal line, and includes a selection transistor, a capacitor element (capacitor), a drive transistor, an organic EL element, and the like (for example, see Patent Document 1). .

図１０は、特許文献１の表示画素を示す回路図である。表示画素Ｐ１００は、選択トランジスタＴＳとコンデンサＣｓと駆動トランジスタＴＤと有機ＥＬ素子ＯＥＬ１とを備えている。 FIG. 10 is a circuit diagram showing the display pixel of Patent Document 1. In FIG. The display pixel P100 includes a selection transistor TS, a capacitor Cs, a drive transistor TD, and an organic EL element OEL1.

選択トランジスタＴＳは、Ｐチャネル型ＭＯＳトランジスタであり、ゲート信号線ＧＬに印加される走査信号Ｓｃａｎに応じて、ソース信号線ＳＬとノードＮ１との間の導通および非導通を切り替える。コンデンサＣｓは、データ信号Ｖｄａｔａが書き込まれるコンデンサであり、一端がノードＮ１に接続されている。駆動トランジスタＴＤは、Ｐチャネル型ＭＯＳトランジスタであり、コンデンサＣｓに書き込まれた電圧信号の大きさに応じた駆動電流を有機ＥＬ素子ＯＥＬ１に供給する。駆動トランジスタＴＤは、ゲート端子がノードＮ１に、ドレイン端子が有機ＥＬ素子ＯＥＬ１のアノード電極にそれぞれ接続され、ソース端子にアノード電圧ＶＴＦＴが入力されている。有機ＥＬ素子ＯＥＬ１は、駆動トランジスタＴＤから供給される駆動電流に応じて発光する素子である。 The selection transistor TS is a P-channel MOS transistor, and switches between conduction and non-conduction between the source signal line SL and the node N1 according to the scanning signal Scan applied to the gate signal line GL. The capacitor Cs is a capacitor to which the data signal Vdata is written, and one end is connected to the node N1. The drive transistor TD is a P-channel MOS transistor, and supplies a drive current corresponding to the magnitude of the voltage signal written in the capacitor Cs to the organic EL element OEL1. The drive transistor TD has a gate terminal connected to the node N1, a drain terminal connected to the anode electrode of the organic EL element OEL1, and an anode voltage VTFT input to the source terminal. The organic EL element OEL1 is an element that emits light according to the drive current supplied from the drive transistor TD.

特開２００７−１４８４００号公報JP 2007-148400 A

しかしながら、上述した表示画素Ｐ１００では、コンデンサＣｓに充電された電荷が、選択トランジスタＴＳの寄生容量を通じ、ゲート信号線ＧＬ側に放電される突き抜け現象が発生する場合がある。この場合、コンデンサＣｓの電荷の量が低下するため、有機ＥＬ素子ＯＥＬ１の発光輝度が低下するという問題がある。 However, in the display pixel P100 described above, there may be a penetration phenomenon in which the charge charged in the capacitor Cs is discharged to the gate signal line GL side through the parasitic capacitance of the selection transistor TS. In this case, since the amount of charge of the capacitor Cs decreases, there is a problem that the light emission luminance of the organic EL element OEL1 decreases.

本開示は、突き抜け現象による発光輝度の低下を低減することが可能な表示装置および表示方法を提供する。 The present disclosure provides a display device and a display method capable of reducing a decrease in light emission luminance due to a punch-through phenomenon.

本開示における表示装置は、駆動電流に応じて発光する発光素子と、ソース信号線に印加される輝度信号に応じた電荷を蓄積するコンデンサと、前記コンデンサに保持された電荷の大きさに応じた前記駆動電流を前記発光素子に供給する駆動トランジスタと、前記ソース信号線と前記コンデンサの一端との間の導通および非導通を切り替える選択トランジスタと、ゲート端子に印加される補完用信号の大きさに応じて前記コンデンサに電荷を供給する電荷補完用トランジスタとを備えた表示画素と、前記電荷補完用トランジスタをオフ状態に設定した状態で、前記コンデンサに前記輝度信号に応じた電荷を蓄積させる書き込み処理と、前記書き込み処理の終了時に前記コンデンサから前記選択トランジスタのゲート端子側に流出する電荷の補完を行うために、前記書き込み処理の実行後、前記発光素子の発光を行う発光期間を含む電荷補完期間が終了するまで、前記流出する電荷の量に応じて設定された前記補完用信号を前記電荷補完用トランジスタのゲート端子に印加する電荷補完処理とを実行する制御部と、を備える。 A display device according to the present disclosure includes a light emitting element that emits light according to a driving current, a capacitor that accumulates electric charge according to a luminance signal applied to a source signal line, and a magnitude that corresponds to the magnitude of the electric charge held in the capacitor A driving transistor that supplies the driving current to the light emitting element, a selection transistor that switches between conduction and non-conduction between the source signal line and one end of the capacitor, and a magnitude of a complementary signal applied to the gate terminal And a writing process for storing charges corresponding to the luminance signal in the capacitor in a state in which the charge complementing transistor is set in an off state. And compensation of charge flowing out from the capacitor to the gate terminal side of the selection transistor at the end of the writing process. In order to perform the charging process, after the writing process is performed, the complementary signal set in accordance with the amount of the outflowing charge is used until the charge complementing period including the light emitting period in which the light emitting element emits light ends. And a control unit that executes charge supplement processing applied to the gate terminal of the complementary transistor.

本開示における表示装置および表示方法は、突き抜け現象による発光輝度の低下を低減することができる。 The display device and the display method in the present disclosure can reduce a decrease in light emission luminance due to a punch-through phenomenon.

実施の形態における有機ＥＬディスプレイの外観の一例を示す外観図External view showing an example of an external appearance of an organic EL display in an embodiment 実施の形態における有機ＥＬディスプレイの構成の一例を示すブロック図The block diagram which shows an example of a structure of the organic electroluminescent display in embodiment 実施の形態における表示画素の構成の一例を示す回路図FIG. 6 is a circuit diagram illustrating an example of a structure of a display pixel in an embodiment 実施の形態の表示画素に接続された各信号線の電圧波形の一例と、コンデンサの電圧の一例とを示す波形図Waveform diagram showing an example of the voltage waveform of each signal line connected to the display pixel of the embodiment and an example of the voltage of the capacitor 実施の形態の初期化期間における表示画素の状態の一例を示す図FIG. 6 illustrates an example of a state of a display pixel in an initialization period according to an embodiment 実施の形態のＶｔ補償期間における表示画素の状態の一例を示す図The figure which shows an example of the state of the display pixel in the Vt compensation period of embodiment 実施の形態の書き込み期間における表示画素の状態の一例を示す図FIG. 6 illustrates an example of a state of a display pixel in a writing period of an embodiment 実施の形態の突き抜け現象が発生したときの表示画素の状態の一例を示す図The figure which shows an example of the state of a display pixel when the penetration phenomenon of embodiment generate | occur | produces 実施の形態の発光期間の開始時における表示画素の状態の一例を示す図FIG. 6 is a diagram illustrating an example of a state of a display pixel at the start of a light emission period in an embodiment 実施の形態の発光期間における表示画素の状態の一例を示す図FIG. 6 illustrates an example of a state of a display pixel in a light emission period of an embodiment 特許文献１の表示画素を示す回路図Circuit diagram showing display pixel of Patent Document 1

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。 Hereinafter, embodiments will be described in detail with reference to the drawings as appropriate. However, more detailed description than necessary may be omitted. For example, detailed descriptions of already well-known matters and repeated descriptions for substantially the same configuration may be omitted. This is to avoid the following description from becoming unnecessarily redundant and to facilitate understanding by those skilled in the art.

なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。 The inventor provides the accompanying drawings and the following description in order for those skilled in the art to fully understand the present disclosure, and is not intended to limit the subject matter described in the claims. Absent.

（実施の形態）
以下、図１〜９を用いて、実施の形態を説明する。 (Embodiment)
Hereinafter, embodiments will be described with reference to FIGS.

［１．有機ＥＬディスプレイの構成］
図１Ａは、有機ＥＬディスプレイの外観の一例を示す外観図である。図１Ｂは、有機ＥＬディスプレイの構成の一例を示すブロック図である。 [1. Configuration of organic EL display]
FIG. 1A is an external view showing an example of an external appearance of an organic EL display. FIG. 1B is a block diagram illustrating an example of a configuration of an organic EL display.

図１Ａおよび図１Ｂに示す有機ＥＬディスプレイ１００は、有機ＥＬパネル１０、ソースドライバ２０、ＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ、プリント基板）３０、ゲートドライバ４０、ＰＣＢ５０、および、ＴＣＯＮ（タイミングコントローラ）６０を備えている。 An organic EL display 100 shown in FIGS. 1A and 1B includes an organic EL panel 10, a source driver 20, a PCB (Printed Circuit Board) 30, a gate driver 40, a PCB 50, and a TCON (timing controller) 60. Yes.

［１−１．有機ＥＬパネルの構成］
有機ＥＬパネル１０は、表示領域１１と、ガラス基板１２とを備えている。 [1-1. Configuration of organic EL panel]
The organic EL panel 10 includes a display area 11 and a glass substrate 12.

表示領域１１は、映像を表示するための領域である。表示領域１１には、行毎に配置された複数のゲート信号線ＧＬと、列毎に配置された複数のソース信号線ＳＬと、複数の表示画素とが形成されている。 The display area 11 is an area for displaying an image. In the display region 11, a plurality of gate signal lines GL arranged for each row, a plurality of source signal lines SL arranged for each column, and a plurality of display pixels are formed.

ガラス基板１２は、表示領域１１とＰＣＢ３０およびＰＣＢ５０とを繋ぐ配線（ゲート信号線ＧＬおよびソース信号線ＳＬ）が形成されている。 In the glass substrate 12, wirings (gate signal lines GL and source signal lines SL) that connect the display region 11 to the PCB 30 and the PCB 50 are formed.

［１−１−１．表示画素の構成］
複数の表示画素は、本実施の形態では、図１Ｂに示すように、複数の表示画素群Ｐで構成されている。 [1-1-1. Display Pixel Configuration]
In the present embodiment, the plurality of display pixels includes a plurality of display pixel groups P as shown in FIG. 1B.

表示画素群Ｐは、本実施の形態では、図１Ｂに示すように、Ｒ（赤）Ｇ（緑）Ｂ（青）の３原色に対応した３つの表示画素ＰＲ、ＰＧ、ＰＢで構成されている。 In the present embodiment, the display pixel group P includes three display pixels PR, PG, and PB corresponding to the three primary colors R (red), G (green), and B (blue), as shown in FIG. 1B. Yes.

表示画素ＰＲ、ＰＧ、ＰＢは、ゲート信号線ＧＬ_ｋｉ（ｋ＝１または２、ｉ＝１〜ｍ、ｍは行数）とソース信号線ＳＬ_ｈｊ（ｈ＝ＲまたはＧまたはＢ、ｊ＝１〜ｎ、ｎは列数）との交差点のそれぞれにマトリックス状に配置されている。詳細には、各列毎に色が異なり、赤色（Ｒ）の表示画素ＰＲで構成される赤色画素列、緑色（Ｇ）の表示画素ＰＧで構成される緑色画素列、青色（Ｂ）の表示画素ＰＢで構成される青色画素列が、この順に３ｎ列分繰り返し配置されている。 The display pixels PR, PG, and PB include a gate signal line GL _ki (k = 1 or 2, i = 1 to m, m is the number of rows) and a source signal line SL _hj (h = R or G or B, j = 1). -N and n are arranged in a matrix at each of the intersections with n). Specifically, the color is different for each column, a red pixel column composed of red (R) display pixels PR, a green pixel column composed of green (G) display pixels PG, and a blue (B) display. Blue pixel columns composed of the pixels PB are repeatedly arranged in this order for 3n columns.

表示領域１１には、表示画素ＰＲ、ＰＧ、ＰＢの配置に応じて、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されている。つまり、表示画素ＰＲが配置されている赤色画素列上に赤（Ｒ）のカラーフィルタが形成されている。表示画素ＰＧが配置されている緑色画素列上に緑（Ｇ）のカラーフィルタが形成されている。表示画素ＰＢが配置されている青色画素列上に、青（Ｂ）のカラーフィルタが形成されている。形成されたカラーフィルタの色に応じて、表示画素群Ｐの発光色が決まる。 In the display area 11, red (R), green (G), and blue (B) color filters are formed in accordance with the arrangement of the display pixels PR, PG, and PB. That is, a red (R) color filter is formed on the red pixel row in which the display pixels PR are arranged. A green (G) color filter is formed on the green pixel column in which the display pixels PG are arranged. A blue (B) color filter is formed on the blue pixel column in which the display pixels PB are arranged. The emission color of the display pixel group P is determined according to the color of the formed color filter.

なお、表示画素ＰＲ、ＰＧ、ＰＢそれぞれの開口率は、異ならせてもよい。開口率を異ならせることにより、ＲＧＢそれぞれの表示画素ＰＲ、ＰＧ、ＰＢを構成する有機ＥＬ素子に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、表示画素ＰＲ、ＰＧ、ＰＢを構成する有機ＥＬ素子の劣化速度を同一にすることができる。劣化速度を同一にすれば、有機ＥＬディスプレイのホワイトバランスずれの発生を抑制あるいは低減することができる。 Note that the aperture ratios of the display pixels PR, PG, and PB may be different. By varying the aperture ratio, it is possible to vary the current density flowing in the organic EL elements constituting the RGB display pixels PR, PG, and PB. By making the current densities different, the deterioration rates of the organic EL elements constituting the display pixels PR, PG, and PB can be made the same. If the deterioration rate is made the same, the occurrence of white balance deviation of the organic EL display can be suppressed or reduced.

また、カラーフィルタは、ＲＧＢのカラーフィルタに限定されものではない。カラーフィルタは、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）のカラーフィルタであっても構わない。 The color filter is not limited to the RGB color filter. The color filter may be a cyan (C), magenta (M), or yellow (Y) color filter.

カラーフィルタの形成は、例えば、マスク蒸着により行うが、これに限定されるものではない。例えば、青色発光の有機ＥＬ素子を形成し、青色光を、Ｒ、Ｇ、Ｂの各色に変換する色変換層（ＣＣＭ：カラーチェンジミディアムズ）を設けても良い。 The color filter is formed by, for example, mask vapor deposition, but is not limited thereto. For example, a blue light emitting organic EL element may be formed, and a color conversion layer (CCM: Color Change Medium) for converting blue light into R, G, and B colors may be provided.

なお、有機ＥＬディスプレイの光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。 A circularly polarizing plate (circularly polarizing film) (not shown) can be disposed on the light exit surface of the organic EL display. What integrated the polarizing plate and the phase film is called a circularly polarizing plate (circularly polarizing film).

また、必要に応じて、ＲＧＢの３種類の表示画素ＰＲ、ＰＧ、ＰＢを用いて構成された表示画素群ＰまたはＣＭＹの３種類の表示画素を用いて構成された表示画素群Ｐに、白（Ｗ）の表示画素ＰＷ（図示せず）を追加しても構わない。つまり、表示領域１１に、表示画素ＰＲ、表示画素ＰＧ、表示画素ＰＢ、表示画素ＰＷの４つを形成しても構わない。Ｒ、Ｇ、Ｂ、Ｗの４種類の表示画素を構成した場合は、高輝度化が可能になる。また、表示画素群Ｐは、表示画素ＰＲ、表示画素ＰＧ、表示画素ＰＢ、表示画素ＰＧの４つ表示画素で構成されていても構わないし、他の組み合わせであっても構わない。 In addition, if necessary, the display pixel group P configured using the three types of RGB display pixels PR, PG, and PB or the display pixel group P configured using the three types of display pixels CMY may be whitened. (W) display pixels PW (not shown) may be added. That is, four display pixels PR, display pixels PG, display pixels PB, and display pixels PW may be formed in the display area 11. When four types of display pixels of R, G, B, and W are configured, high brightness can be achieved. Further, the display pixel group P may be configured by four display pixels of the display pixel PR, the display pixel PG, the display pixel PB, and the display pixel PG, or may be another combination.

図２は、本実施の形態の表示画素ＰＲの構成の一例を示す回路図である。なお、表示画素ＰＧ、ＰＢの構成は、図２に示す表示画素ＰＲの構成と同じである。 FIG. 2 is a circuit diagram showing an example of the configuration of the display pixel PR of the present embodiment. The configuration of the display pixels PG and PB is the same as the configuration of the display pixel PR shown in FIG.

表示画素ＰＲは、図２に示すように、選択トランジスタＴ１、コンデンサＣｓ、電荷補完用トランジスタＴ２、スイッチング素子Ｔ３およびＴ４、駆動トランジスタＴ５および有機ＥＬ素子（発光素子）ＯＥＬ１を備えている。 As shown in FIG. 2, the display pixel PR includes a selection transistor T1, a capacitor Cs, a charge complementing transistor T2, switching elements T3 and T4, a driving transistor T5, and an organic EL element (light emitting element) OEL1.

選択トランジスタＴ１は、ゲート信号線ＧＬ１（第一ゲート信号線に相当）に印加される走査信号Ｓｃａｎに応じて、ソース信号線ＳＬとノードＮ１（＝コンデンサＣｓの一端）との間の導通および非導通を切り替える。選択トランジスタＴ１は、薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）であり、ゲート端子がゲート信号線ＧＬ１に、ソース端子がソース信号線ＳＬに、ドレイン端子がノードＮ１にそれぞれ接続されている。 The selection transistor T1 conducts and does not conduct between the source signal line SL and the node N1 (= one end of the capacitor Cs) according to the scanning signal Scan applied to the gate signal line GL1 (corresponding to the first gate signal line). Switch continuity. The selection transistor T1 is a thin film transistor (TFT) having a gate terminal connected to the gate signal line GL1, a source terminal connected to the source signal line SL, and a drain terminal connected to the node N1.

コンデンサＣｓは、ソース信号線ＳＬに印加される輝度信号Ｖｓｉｇに応じた電荷を蓄積する。コンデンサＣｓは、一端がノードＮ１に、他端がノードＮ３にそれぞれ接続されている。言い換えると、コンデンサＣｓは、一端が選択トランジスタＴ１を介してソース信号線ＳＬに接続され、選択トランジスタＴ１がＯＮ状態のときに、輝度信号Ｖｓｉｇに応じた電荷を蓄積する。 The capacitor Cs accumulates electric charges according to the luminance signal Vsig applied to the source signal line SL. The capacitor Cs has one end connected to the node N1 and the other end connected to the node N3. In other words, the capacitor Cs has one end connected to the source signal line SL via the selection transistor T1 and accumulates electric charge according to the luminance signal Vsig when the selection transistor T1 is in the ON state.

電荷補完用トランジスタＴ２は、ゲート端子に印加される補完用信号Ｃｒの大きさに応じてコンデンサＣｓに電荷を供給する。電荷補完用トランジスタＴ２は、薄膜トランジスタであり、ゲート端子がゲート信号線ＧＬ２（第二ゲート信号線に相当）に、ソース端子がコンデンサＣｓに、ドレイン端子がノードＮ２にそれぞれ接続されている。 The charge complementing transistor T2 supplies a charge to the capacitor Cs in accordance with the magnitude of the complementing signal Cr applied to the gate terminal. The charge complementing transistor T2 is a thin film transistor, and has a gate terminal connected to the gate signal line GL2 (corresponding to the second gate signal line), a source terminal connected to the capacitor Cs, and a drain terminal connected to the node N2.

スイッチング素子Ｔ３は、参照信号Ｒｅｆに応じてノードＮ２に参照電圧Ｖｒｅｆを供給する。スイッチング素子Ｔ３は、薄膜トランジスタであり、ゲート端子に参照信号Ｒｅｆが入力され、ソース端子およびドレイン端子の一端がノードＮ２に接続され、ソース端子およびドレイン端子の他端に参照電圧Ｖｒｅｆが入力されている。 The switching element T3 supplies the reference voltage Vref to the node N2 according to the reference signal Ref. The switching element T3 is a thin film transistor, the reference signal Ref is input to the gate terminal, one end of the source terminal and the drain terminal is connected to the node N2, and the reference voltage Vref is input to the other end of the source terminal and the drain terminal. .

スイッチング素子Ｔ４は、初期信号ＩＮＩに応じてコンデンサＣｓの電荷を放電する。スイッチング素子Ｔ４は、薄膜トランジスタであり、ゲート端子に初期信号ＩＮＩが、ソース端子およびドレイン端子の一端に初期電圧Ｖｉｎｉがそれぞれ入力され、ソース端子およびドレイン端子の他端がノードＮ３に接続されている。 The switching element T4 discharges the capacitor Cs according to the initial signal INI. The switching element T4 is a thin film transistor, and an initial signal INI is input to the gate terminal, an initial voltage Vini is input to one end of the source terminal and the drain terminal, and the other end of the source terminal and the drain terminal is connected to the node N3.

駆動トランジスタＴ５は、コンデンサＣｓに書き込まれた輝度信号Ｖｓｉｇの大きさに応じた駆動電流を有機ＥＬ素子ＯＥＬ１に供給する。駆動トランジスタＴ５は、薄膜トランジスタであり、ゲート端子がノードＮ２に、ソース端子がノードＮ３（有機ＥＬ素子ＯＥＬ１のアノード電極）にそれぞれ接続され、ドレイン端子にアノード電圧ＶＴＦＴが入力されている。 The drive transistor T5 supplies a drive current corresponding to the magnitude of the luminance signal Vsig written in the capacitor Cs to the organic EL element OEL1. The drive transistor T5 is a thin film transistor, the gate terminal is connected to the node N2, the source terminal is connected to the node N3 (the anode electrode of the organic EL element OEL1), and the anode voltage VTFT is input to the drain terminal.

有機ＥＬ素子ＯＥＬ１は、駆動トランジスタＴ５から供給される駆動電流に応じた発光輝度で発光する発光素子の一例である。有機ＥＬ素子ＯＥＬ１は、カソード電極にカソード電圧ＶＥＬが入力され、アノード電極がノードＮ３に接続されている。 The organic EL element OEL1 is an example of a light emitting element that emits light with light emission luminance corresponding to the drive current supplied from the drive transistor T5. In the organic EL element OEL1, the cathode voltage VEL is input to the cathode electrode, and the anode electrode is connected to the node N3.

なお、本実施の形態では、選択トランジスタＴ１、駆動トランジスタＴ５を含むトランジスタが、薄膜トランジスタである場合を例に説明したが、これに限るものではない。トランジスタは、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタであっても構わない。これらも基本的に薄膜トランジスタである。あるいは、トランジスタは、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子等であっても構わないことは言うまでもない。 In this embodiment, the case where the transistors including the selection transistor T1 and the driving transistor T5 are thin film transistors has been described as an example. However, the present invention is not limited to this. The transistor may be a FET, a MOS-FET, a MOS transistor, or a bipolar transistor. These are also basically thin film transistors. Alternatively, it goes without saying that the transistor may be a varistor, thyristor, ring diode, photodiode, phototransistor, PLZT element, or the like.

また、トランジスタは、薄膜トランジスタに限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。 The transistor is not limited to a thin film transistor, and may be a transistor formed on a silicon wafer. For example, a transistor formed of a silicon wafer, peeled off and transferred to a glass substrate is exemplified. Further, a display panel in which a transistor chip is formed using a silicon wafer and a glass substrate is mounted by bonding is exemplified.

なお、トランジスタは、ｎ型のトランジスタおよびｐ型のトランジスタの両方とも、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を採用することが好ましい。 Note that the transistor preferably employs an LDD (Lightly Doped Drain) structure for both the n-type transistor and the p-type transistor.

また、トランジスタは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅｐｏｌｙｃｒｙｓｔａｌｌｉｎｅｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅｐｏｌｙｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓｇｒａｉｎｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：ＴｒａｎｓｐａｒｅｎｔＡｍｏｒｐｈｏｕｓＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ）、アモルファスシリコン（ＡＳ：ａｍｏｒｐｈｏｕｓｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：ｒａｐｉｄｔｈｅｒｍａｌａｎｎｅａｌｉｎｇ）等で形成すればよい。 In addition, the transistor includes high-temperature polysilicon (HTPS), low-temperature polysilicon (LTPS), continuous grain boundary silicon (CGS), transparent silicon oxide (TAS), and transparent oxide semiconductor oxide (TAS). : Transparent Amorphous Oxide Semiconductors (IZO), amorphous silicon (AS), infrared RTA (RTA: rapid thermal annealing), or the like.

また、スイッチング素子Ｔ３およびＴ４は、トランジスタに限定するものではなく、たとえば、ｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。 In addition, the switching elements T3 and T4 are not limited to transistors, and may be, for example, analog switches configured using both p-type transistors and n-type transistors.

トランジスタは、トップゲート構造のトランジスタを用いることが好ましい。トップゲート構造のトランジスタは、寄生容量が比較的小さく、トップゲート端子のゲート電極パターンが遮光層となり有機ＥＬ素子ＯＥＬ１から出射された光を遮光層で遮断するので、トランジスタの誤動作、オフリーク電流を低減できるからである。 As the transistor, a top-gate transistor is preferably used. A transistor with a top gate structure has a relatively small parasitic capacitance, and the gate electrode pattern of the top gate terminal serves as a light shielding layer to block light emitted from the organic EL element OEL1 with the light shielding layer, thereby reducing malfunction of the transistor and off-leakage current. Because it can.

［１−１−２．配線等の構成］
ゲート信号線ＧＬおよびソース信号線ＳＬを含む信号線には、銅配線または銅合金配線を用いても構わない。なお、薄膜トランジスタを形成するための材料として低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅｐｏｌｙｓｉｌｉｃｏｎ）を用いることで、銅配線または銅合金配線により信号線を形成することが可能になる。銅配線としては、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。このように構成すれば、信号線の配線抵抗を低減して、低インピーダンス化を実現でき、より大型のＥＬ表示パネルを実現できる。 [1-1-2. Wiring configuration]
For the signal lines including the gate signal line GL and the source signal line SL, copper wiring or copper alloy wiring may be used. Note that by using low-temperature polysilicon (LTPS) as a material for forming the thin film transistor, a signal line can be formed using a copper wiring or a copper alloy wiring. As the copper wiring, it is preferable to adopt a three-layer structure of Ti—Cu—Ti. With this configuration, it is possible to reduce the wiring resistance of the signal line, to achieve low impedance, and to realize a larger EL display panel.

なお、各信号線は、トランジスタが透明アモルファス酸化物半導体（ＴＡＯＳ：ＴｒａｎｓｐａｒｅｎｔＡｍｏｒｐｈｏｕｓＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒｓ）を用いて形成されている場合には、モリブデン（Ｍｏ）−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。 Note that each signal line may adopt a three-layer structure of molybdenum (Mo) -Cu-Mo in the case where the transistor is formed using a transparent amorphous oxide semiconductor (TAOS: Transient Amorphous Oxide Semiconductors). preferable.

コンデンサＣｓは、ソース信号線ＳＬまたはゲート信号線ＧＬの少なくとも一方にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。 The capacitor Cs is formed or arranged so as to overlap (overlap) at least one of the source signal line SL and the gate signal line GL. In this case, the degree of freedom in layout is improved, a wider space between elements can be secured, and the yield is improved.

ソース信号線ＳＬおよびゲート信号線ＧＬの周囲の領域には、絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）を形成して絶縁し、絶縁膜上に表示画素の画素電極を形成する。 An insulating film or an insulating film (planarizing film) made of an acrylic material is formed and insulated in regions around the source signal line SL and the gate signal line GL, and a pixel electrode of a display pixel is formed on the insulating film.

［１−２．ソースドライバの構成］
ソースドライバ２０は、ここでは、フレキシブルケーブルにソース信号線駆動回路２１を搭載したＣＯＦ（ＣｈｉｐｏｎＦｉｌｍ、ＣｈｉｐｏｎＦｌｅｘｉｂｌｅ）で構成されている。ソース信号線駆動回路２１は、ＴＣＯＮ６０からの電圧信号に応じた輝度信号Ｖｓｉｇをソース信号線ＳＬに印加するＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）である。 [1-2. Source Driver Configuration]
Here, the source driver 20 is constituted by a COF (Chip on Film, Chip on Flexible) in which a source signal line driving circuit 21 is mounted on a flexible cable. The source signal line drive circuit 21 is an IC (Integrated Circuit) that applies a luminance signal Vsig corresponding to the voltage signal from the TCON 60 to the source signal line SL.

ＰＣＢ３０は、ソースドライバ２０とＴＣＯＮ６０とを接続するプリント基板である。 The PCB 30 is a printed circuit board that connects the source driver 20 and the TCON 60.

［１−３．ゲートドライバの構成］
ゲートドライバ４０は、ここでは、フレキシブルケーブルにゲート信号線駆動回路４１を搭載したＣＯＦで構成されている。ゲート信号線駆動回路４１は、ゲート信号線ＧＬのそれぞれに対し、ＴＣＯＮ６０からの電圧信号に応じて、接続されたスイッチング素子をＯＮ状態またはＯＦＦ状態にするための走査信号Ｓｃａｎを印加するＩＣである。 [1-3. Configuration of gate driver]
Here, the gate driver 40 is configured by a COF in which a gate signal line driving circuit 41 is mounted on a flexible cable. The gate signal line drive circuit 41 is an IC that applies a scanning signal Scan for turning on or off a connected switching element to each of the gate signal lines GL in accordance with a voltage signal from the TCON 60. .

本実施の形態のゲートドライバ４０は、さらに、表示画素ＰＲ、ＰＧ、ＰＢを構成する電荷補完用トランジスタＴ２のゲート端子に接続されるゲート信号線ＧＬ２に対し、ＴＣＯＮ６０からの電圧信号に応じた電圧値を有する補完用信号Ｃｒを印加する。 The gate driver 40 of the present embodiment further applies a voltage corresponding to the voltage signal from the TCON 60 to the gate signal line GL2 connected to the gate terminal of the charge complementing transistor T2 constituting the display pixels PR, PG, PB. A complementary signal Cr having a value is applied.

ＰＣＢ５０は、ゲートドライバ４０とＴＣＯＮ６０とを接続するプリント基板である。 The PCB 50 is a printed circuit board that connects the gate driver 40 and the TCON 60.

［１−４．ＴＣＯＮ（タイミングコントローラ）の構成］
ＴＣＯＮ６０は、複数の表示画素を用いた映像の表示を制御する制御部の一例である。 [1-4. Configuration of TCON (timing controller)]
The TCON 60 is an example of a control unit that controls display of an image using a plurality of display pixels.

ＴＣＯＮ６０は、ソース信号線駆動回路２１およびゲート信号線駆動回路４１の制御を行う機能を有する。表示動作時において、ＴＣＯＮ６０は、外部から入力された映像信号に応じた電圧信号をソース信号線駆動回路２１に対して出力する。また、表示動作時において、ＴＣＯＮ６０は、ゲート信号線駆動回路４１に対し、補完用信号Ｃｒを生成させるための電圧信号を出力する。 The TCON 60 has a function of controlling the source signal line drive circuit 21 and the gate signal line drive circuit 41. During the display operation, the TCON 60 outputs a voltage signal corresponding to the video signal input from the outside to the source signal line driving circuit 21. In the display operation, the TCON 60 outputs a voltage signal for generating the complementary signal Cr to the gate signal line driving circuit 41.

なお、ＴＣＯＮ６０は、本実施の形態では、専用のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ：大規模集積回路）により構成されている場合を例に説明するが、これに限るものではない。ＴＣＯＮ６０は、例えば、マイクロプロセッサ（ＭＰＵ）、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムで構成されていても構わない。この場合は、マイクロプロセッサが、上述した各動作を実行させるためのコンピュータプログラムに従って動作することにより、上述した各動作を実現できる。 In this embodiment, the TCON 60 is described as an example of a dedicated LSI (Large Scale Integration), but is not limited thereto. The TCON 60 may be configured by a computer system including a microprocessor (MPU), a ROM, a RAM, and the like, for example. In this case, each operation described above can be realized by the microprocessor operating in accordance with a computer program for executing each operation described above.

［２．有機ＥＬディスプレイの動作］
図３は、表示画素に接続された各信号線の電圧波形の一例と、コンデンサＣｓの電圧の一例とを示す波形図である。図３の（ａ）は、参照信号Ｒｅｆ、初期信号ＩＮＩ、補完用信号Ｃｒおよび走査信号Ｓｃａｎそれぞれの電圧波形を示している。図３の（ｂ）は、コンデンサＣｓの電圧波形（ＶＣｓ）を示している。 [2. Operation of organic EL display]
FIG. 3 is a waveform diagram showing an example of a voltage waveform of each signal line connected to the display pixel and an example of a voltage of the capacitor Cs. FIG. 3A shows voltage waveforms of the reference signal Ref, the initial signal INI, the complementary signal Cr, and the scanning signal Scan. FIG. 3B shows a voltage waveform (VCs) of the capacitor Cs.

図３では、初期化期間、Ｖｔ補償期間、書き込み期間および発光期間のセットを１つのフレームが表示されるフレーム期間としている。図３では、白色の表示を行う時間ｔ１〜時間ｔ７のフレーム期間と、黒色の表示を行う時間ｔ８以降のフレーム期間の２つのフレーム期間について電圧波形を図示している。 In FIG. 3, the set of the initialization period, the Vt compensation period, the writing period, and the light emission period is a frame period in which one frame is displayed. In FIG. 3, voltage waveforms are illustrated for two frame periods, a frame period from time t1 to time t7 in which white display is performed and a frame period after time t8 in which black display is performed.

なお、参照信号Ｒｅｆは、初期化期間およびＶｔ補償期間の間はＨレベル、それ以外はＬレベルである。初期信号ＩＮＩは、初期化期間はＨレベル、それ以外はＬレベルである。走査信号Ｓｃａｎは、書き込み期間はＨレベル、それ以外はＬレベルである。補完用信号Ｃｒは、およびその後の期間を除きＨレベルに設定される。 Note that the reference signal Ref is at the H level during the initialization period and the Vt compensation period, and is at the L level otherwise. The initial signal INI is at the H level during the initialization period and at the L level otherwise. The scanning signal Scan is at the H level during the writing period and at the L level otherwise. The complementary signal Cr is set to the H level except during the subsequent period.

また、図３では、時間ｔ７までのフレームでは白色を、時間ｔ８以降のフレームでは黒色を表示する場合について図示している。つまり、輝度信号Ｖｓｉｇの電圧値は、時間ｔ７までのフレームでは白色を示す値（例えば、最大値）となり、時間ｔ８以降のフレームでは黒色を示す値（例えば、最小値）となる。 Further, FIG. 3 illustrates a case where white is displayed in frames up to time t7 and black is displayed in frames after time t8. That is, the voltage value of the luminance signal Vsig is a value indicating white (for example, the maximum value) in the frames up to the time t7, and is a value indicating black (for example, the minimum value) in the frames after the time t8.

以下の説明では、白色の表示を行うフレーム期間について説明する。なお、黒色の表示を行うフレーム期間については、輝度信号Ｖｓｉｇの値およびコンデンサＣｓの電圧Ｖｃｓが異なるが、動作および突き抜け現象および電荷補完の原理は同じである。 In the following description, a frame period in which white display is performed will be described. In the frame period in which black display is performed, the value of the luminance signal Vsig and the voltage Vcs of the capacitor Cs are different, but the operation, the punch-through phenomenon, and the charge complement principle are the same.

［２−１．初期化期間］
時間ｔ１〜ｔ２は、初期化が行われる初期化期間である。図３に示すように、初期化期間では、ＴＣＯＮ６０は、参照信号Ｒｅｆおよび初期信号ＩＮＩをＨレベルに、走査信号ＳｃａｎをＬレベルに設定する。これにより、スイッチング素子Ｔ３およびＴ４はＯＮ状態に、選択トランジスタＴ１はオフ状態になっている。また、電荷補完用トランジスタＴ２のゲート端子には、補完用信号Ｃｒが印加されている。 [2-1. Initialization period]
Time t1 to t2 is an initialization period in which initialization is performed. As shown in FIG. 3, in the initialization period, the TCON 60 sets the reference signal Ref and the initial signal INI to the H level and the scanning signal Scan to the L level. Thereby, the switching elements T3 and T4 are in the ON state, and the selection transistor T1 is in the OFF state. A complementary signal Cr is applied to the gate terminal of the charge complementing transistor T2.

図４は、初期化期間における表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。初期化期間では、参照電圧Ｖｒｅｆが印加される配線から、スイッチング素子Ｔ３および電荷補完用トランジスタＴ２を介して、コンデンサＣｓの一端に電荷が移動する。さらに、コンデンサＣｓの他端から初期電圧Ｖｉｎｉが印加される配線側に電荷が移動する。 FIG. 4 is a diagram illustrating an example of the state of the display pixels PR, PG, and PB in the initialization period. In the initialization period, charges move from the wiring to which the reference voltage Vref is applied to one end of the capacitor Cs via the switching element T3 and the charge complementing transistor T2. Further, the charge moves from the other end of the capacitor Cs to the wiring side to which the initial voltage Vini is applied.

［２−２．Ｖｔ補償期間］
時間ｔ２〜ｔ３は、閾値電圧（Ｖｔ）のばらつきを補償するための閾値補償（以下、適宜「Ｖｔ補償」と称する）が行われるＶｔ補償期間である。図３に示すように、Ｖｔ補償期間の開始時（時間ｔ２）において、ＴＣＯＮ６０は、初期信号ＩＮＩをＨレベルからＬレベルに遷移させる。これにより、スイッチング素子Ｔ４はオン状態からオフ状態になる。Ｖｔ補償期間の間、スイッチング素子Ｔ３はＯＮ状態に、選択トランジスタＴ１およびスイッチング素子Ｔ４はオフ状態になる。また、電荷補完用トランジスタＴ２のゲート端子には、引き続き、補完用信号Ｃｒが印加されている。 [2-2. Vt compensation period]
Times t <b> 2 to t <b> 3 are Vt compensation periods in which threshold compensation (hereinafter referred to as “Vt compensation” as appropriate) is performed to compensate for variations in threshold voltage (Vt). As shown in FIG. 3, at the start of the Vt compensation period (time t2), the TCON 60 changes the initial signal INI from the H level to the L level. As a result, the switching element T4 changes from the on state to the off state. During the Vt compensation period, the switching element T3 is turned on, and the selection transistor T1 and the switching element T4 are turned off. The complementary signal Cr is continuously applied to the gate terminal of the charge complementing transistor T2.

図５は、Ｖｔ補償期間における表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。Ｖｔ補償期間では、アノード電圧ＶＴＦＴが印加される配線から、駆動トランジスタＴ５を介してコンデンサＣｓの他端に電荷が移動し、コンデンサＣｓの一端から駆動トランジスタＴ５のゲート端子に電荷が移動する。駆動トランジスタＴ５には、ゲートドレイン間電圧が閾値Ｖｔになるまで、当該電荷に応じた電流が流れる。これにより、コンデンサＣｓには、閾値Ｖｔに対応した電荷が蓄積され、閾値Ｖｔの変動に応じた補償が可能になる。 FIG. 5 is a diagram illustrating an example of the state of the display pixels PR, PG, and PB during the Vt compensation period. In the Vt compensation period, the charge moves from the wiring to which the anode voltage VTFT is applied to the other end of the capacitor Cs via the driving transistor T5, and the charge moves from one end of the capacitor Cs to the gate terminal of the driving transistor T5. A current corresponding to the electric charge flows through the driving transistor T5 until the gate-drain voltage reaches the threshold value Vt. As a result, the charge corresponding to the threshold value Vt is accumulated in the capacitor Cs, and compensation according to the fluctuation of the threshold value Vt becomes possible.

Ｖｔ補償期間の終了時（時間ｔ３）、参照信号ＲｅｆがＨレベルからＬレベルに遷移し、スイッチング素子Ｔ３がオン状態からオフ状態に切り替わる。また、次の書き込み期間が始まる前に、補完用信号ＣｒがＨレベルからＬレベルに遷移し、電荷補完用トランジスタＴ２がオン状態からオフ状態に切り替わる。 At the end of the Vt compensation period (time t3), the reference signal Ref transitions from the H level to the L level, and the switching element T3 switches from the on state to the off state. Further, before the next writing period starts, the complementary signal Cr changes from the H level to the L level, and the charge complementary transistor T2 is switched from the on state to the off state.

［２−３．書き込み期間］
時間ｔ４〜ｔ５は、ＴＣＯＮ６０により、コンデンサＣｓに輝度信号Ｖｓｉｇに応じた電荷を蓄積させる書き込み処理が実行される書き込み期間である。図３に示すように、書き込み期間の開始時（時間ｔ３）において、ＴＣＯＮ６０は、走査信号ＳｃａｎをＬレベルからＨレベルに遷移させる。これにより、選択トランジスタＴ１はオフ状態からＯＮ状態になる。また、書き込み期間の間、補完用信号Ｃｒの電圧値は、電荷補完用トランジスタＴ２をオフ状態にする電圧に遷移する。 [2-3. Write period]
Time t4 to t5 is a writing period in which a writing process is performed by the TCON 60 to cause the capacitor Cs to accumulate charges corresponding to the luminance signal Vsig. As shown in FIG. 3, at the start of the writing period (time t3), the TCON 60 changes the scanning signal Scan from the L level to the H level. As a result, the selection transistor T1 changes from the off state to the on state. Further, during the writing period, the voltage value of the complementary signal Cr changes to a voltage that turns off the charge complementary transistor T2.

書き込み期間の間、選択トランジスタＴ１はＯＮ状態に、電荷補完用トランジスタＴ２、スイッチング素子Ｔ３およびスイッチング素子Ｔ４はオフ状態になる。また、書き込み期間の間、ソース信号線ＳＬには、ＴＣＯＮ６０により輝度信号Ｖｓｉｇが印加される。 During the writing period, the selection transistor T1 is turned on, and the charge complementing transistor T2, the switching element T3, and the switching element T4 are turned off. Further, during the writing period, the luminance signal Vsig is applied to the source signal line SL by the TCON 60.

図６は、書き込み期間における表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。書き込み期間では、ソース信号線ＳＬから、選択トランジスタＴ１を介してコンデンサＣｓの一端に電荷が蓄積される。蓄積される電荷の量は、ソース信号線ＳＬに印加された輝度信号Ｖｓｉｇに応じた量となる。 FIG. 6 is a diagram illustrating an example of the state of the display pixels PR, PG, and PB in the writing period. In the writing period, charges are accumulated from the source signal line SL to one end of the capacitor Cs via the selection transistor T1. The amount of charge accumulated is an amount corresponding to the luminance signal Vsig applied to the source signal line SL.

［２−４．突き抜け現象］
書き込み期間の終了時（時間ｔ５）、ＴＣＯＮ６０は、走査信号ＳｃａｎをＨレベルからＬレベルに遷移させる。これにより、選択トランジスタＴ１はオン状態からオフ状態に切り替わる。 [2-4. Penetration phenomenon]
At the end of the writing period (time t5), the TCON 60 changes the scanning signal Scan from the H level to the L level. Thereby, the selection transistor T1 is switched from the on state to the off state.

このとき、コンデンサＣｓの一端から選択トランジスタＴ１の寄生容量を通じて、選択トランジスタＴ１のゲート端子側に電流が流出する突き抜け現象が発生する。 At this time, a penetration phenomenon occurs in which current flows from one end of the capacitor Cs to the gate terminal side of the selection transistor T1 through the parasitic capacitance of the selection transistor T1.

図７は、突き抜け現象が発生したときの表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。図７に示すように、選択トランジスタＴ１のゲートドレイン端子間に形成された寄生容量ＣＰ１を通じて、コンデンサＣｓの電荷が選択トランジスタＴ１のゲート端子側に流出する。 FIG. 7 is a diagram illustrating an example of the state of the display pixels PR, PG, and PB when the penetration phenomenon occurs. As shown in FIG. 7, the charge of the capacitor Cs flows out to the gate terminal side of the selection transistor T1 through the parasitic capacitance CP1 formed between the gate and drain terminals of the selection transistor T1.

ここで、図３の（ｂ）を参照すると、時間ｔ５において、コンデンサＣｓの電荷（電圧ＶＣｓ）は突き抜け現象により減少している。 Here, referring to FIG. 3B, at time t5, the charge (voltage VCs) of the capacitor Cs decreases due to the punch-through phenomenon.

なお、突き抜け現象では、トランジスタのゲート端子に印加される電圧信号の傾きが大きいほど、電荷の流出量が大きく、電圧信号の傾きが小さいほど、電荷の流出量が小さくなる傾向がある。 In the punch-through phenomenon, the larger the slope of the voltage signal applied to the gate terminal of the transistor, the larger the amount of charge flowing out, and the smaller the slope of the voltage signal, the smaller the amount of flowing out charge.

ここで、選択トランジスタＴ１のゲート端子に印加される走査信号Ｓｃａｎは、ゲート信号線駆動回路４１に近いほど、波形のなまりが小さく、ゲート信号線駆動回路４１から遠いほど、波形のなまりが大きい。言い換えると、ゲート信号線駆動回路４１に近い位置に配置された表示画素ほど、傾きの大きい走査信号Ｓｃａｎが供給され、ゲート信号線駆動回路４１に遠い位置に配置された表示画素ほど、傾きの小さい走査信号Ｓｃａｎが供給される。 Here, the scanning signal Scan applied to the gate terminal of the selection transistor T1 has a smaller waveform rounding as it is closer to the gate signal line driving circuit 41, and has a larger waveform rounding as it is farther from the gate signal line driving circuit 41. In other words, the display pixels arranged closer to the gate signal line driving circuit 41 are supplied with the scanning signal Scan having a larger inclination, and the display pixels arranged farther from the gate signal line driving circuit 41 have the smaller inclination. A scanning signal Scan is supplied.

後述する電荷の補完を行わない場合、例えば、有機ＥＬパネルの片側のみにゲート信号線駆動回路４１が配置された有機ＥＬディスプレイでは、ゲート信号線駆動回路４１が配置された側ほど発光輝度が小さくなり、ゲート信号線駆動回路４１から離れるほど発光輝度が大きくなる。また、有機ＥＬパネルの左右両側にゲート信号線駆動回路４１が配置された有機ＥＬディスプレイでは、左右両端に向かうほど発光輝度が低下し、中央付近では、発光輝度が維持される。つまり、突き抜け現象による発光輝度のムラが生じる可能性がある。 In the case where the charge compensation described later is not performed, for example, in an organic EL display in which the gate signal line driving circuit 41 is arranged only on one side of the organic EL panel, the emission luminance is smaller as the side where the gate signal line driving circuit 41 is arranged. Thus, the light emission luminance increases as the distance from the gate signal line drive circuit 41 increases. Further, in the organic EL display in which the gate signal line drive circuits 41 are arranged on both the left and right sides of the organic EL panel, the emission luminance decreases toward the left and right ends, and the emission luminance is maintained near the center. That is, there is a possibility that unevenness in light emission luminance due to the penetration phenomenon occurs.

［２−５．電荷補完］
ＴＣＯＮ６０は、書き込み期間の終了時に発生した突き抜け現象により減少したコンデンサＣｓの電荷を補完する電荷補完処理を実行する。 [2-5. Charge completion]
The TCON 60 executes a charge complementing process that complements the charge of the capacitor Cs that has been reduced due to the punch-through phenomenon that occurred at the end of the writing period.

ＴＣＯＮ６０は、電荷補完処理として、ＣＯＦ４０を用い、流出する電荷の量に応じて予め設定された補完用信号Ｃｒを電荷補完用トランジスタＴ２のゲート端子に印加させる。これにより、電荷補完用トランジスタＴ２のゲートソース間に形成された寄生容量ＣＰ２を通じて、電荷補完用トランジスタＴ２のゲート端子側からコンデンサＣｓの一端に、補完用信号Ｃｒの大きさに応じた量の電荷が補完される。 The TCON 60 uses the COF 40 as the charge complementing process, and applies a complementing signal Cr set in advance according to the amount of outflowing charge to the gate terminal of the charge complementing transistor T2. Thus, an amount of charge corresponding to the magnitude of the complementary signal Cr is supplied from the gate terminal side of the charge complementary transistor T2 to one end of the capacitor Cs through the parasitic capacitance CP2 formed between the gate and source of the charge complementary transistor T2. Is complemented.

［２−５−１．電荷補完期間］
ＴＣＯＮ６０は、書き込み処理の実行後、つまり、突き抜け現象が発生した後、発光素子の発光を行う発光期間（ｔ６〜ｔ７）を含む電荷補完期間が終了するまで、補完用信号Ｃｒを電荷補完用トランジスタＴ２のゲート端子に印加する。 [2-5-1. Charge complement period]
The TCON 60 supplies the complementary signal Cr to the charge-complementing transistor until the charge complementing period including the light-emitting period (t6 to t7) in which the light-emitting element emits light after the writing process is performed, that is, after the penetration phenomenon occurs. Applied to the gate terminal of T2.

ここで、電荷補完期間には、図３の（ａ）では、初期化期間およびＶｔ補償期間が含まれる。電荷補完期間は、発光期間を含み、且つ、書き込み期間以外の期間であればよい。また、電荷補完期間以外の期間において、電荷補完用トランジスタＴ２のゲート端子には、Ｌレベルの信号が印加されている。ゲート端子にＬレベルの信号が印加されている間、電荷補完用トランジスタＴ２はオフ状態になっている。 Here, the charge complementing period includes an initialization period and a Vt compensation period in FIG. The charge complement period may include a light emission period and a period other than the writing period. In a period other than the charge complement period, an L level signal is applied to the gate terminal of the charge complement transistor T2. While the L-level signal is applied to the gate terminal, the charge complementing transistor T2 is in the off state.

図８は、発光期間の開始時における表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。図８に示すように、寄生容量ＣＰ２を通じて、コンデンサＣｓに電荷が補完される。 FIG. 8 is a diagram illustrating an example of states of the display pixels PR, PG, and PB at the start of the light emission period. As shown in FIG. 8, charge is supplemented to the capacitor Cs through the parasitic capacitance CP2.

また、図３の（ｂ）を参照すると、時間ｔ６において、コンデンサＣｓの電荷（電圧ＶＣｓ）は、時間ｔ４〜ｔ５の間の電圧と同じにまで回復していることが分かる。 Further, referring to FIG. 3B, it can be seen that at time t6, the charge (voltage VCs) of the capacitor Cs has recovered to the same voltage as during the time t4 to t5.

［２−５−２．条件設定］
本実施の形態では、コンデンサＣｓにおいて補完される電荷と流出する電荷との差が小さいほど、発光輝度のずれが小さくなることから、補完される電荷と流出する電荷との差が所定の第一範囲内となるように、以下に示す条件が設定されている。なお、第一範囲は、映像品質が維持できる範囲であれば良い。 [2-5-2. Condition setting]
In the present embodiment, the smaller the difference between the charge supplemented and the outflow charge in the capacitor Cs, the smaller the difference in emission luminance. The following conditions are set so as to be within the range. Note that the first range may be a range in which video quality can be maintained.

コンデンサＣｓから流出する電荷の量は、走査信号Ｓｃａｎの電圧値、選択トランジスタＴ１のサイズ（ゲート長）、ゲート信号線ＧＬ１の配線幅、ゲート信号線ＧＬ１の配線材料およびゲート信号線ＧＬ１の膜厚等に依存する。同様に、コンデンサＣｓに補完される電荷の量は、補完用信号Ｃｒの電圧値、電荷補完用トランジスタＴ２のサイズ（ゲート長）、ゲート信号線ＧＬ２の配線幅、ゲート信号線ＧＬ２の配線材料およびゲート信号線ＧＬ２の膜厚等に依存する。 The amount of electric charge flowing out from the capacitor Cs includes the voltage value of the scanning signal Scan, the size (gate length) of the selection transistor T1, the wiring width of the gate signal line GL1, the wiring material of the gate signal line GL1, and the film thickness of the gate signal line GL1. Depends on etc. Similarly, the amount of charge complemented by the capacitor Cs includes the voltage value of the complement signal Cr, the size (gate length) of the charge complement transistor T2, the wiring width of the gate signal line GL2, the wiring material of the gate signal line GL2, and It depends on the film thickness of the gate signal line GL2.

ここで、上述したように、補完される電荷の量と流出した電荷の量との差が小さくなるほど、発光輝度のずれが小さくなることから、上述した条件の差がトータルで小さくなることが望ましい。 Here, as described above, the smaller the difference between the amount of charge to be supplemented and the amount of charge that has flowed out, the smaller the difference in emission luminance. Therefore, it is desirable that the difference in conditions described above be reduced in total. .

具体的には、例えば、電源数の観点から、走査信号Ｓｃａｎおよび補完用信号Ｃｒの電圧値を同じにする場合は、ゲート信号線ＧＬ１の配線抵抗とゲート信号線ＧＬ２の配線抵抗との差が所定の第二範囲内になるように設定する。ここで、ゲート信号線ＧＬ１の配線抵抗は、ゲート信号線ＧＬ１の配線幅、膜厚および配線材料等によって決まる。同様に、ゲート信号線ＧＬ２の配線抵抗は、ゲート信号線ＧＬ２の配線幅、膜厚および配線材料等によって決まる。さらに、例えば、一般的に、ゲート信号線ＧＬ１の配線幅は、書き込み期間のずれが生じないように走査信号Ｓｃａｎを早く伝達させることが望ましいため、大きくなる傾向がある。これに対し、ゲート信号線ＧＬ２の配線幅は、映像品質の観点から発光期間において電荷が補完されていればよく、補完用信号Ｃｒの伝達速度に対する要求は、走査信号Ｓｃａｎの伝達速度に対する要求ほど厳しくはない。このため、ゲート信号線ＧＬ２の配線幅は、ゲート信号線ＧＬ１の配線幅よりも小さくなることが考えられる。この場合は、ゲート信号線ＧＬ２の膜厚さを厚く設定しても構わないし、ゲート信号線ＧＬ２の配線材料を、ゲート信号線ＧＬ１の配線材料よりも単位体積当たりの配線抵抗が小さくなる材料にしても構わないし、その両方を設定してもよい。 Specifically, for example, from the viewpoint of the number of power supplies, when the voltage values of the scanning signal Scan and the complementary signal Cr are the same, the difference between the wiring resistance of the gate signal line GL1 and the wiring resistance of the gate signal line GL2 is It is set so as to be within a predetermined second range. Here, the wiring resistance of the gate signal line GL1 is determined by the wiring width, film thickness, wiring material, and the like of the gate signal line GL1. Similarly, the wiring resistance of the gate signal line GL2 is determined by the wiring width, film thickness, wiring material, and the like of the gate signal line GL2. Furthermore, for example, in general, the wiring width of the gate signal line GL1 tends to increase because it is desirable to transmit the scanning signal Scan early so that the writing period does not shift. On the other hand, the wiring width of the gate signal line GL2 only needs to be supplemented with charges in the light emission period from the viewpoint of video quality, and the request for the transmission speed of the complementary signal Cr is as high as the request for the transmission speed of the scanning signal Scan. Not strict. For this reason, the wiring width of the gate signal line GL2 may be smaller than the wiring width of the gate signal line GL1. In this case, the thickness of the gate signal line GL2 may be set thick, and the wiring material of the gate signal line GL2 is made of a material having a wiring resistance per unit volume smaller than that of the gate signal line GL1. You may set both of them.

第二範囲は、映像品質が維持できる範囲であれば良い。 The second range may be a range in which the video quality can be maintained.

なお、上述した設定例では、電源数の増加の抑制のため、走査信号Ｓｃａｎおよび補完用信号Ｃｒの電圧値を同じに設定しているが、これに限るものではない。例えば、配線抵抗の差が第二範囲内に収まらない場合は、走査信号Ｓｃａｎの電圧値と補完用信号Ｃｒの電圧値とを異なる値に設定しても構わない。補完用信号Ｃｒの大きさが大きいほど補完される電荷の量は大きくなり、補完用信号Ｃｒの大きさが小さいほど、補完される電荷の量は小さくなる。 In the setting example described above, the voltage values of the scanning signal Scan and the complementary signal Cr are set to be the same in order to suppress the increase in the number of power supplies, but the present invention is not limited to this. For example, when the difference in wiring resistance does not fall within the second range, the voltage value of the scanning signal Scan and the voltage value of the complementary signal Cr may be set to different values. The larger the magnitude of the complementary signal Cr, the larger the amount of charge to be complemented. The smaller the magnitude of the complementary signal Cr, the smaller the amount of charge to be complemented.

［２−５−３．走査信号Ｓｃａｎのなまりによる発光輝度のムラ］
２−４において説明したように、突き抜け現象では、トランジスタのゲート端子に印加される電圧信号の傾きが大きいほど、電荷の流出量が大きく、電圧信号の傾きが小さいほど、電荷の量出が小さくなる傾向がある。従って、配置された位置がゲート信号線駆動回路４１に近い表示画素ほど、電荷の流出量が大きくなる。 [2-5-3. Unevenness of emission luminance due to rounding of scanning signal Scan]
As described in 2-4, in the punch-through phenomenon, the larger the slope of the voltage signal applied to the gate terminal of the transistor, the larger the outflow amount of the charge, and the smaller the slope of the voltage signal, the smaller the amount of charge. Tend to be. Therefore, the amount of charge outflow increases as the display pixel is located closer to the gate signal line drive circuit 41.

電荷補完用トランジスタＴ２による電荷の補完についても、寄生容量ＣＰ２を利用しているため、トランジスタのゲート端子に印加される電圧信号の傾きが大きいほど、電荷の補完量が大きく、電圧信号の傾きが小さいほど、電荷の補完量が小さくなる傾向がある。従って、配置された位置がゲート信号線駆動回路４１に近く、電荷の流出量が大きい表示画素ほど、電荷の補完量を大きくすることができる。 Since the parasitic capacitance CP2 is also used for the charge complementation by the charge complementation transistor T2, the larger the slope of the voltage signal applied to the gate terminal of the transistor, the larger the charge complement and the slope of the voltage signal. The smaller the charge, the smaller the charge complement. Accordingly, the amount of charge complement can be increased as the display pixel is closer to the gate signal line driving circuit 41 and has a larger charge outflow amount.

つまり、選択トランジスタＴ１の寄生容量ＣＰ１による電荷の流出を、電荷補完用トランジスタＴ２の寄生容量ＣＰ２により補完する構成であるため、電荷の流出量に応じた補完を行うことができ、複数の表示画素のそれぞれに印加される補完用信号Ｃｒを個々に変更することなく、発光輝度のムラを解消することが可能になる。 In other words, since the outflow of the charge due to the parasitic capacitance CP1 of the selection transistor T1 is complemented by the parasitic capacitance CP2 of the charge complementing transistor T2, the complement according to the outflow amount of the charge can be performed, and a plurality of display pixels It is possible to eliminate unevenness in light emission luminance without individually changing the complementary signal Cr applied to each of the.

［２−６．発光期間］
発光期間の間、電荷補完用トランジスタＴ２はＯＮ状態に、選択トランジスタＴ１、スイッチング素子Ｔ３およびスイッチング素子Ｔ４はオフ状態になっている。 [2-6. Flash duration]
During the light emission period, the charge complementing transistor T2 is in the ON state, and the selection transistor T1, the switching element T3, and the switching element T4 are in the off state.

図９は、発光期間における表示画素ＰＲ、ＰＧ、ＰＢの状態の一例を示す図である。発光期間では、コンデンサＣｓの電荷に応じた電圧が駆動トランジスタＴ５のゲート端子に与えられる。駆動トランジスタＴ５は、線形領域で動作し、駆動トランジスタＴ５のソースドレイン間には、ゲート端子に印加される電圧に応じた駆動電流が流れる。これにより、有機ＥＬ素子ＯＥＬ１に駆動電流が供給され、有機ＥＬ素子ＯＥＬ１が発光する。 FIG. 9 is a diagram illustrating an example of the state of the display pixels PR, PG, and PB during the light emission period. In the light emission period, a voltage corresponding to the charge of the capacitor Cs is applied to the gate terminal of the drive transistor T5. The drive transistor T5 operates in a linear region, and a drive current corresponding to the voltage applied to the gate terminal flows between the source and drain of the drive transistor T5. Thereby, a driving current is supplied to the organic EL element OEL1, and the organic EL element OEL1 emits light.

［２−７．黒色の表示を行うフレーム期間］
図３の黒色の表示を行うフレーム期間（時間ｔ８以降）において、時間ｔ８〜時間ｔ９は発光期間、時間ｔ９〜時間ｔ１０はＶｔ補償期間、時間ｔ１１〜時間ｔ１２は書き込み期間、時間ｔ１３以降は発光期間である。 [2-7. Frame period for black display]
In the frame period (after time t8) in FIG. 3, time t8 to time t9 are light emission periods, time t9 to time t10 are Vt compensation periods, time t11 to time t12 are write periods, and light emission is after time t13. It is a period.

白色の表示を行うフレーム期間の場合と同様に、書き込み期間の終了時、走査信号Ｓｃａｎの電圧値がＨレベルからＬレベルに遷移したタイミングで、コンデンサＣｓの電圧ＶＣｓが電圧Ｖｔｈよりも低下している。 Similar to the case of the frame period in which white display is performed, at the end of the writing period, the voltage VCs of the capacitor Cs drops below the voltage Vth at the timing when the voltage value of the scanning signal Scan transitions from the H level to the L level. Yes.

この後、時間ｔ１３において、補完用信号Ｃｒが電荷補完用トランジスタＴ２のゲート端子に印加されると、コンデンサＣｓの電荷が補完され、電圧ＶＣｓが電圧Ｖｔｈに回復している。 Thereafter, when the complementary signal Cr is applied to the gate terminal of the charge complementing transistor T2 at time t13, the charge of the capacitor Cs is complemented and the voltage VCs is restored to the voltage Vth.

［３．作用効果］
本実施の形態の有機ＥＬディスプレイ１００は、電荷補完用トランジスタＴ２を備え、突き抜け現象により減少するコンデンサＣｓの電荷量に応じた補完用信号を、電荷補完用トランジスタＴ２のゲート端子に印加するので、突き抜け現象によるコンデンサＣｓの電荷量の減少に伴う発光輝度の低下を抑制することが可能になる。 [3. Effect]
The organic EL display 100 according to the present embodiment includes the charge complementing transistor T2, and applies a complementing signal corresponding to the charge amount of the capacitor Cs that decreases due to the penetration phenomenon to the gate terminal of the charge complementing transistor T2. It is possible to suppress a decrease in light emission luminance accompanying a decrease in the charge amount of the capacitor Cs due to the punch-through phenomenon.

図３の（ｂ）に示すように、時間ｔ５および時間ｔ１２において突き抜け現象により低下したコンデンサＣｓの電圧ＶＣｓは、電荷補完用トランジスタＴ２により、時間ｔ６および時間ｔ１３において補完されている。 As shown in FIG. 3B, the voltage VCs of the capacitor Cs, which has decreased due to the penetration phenomenon at time t5 and time t12, is complemented at time t6 and time t13 by the charge complementing transistor T2.

また、選択トランジスタＴ１の寄生容量ＣＰ１による電荷の流出を、電荷補完用トランジスタＴ２の寄生容量ＣＰ２により補完する構成であるため、ゲート信号に印加される電圧の傾きにより電荷の流出量に違いが生じる場合でも、電荷の流出量に応じた補完を行うことができる。これにより、発光輝度のムラを解消することが可能になる。 Further, since the charge outflow due to the parasitic capacitance CP1 of the selection transistor T1 is complemented by the parasitic capacitance CP2 of the charge complementing transistor T2, the amount of charge outflow varies depending on the slope of the voltage applied to the gate signal. Even in this case, it is possible to perform complementation according to the amount of charge flow out. Thereby, it is possible to eliminate unevenness in light emission luminance.

上述したように、本実施の形態の有機ＥＬディスプレイ１００は、前記電荷補完用トランジスタの寄生容量から前記コンデンサに補完される電荷と前記流出する電荷との差が所定の第一範囲内に設定する。当該第一範囲を映像品質が維持できる範囲に設定することにより、発光輝度のずれを押え、映像品質が低下するのを防止することができる。 As described above, in the organic EL display 100 of the present embodiment, the difference between the charge complemented by the capacitor and the outflowing charge is set within a predetermined first range from the parasitic capacitance of the charge compensation transistor. . By setting the first range to a range in which the video quality can be maintained, it is possible to suppress a deviation in the light emission luminance and prevent the video quality from deteriorating.

また、本実施の形態の有機ＥＬディスプレイ１００において、補完用信号Ｃｒの電圧値と走査信号Ｓｃａｎの電圧値とを同じに設定すれば、電源数の増加を抑制できる。この場合は、選択トランジスタＴ１のゲート端子に接続されるゲート信号線ＧＬ１の配線抵抗と電荷補完用トランジスタＴ２のゲート端子に接続されるゲート信号線ＧＬ２の配線抵抗との差が所定の第二範囲内になるように設定すればよい。第二範囲を映像品質が維持できる範囲に設定することにより、発光輝度のずれを押え、映像品質が低下するのを防止することができる。なお、配線抵抗は、トランジスタそれぞれのサイズ（ゲート長）、ゲート端子に接続されるゲート信号線それぞれの配線幅、配線材料および膜厚等により設定することができる。 Further, in the organic EL display 100 of the present embodiment, if the voltage value of the complementary signal Cr and the voltage value of the scanning signal Scan are set to be the same, an increase in the number of power supplies can be suppressed. In this case, the difference between the wiring resistance of the gate signal line GL1 connected to the gate terminal of the selection transistor T1 and the wiring resistance of the gate signal line GL2 connected to the gate terminal of the charge complementing transistor T2 is a predetermined second range. What is necessary is just to set so that it may become inside. By setting the second range to a range in which the video quality can be maintained, it is possible to suppress the deviation of the light emission luminance and prevent the video quality from being lowered. Note that the wiring resistance can be set by the size (gate length) of each transistor, the wiring width of each gate signal line connected to the gate terminal, the wiring material, the film thickness, and the like.

なお、配線抵抗および電圧値の両方を異ならせてもよいし、上述した条件を任意に組み合わせて設定しても良い。 Note that both the wiring resistance and the voltage value may be varied, or the above-described conditions may be arbitrarily combined and set.

（他の実施の形態）
以上、有機ＥＬディスプレイ（表示装置）について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれても良い。 (Other embodiments)
As described above, the organic EL display (display device) has been described based on the embodiment. However, the present disclosure is not limited to this embodiment. Unless it deviates from the gist of the present disclosure, various modifications conceived by those skilled in the art have been made in this embodiment, and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. It may be included.

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。 Accordingly, among the components described in the accompanying drawings and the detailed description, not only the components essential for solving the problem, but also the components not essential for solving the problem in order to illustrate the above technique. May also be included. Therefore, it should not be immediately recognized that these non-essential components are essential as those non-essential components are described in the accompanying drawings and detailed description.

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。 Moreover, since the above-mentioned embodiment is for demonstrating the technique in this indication, a various change, replacement, addition, abbreviation, etc. can be performed in a claim or its equivalent range.

本開示は、突き抜け現象による発光輝度の低下を低減することができる表示装置に適用可能である。具体的には、有機ＥＬディスプレイ等の表示装置に、本開示は適用可能である。 The present disclosure is applicable to a display device that can reduce a decrease in light emission luminance due to a punch-through phenomenon. Specifically, the present disclosure is applicable to a display device such as an organic EL display.

１０有機ＥＬパネル
１１表示領域
１２ガラス基板
２０ソースドライバ
２１ソース信号線駆動回路
３０、５０ＰＣＢ
４０ゲートドライバ
４１ゲート信号線駆動回路
６０ＴＣＯＮ
１００有機ＥＬディスプレイ
Ｐ表示画素群
ＰＲ、ＰＧ、ＰＢ、Ｐ１００表示画素
Ｎ１、Ｎ２、Ｎ３ノード
ＧＬ、ＧＬ１、ＧＬ２ゲート信号線
ＳＬソース信号線
Ｔ１、ＴＳ選択トランジスタ
Ｔ２電荷補完用トランジスタ
Ｔ３、Ｔ４スイッチング素子
Ｔ５、ＴＤ駆動トランジスタ
ＯＥＬ１有機ＥＬ素子
Ｃｓコンデンサ
ＩＮＩ初期信号
Ｒｅｆ参照信号
Ｓｃａｎ走査信号
Ｖｓｉｇ輝度信号
Ｖｉｎｉ初期電圧
Ｖｒｅｆ参照電圧
ＶＥＬカソード電圧
ＶＴＦＴアノード電圧 DESCRIPTION OF SYMBOLS 10 Organic EL panel 11 Display area 12 Glass substrate 20 Source driver 21 Source signal line drive circuit 30, 50 PCB
40 Gate driver 41 Gate signal line drive circuit 60 TCON
100 organic EL display P display pixel group PR, PG, PB, P100 display pixel N1, N2, N3 node GL, GL1, GL2 gate signal line SL source signal line T1, TS selection transistor T2, charge complementing transistor T3, T4 switching element T5, TD Drive transistor OEL1 Organic EL element Cs Capacitor INI Initial signal Ref Reference signal Scan Scan signal Vsig Luminance signal Vini Initial voltage Vref Reference voltage VEL Cathode voltage VTFT Anode voltage

Claims

駆動電流に応じて発光する発光素子と、ソース信号線に印加される輝度信号に応じた電荷を蓄積するコンデンサと、前記コンデンサに保持された電荷の大きさに応じた前記駆動電流を前記発光素子に供給する駆動トランジスタと、前記ソース信号線と前記コンデンサの一端との間の導通および非導通を切り替える選択トランジスタと、ゲート端子に印加される補完用信号の大きさに応じて前記コンデンサに電荷を供給する電荷補完用トランジスタとを備えた表示画素と、
前記電荷補完用トランジスタをオフ状態に設定した状態で、前記コンデンサに前記輝度信号に応じた電荷を蓄積させる書き込み処理と、前記書き込み処理の終了時に前記コンデンサから前記選択トランジスタのゲート端子側に流出する電荷の補完を行うために、前記書き込み処理の実行後、前記発光素子の発光を行う発光期間を含む電荷補完期間が終了するまで、前記流出する電荷の量に応じて設定された前記補完用信号を前記電荷補完用トランジスタのゲート端子に印加する電荷補完処理とを実行する制御部と、を備え、
前記選択トランジスタのゲート端子に印加される走査信号の電圧値と前記補完用信号の電圧値とが同じに設定され、
前記電荷補完用トランジスタのゲート端子に接続される第二ゲート信号線の配線幅は、前記選択トランジスタのゲート端子に接続される第一ゲート信号線の配線幅より小さい、
表示装置。 A light emitting element that emits light according to a driving current, a capacitor that accumulates electric charge according to a luminance signal applied to a source signal line, and the driving current according to the magnitude of the electric charge held in the capacitor And a selection transistor that switches between conduction and non-conduction between the source signal line and one end of the capacitor, and charge the capacitor according to the magnitude of the complementary signal applied to the gate terminal. A display pixel including a charge-complementing transistor to be supplied;
With the charge complementing transistor set to the off state, a writing process for storing charge according to the luminance signal in the capacitor, and the capacitor flows out from the capacitor to the gate terminal side at the end of the writing process In order to perform charge complementation, the complementary signal set in accordance with the amount of the outflowing charge until the charge complement period including the light emission period in which the light emitting element emits light ends after the execution of the writing process. A charge complementing process for applying to the gate terminal of the charge complementing transistor , and
The voltage value of the scanning signal applied to the gate terminal of the selection transistor and the voltage value of the complementary signal are set to be the same,
The wiring width of the second gate signal line connected to the gate terminal of the charge complementing transistor is smaller than the wiring width of the first gate signal line connected to the gate terminal of the selection transistor,
Display device.

前記電荷補完用トランジスタの寄生容量から前記コンデンサに補完される電荷と前記流出する電荷との差が所定の第一範囲内である、
請求項１に記載の表示装置。 The difference between the charge complemented by the capacitor from the parasitic capacitance of the charge compensation transistor and the outflowing charge is within a predetermined first range.
The display device according to claim 1.

駆動電流に応じて発光する発光素子と、ソース信号線に印加される輝度信号に応じた電荷を蓄積するコンデンサと、前記コンデンサに保持された電荷の大きさに応じた前記駆動電流を前記発光素子に供給する駆動トランジスタと、前記ソース信号線と前記コンデンサの一端との間の導通および非導通を切り替える選択トランジスタと、ゲート端子に印加される補完用信号に応じて前記コンデンサに電荷を供給する電荷補完用トランジスタとを備えた表示画素と、
前記表示画素に対する制御を行う制御部とを備えた表示装置における表示方法であって、
前記制御部が、前記電荷補完用トランジスタをオフ状態に設定した状態で、前記コンデンサに前記輝度信号に応じた電荷を蓄積させる書き込み処理を実行するステップと、
前記制御部が、前記書き込み処理の終了時に前記コンデンサから前記選択トランジスタのゲート端子側に流出する電荷の補完を行うために、前記書き込み処理の実行後、前記発光素子の発光を行う発光期間を含む電荷補完期間が終了するまで、前記流出する電荷の量に応じて設定された前記補完用信号を前記電荷補完用トランジスタのゲート端子に印加する電荷補完処理を実行するステップとを含み、
前記選択トランジスタのゲート端子に印加される走査信号の電圧値と前記補完用信号の電圧値とが同じに設定され、
前記電荷補完用トランジスタのゲート端子に接続される第二ゲート信号線の配線幅は、前記選択トランジスタのゲート端子に接続される第一ゲート信号線の配線幅より小さい、
表示方法。 A light emitting element that emits light according to a driving current, a capacitor that accumulates electric charge according to a luminance signal applied to a source signal line, and the driving current according to the magnitude of the electric charge held in the capacitor A drive transistor that supplies power, a selection transistor that switches between conduction and non-conduction between the source signal line and one end of the capacitor, and charge that supplies charge to the capacitor in accordance with a complementary signal applied to a gate terminal A display pixel comprising a complementary transistor;
A display method in a display device comprising a control unit that controls the display pixels,
A step of executing a writing process in which the control unit accumulates charges according to the luminance signal in the capacitor in a state where the charge complementing transistor is set in an off state;
The controller includes a light emission period in which the light emitting element emits light after the write process is performed in order to complement the electric charge flowing out from the capacitor to the gate terminal side of the selection transistor at the end of the write process. until the charge supplement period ends, seen including and executing a charge complementary processing for applying the complementary signal that are set according to the amount of charge to the gate terminal of the charge complementary transistor for the outflow,
The voltage value of the scanning signal applied to the gate terminal of the selection transistor and the voltage value of the complementary signal are set to be the same,
The wiring width of the second gate signal line connected to the gate terminal of the charge complementing transistor is smaller than the wiring width of the first gate signal line connected to the gate terminal of the selection transistor,
Display method.