JP6329054B2 - スイッチング回路 - Google Patents

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Description

本明細書に開示の技術は、スイッチング回路に関する。
特許文献１に、ＭＯＳＦＥＴが開示されている。また、近年では、ＭＯＳＦＥＴの半導体材料として、ＳｉＣが用いられることがある。
特開２０１２−５４３７８号公報
ＳｉＣ半導体層に形成されたＭＯＳＦＥＴでは、ゲートに適切ではない電位を印加すると、ゲート閾値が変動することが分かっている。例えば、ｎチャネル型のＭＯＳＦＥＴでは、ゲートに所定値よりも低いマイナスの電位を印加すると、ゲート閾値がマイナス側に変動する。また、ｐチャネル型のＭＯＳＦＥＴでは、ゲートに所定値よりも高いプラスの電位を印加すると、ゲート閾値がプラス側に変動する。このようにゲート閾値が変動する理由は、ＳｉＣ半導体層に形成されたＭＯＳＦＥＴでは、ゲート絶縁膜とＳｉＣ半導体層の界面における準位密度が大きいため、その界面準位に多くのキャリアが捕獲されるためであると考えられる。ゲート閾値が変動すると、ＭＯＳＦＥＴを意図した通りに動作させることができなくなるため、問題となる。したがって、本明細書では、ゲート閾値の変動を防止しながら、ＳｉＣ半導体層に形成されたＭＯＳＦＥＴをスイッチングさせることが可能なスイッチング回路を提供する。
本明細書が開示するスイッチング回路は、メインＭＯＳＦＥＴと、制御ＭＯＳＦＥＴと、ダイオードを有する。メインＭＯＳＦＥＴは、チャネル型が第１導電型であり、ＳｉＣ半導体層に形成されている。制御ＭＯＳＦＥＴは、チャネル型が第２導電型であり、ソースが前記メインＭＯＳＦＥＴのゲートに接続されている。ダイオードは、前記メインＭＯＳＦＥＴと前記制御ＭＯＳＦＥＴのうちのチャネル型がｎ型である方のＭＯＳＦＥＴのゲートにカソードが接続されており、前記メインＭＯＳＦＥＴと前記制御ＭＯＳＦＥＴのうちのチャネル型がｐ型である方のＭＯＳＦＥＴのゲートにアノードが接続されている。
なお、上記の第１導電型と第２導電型の何れか一方はｎ型であり、他方はｐ型である。
このスイッチング回路では、制御ＭＯＳＦＥＴのゲートの電位によって、メインＭＯＳＦＥＴをスイッチングさせることができる。以下では、制御ＭＯＳＦＥＴのゲートの電位を、信号電位と呼ぶ。
まず、メインＭＯＳＦＥＴのチャネル型がｎ型である場合について説明する。メインＭＯＳＦＥＴのゲートを充電する場合には、信号電位（すなわち、ダイオードのアノード）の電位を上昇させる。すると、制御ＭＯＳＦＥＴがオフすると共にダイオードがオンし、メインＭＯＳＦＥＴのゲートが充電される。メインＭＯＳＦＥＴのゲートを放電する場合には、信号電位を低下させる。すると、ダイオードに印加される電圧が逆電圧となるので、ダイオードはオフ状態となる。また、信号電位を低下させると、制御ＭＯＳＦＥＴのゲートの電位が低下し、制御ＭＯＳＦＥＴがオンする。すると、制御ＭＯＳＦＥＴを介してメインＭＯＳＦＥＴのゲートから電荷が放電される。これによって、メインＭＯＳＦＥＴがオフする。このように、このスイッチング回路によれば、メインＭＯＳＦＥＴをスイッチングさせることが可能である。また、サージ等によって信号電位が極端に低下した場合には、ダイオードに逆電圧が印加されるので、ダイオードはオフ状態となる。このため、低い信号電位がメインＭＯＳＦＥＴのゲートには印加されることを防止することができる。これによって、メインＭＯＳＦＥＴのゲート閾値が変動することが防止される。
また、メインＭＯＳＦＥＴのチャネル型がｐ型である場合のスイッチング回路の動作は、メインＭＯＳＦＥＴのチャネル型がｎ型である場合のスイッチング回路の上記動作に比べて、電流の向きが異なるが、基本的な動作は同じである。メインＭＯＳＦＥＴのチャネル型がｐ型である場合には、メインＭＯＳＦＥＴのゲートに極端に高い電位が印加されることが防止される。これによって、メインＭＯＳＦＥＴのゲート閾値が変動することが防止される。
スイッチング回路１０の回路図。 ＭＯＳＦＥＴ１２、１４の特性を示すグラフ。 半導体チップ７０の上面図。 制御ＭＯＳＦＥＴ１４が形成されている範囲の半導体チップ７０の縦断面図。 ダイオード１６が形成されている範囲の半導体チップ７０の縦断面図（図６のＶ−Ｖ線における縦断面図）。 半導体チップ７０の上面側から見たアノード領域８１とカソード領域８２の配置を示す図。 スイッチング回路１０の動作を説明するグラフ。 スイッチング回路２１０の回路図。 スイッチング回路２１０の動作を説明するグラフ。
図１に示す実施例１のスイッチング回路１０は、メインＭＯＳＦＥＴ１２と、制御ＭＯＳＦＥＴ１４と、ダイオード１６を有している。
メインＭＯＳＦＥＴ１２は、ｎチャネル型のＭＯＳＦＥＴである。メインＭＯＳＦＥＴ１２のドレインは高電位配線２０に接続されており、メインＭＯＳＦＥＴ１２のソースは低電位配線２２に接続されている。メインＭＯＳＦＥＴ１２は、ＳｉＣ基板に形成されたＭＯＳＦＥＴである。より詳細には、メインＭＯＳＦＥＴ１２は、ＳｉＣ基板中に形成されたｎ型のソース領域、ｐ型のボディ領域及びｎ型のドレイン領域を有している。また、ボディ領域には、ゲート絶縁膜（シリコン酸化膜）が接している。ボディ領域には、ゲート絶縁膜を介してゲート電極が対向している。ゲート電極に閾値以上の電位を印加すると、ボディ領域にｎ型のチャネルが形成され、ソース領域とドレイン領域がチャネルによって接続される。その結果、メインＭＯＳＦＥＴ１２がオンする。図２のグラフＡ１は、メインＭＯＳＦＥＴ１２の特性を示している。図示するように、メインＭＯＳＦＥＴ１２は、プラスのゲート閾値Ｖｔｈｍを有している。メインＭＯＳＦＥＴ１２は、ゲートに閾値Ｖｔｈｍ以上の電位が印加されたときにオンする。
制御ＭＯＳＦＥＴ１４は、ｐチャネル型のＭＯＳＦＥＴである。制御ＭＯＳＦＥＴ１４のソースは、メインＭＯＳＦＥＴ１２のゲートに接続されている。制御ＭＯＳＦＥＴ１４のドレインは、マイナス配線２６に接続されている。制御ＭＯＳＦＥＴ１４のゲートは、信号配線２４に接続されている。制御ＭＯＳＦＥＴ１４は、ポリシリコンの半導体層に形成されたＭＯＳＦＥＴである。より詳細には、制御ＭＯＳＦＥＴ１４は、ポリシリコンの半導体層中に形成されたｐ型のソース領域、ｎ型のボディ領域及びｐ型のドレイン領域を有している（但し、ボディ領域はｐ−型であってもよい。）。また、ボディ領域には、ゲート絶縁膜（シリコン酸化膜）が接している。ボディ領域には、ゲート絶縁膜を介してゲート電極が対向している。ゲート電極に閾値以下の電位を印加すると、ボディ領域にｐ型のチャネルが形成され、ソース領域とドレイン領域がチャネルによって接続される。その結果、制御ＭＯＳＦＥＴ１４がオンする。図２のグラフＡ２は、制御ＭＯＳＦＥＴ１４の特性を示している。図示するように、制御ＭＯＳＦＥＴ１４は、プラスのゲート閾値Ｖｔｈｃを有している。制御ＭＯＳＦＥＴ１４は、ゲートに閾値Ｖｔｈｃ以下の電位が印加されたときにオンする。
ダイオード１６は、ｐｎダイオードである。ダイオード１６のカソードは、メインＭＯＳＦＥＴ１２のゲート及び制御ＭＯＳＦＥＴ１４のソースに接続されている。ダイオード１６のアノードは、制御ＭＯＳＦＥＴ１４のゲート及び信号配線２４に接続されている。
信号配線２４には、メインＭＯＳＦＥＴ１２を制御するための電位Ｖｓｉｇが入力される。マイナス配線２６には、電位Ｖａが印加されている。電位Ｖａは、０またはマイナスの電位であり、メインＭＯＳＦＥＴ１２のゲート閾値Ｖｔｈｍよりも低い電位である。
メインＭＯＳＦＥＴ１２、制御ＭＯＳＦＥＴ１４及びダイオード１６は、図３に示す１つの半導体チップ７０内に形成されている。半導体チップ７０は、ＳｉＣ基板７２を有している。図示していないが、メインＭＯＳＦＥＴ１２は、ＳｉＣ基板７２内に形成されている。
図３、４に示すように、制御ＭＯＳＦＥＴ１４は、ＳｉＣ基板７２の表面上に形成されている。すなわち、図４に示すように、ＳｉＣ基板７２の表面には、層間絶縁膜７３が形成されている。層間絶縁膜７３の表面には、ポリシリコン層７４が形成されている。ポリシリコン層７４内に、ｐ型のソース領域７５、ｎ型のボディ領域７６及びｐ型のドレイン領域７７が形成されている（但し、ボディ領域７６はｐ−型であってもよい。）。ボディ領域７６の表面には、ゲート絶縁膜７８及びゲート電極７９が形成されている。ソース領域７５、ボディ領域７６、ドレイン領域７７及びゲート電極７９等によって、制御ＭＯＳＦＥＴ１４が形成されている。制御ＭＯＳＦＥＴ１４は、ＳｉＣ基板７２の表面上に形成された配線によって、図１に示すように接続されている。
図３、５に示すように、ダイオード１６は、ＳｉＣ基板７２の表面上に形成されている。すなわち、図５に示すように、層間絶縁膜７３の表面には、ポリシリコン層８０が形成されている。ポリシリコン層８０内に、ｐ型のアノード領域８１とｎ型のカソード領域８２が形成されている。図６に示すように、カソード領域８２は、アノード領域８１の周囲を取り囲むように形成されている。アノード領域８１とカソード領域８２によって、ダイオード１６が形成されている。ダイオード１６は、ＳｉＣ基板７２の表面上に形成された配線によって、図１に示すように接続されている。
次に、スイッチング回路１０の動作について説明する。メインＭＯＳＦＥＴ１２がオフしている状態においては、信号配線２４の電位Ｖｓｉｇが低い電位ＶＬに制御されている。電位ＶＬは、０またはマイナスの電位であり、電位Ｖａと略等しい。電位ＶＬは、制御ＭＯＳＦＥＴ１４のゲートに印加されている。電位ＶＬは、制御ＭＯＳＦＥＴ１４のゲート閾値Ｖｔｈｃよりも低い。このため、制御ＭＯＳＦＥＴ１４はオンしており、メインＭＯＳＦＥＴ１２のゲートに電位Ｖａが印加されている。すなわち、ゲート電位Ｖｇが電位Ｖａと略等しくなっている。電位ＶａがメインＭＯＳＦＥＴ１２のゲート閾値Ｖｔｈｍよりも低いので、メインＭＯＳＦＥＴ１２はオフしている。
メインＭＯＳＦＥＴ１２をターンオンさせる場合には、信号配線２４の電位Ｖｓｉｇを低い電位ＶＬから高い電位ＶＨに上昇させる。電位ＶＨは、プラスの電位である。電位ＶＨは、制御ＭＯＳＦＥＴ１４のゲート閾値Ｖｔｈｃよりも高い電位であり、かつ、メインＭＯＳＦＥＴ１２のゲート閾値Ｖｔｈｍよりも高い電位である。電位Ｖｓｉｇが高い電位ＶＨに制御されると、電位ＶＨが制御ＭＯＳＦＥＴ１４のゲートに印加されるので、制御ＭＯＳＦＥＴ１４がオフする。また、電位Ｖｓｉｇ（＝ＶＨ）がゲート電位Ｖｇよりも高くなるので、ダイオード１６がオンする。このため、信号配線２４からメインＭＯＳＦＥＴ１２のゲートに向かって電流が流れ、メインＭＯＳＦＥＴ１２のゲートに電荷が充電される。これにより、メインＭＯＳＦＥＴ１２のゲート電位Ｖｇが、電位ＶＨと略等しい電位まで上昇する。より詳細には、ゲート電位Ｖｇは、電位ＶＨからダイオード１６の順方向電圧降下ＶＦを減算した電位まで上昇する。電位ＶＨ−ＶＦは、メインＭＯＳＦＥＴ１２のゲート閾値Ｖｔｈｍよりも高いので、メインＭＯＳＦＥＴ１２がターンオンする。
メインＭＯＳＦＥＴ１２をターンオフさせる場合には、図７に示すように、信号配線２４の電位Ｖｓｉｇを高い電位ＶＨから低い電位ＶＬに低下させる。以下に、電位Ｖｓｉｇを高い電位ＶＨから低い電位ＶＬに低下させる過程の動作について説明する。電位Ｖｓｉｇを電位ＶＨから低下させ始めると、信号配線２４の電位Ｖｓｉｇがゲート電位Ｖｇ（＝ＶＨ−ＶＦ）よりも低くなるので、ダイオード１６がオフする。また、電位Ｖｓｉｇを低下させ始めた段階では、信号配線２４の電位Ｖｓｉｇ（すなわち、制御ＭＯＳＦＥＴ１４のゲート電位）が制御ＭＯＳＦＥＴ１４のゲート閾値Ｖｔｈｃよりも高いので、制御ＭＯＳＦＥＴ１４はオフした状態に維持される。すなわち、図７の期間Ｔ１においては、制御ＭＯＳＦＥＴ１４はオフしている。したがって、期間Ｔ１の間は、メインＭＯＳＦＥＴ１２のゲートから電荷が排出されず、ゲート電位Ｖｇが電位ＶＨ−ＶＦに保たれる。その後、信号配線２４の電位Ｖｓｉｇが制御ＭＯＳＦＥＴ１４のゲート閾値Ｖｔｈｃよりも低くなると、制御ＭＯＳＦＥＴ１４がオンする。このため、期間Ｔ１の後の期間Ｔ２では、制御ＭＯＳＦＥＴ１４に電流Ｉｃが流れる。これによって、メインＭＯＳＦＥＴ１２のゲートから電荷が排出される。したがって、期間Ｔ２では、メインＭＯＳＦＥＴ１２のゲート電位Ｖｇが低下する。ゲート電位Ｖｇは、電位Ｖａと略一致する電位まで低下する。期間Ｔ２の間のタイミングｔ０において、ゲート電位Ｖｇは、メインＭＯＳＦＥＴ１２のゲート閾値Ｖｔｈｍを下回る。すると、メインＭＯＳＦＥＴ１２を流れる電流Ｉｍが略ゼロまで低下する。すなわち、メインＭＯＳＦＥＴ１２がオフする。
以上に説明したように、スイッチング回路１０によれば、電位Ｖｓｉｇを制御することによって、メインＭＯＳＦＥＴ１２をスイッチングさせることができる。
また、電位Ｖｓｉｇには、例えば、図７に示すマイナスのサージ９０が重畳する場合がある。スイッチング回路１０では、サージ９０によって電位Ｖｓｉｇが極端に低いマイナスの電位となっても、ダイオード１６に逆電圧が印加されることでダイオード１６がオフ状態となる。このため、メインＭＯＳＦＥＴ１２のゲートにマイナスのサージが印加されることを防止することができる。このため、ＳｉＣ基板に形成されているメインＭＯＳＦＥＴ１２のゲート閾値が変動することを防止することができる。また、サージ９０は、制御ＭＯＳＦＥＴ１４のゲートに印加される。しかしながら、制御ＭＯＳＦＥＴ１４は、ｐチャネル型であり、かつ、シリコン半導体層に形成されている。このため、制御ＭＯＳＦＥＴ１４のゲートに極端に低い電位が印加されても、制御ＭＯＳＦＥＴ１４のゲート閾値はほとんど変動しない。したがって、スイッチング回路１０では、電位Ｖｓｉｇにマイナスのサージが重畳しても、回路の特性はほとんど変化しない。したがって、スイッチング回路１０によれば、メインＭＯＳＦＥＴ１２を安定してスイッチングさせることができる。
図８に示す実施例２のスイッチング回路２１０では、メインＭＯＳＦＥＴ２１２がｐチャネル型であり、制御ＭＯＳＦＥＴ２１４がｎチャネル型である。実施例２のスイッチング回路２１０の構成について、以下、詳細に説明する。
メインＭＯＳＦＥＴ２１２は、ｐチャネル型のＭＯＳＦＥＴである。メインＭＯＳＦＥＴ２１２のソースは高電位配線２２０に接続されており、メインＭＯＳＦＥＴ２１２のドレインは低電位配線２２２に接続されている。メインＭＯＳＦＥＴ２１２は、ＳｉＣ基板に形成されたＭＯＳＦＥＴである。メインＭＯＳＦＥＴ２１２は、ゲートに閾値Ｖｔｈｍ以下の電位が印加されたときにオンする。
制御ＭＯＳＦＥＴ２１４は、ｎチャネル型のＭＯＳＦＥＴである。制御ＭＯＳＦＥＴ２１４のソースは、メインＭＯＳＦＥＴ２１２のゲートに接続されている。制御ＭＯＳＦＥＴ２１４のドレインは、プラス配線２２６に接続されている。制御ＭＯＳＦＥＴ２１４のゲートは、信号配線２２４に接続されている。制御ＭＯＳＦＥＴ２１４は、ポリシリコンの半導体層に形成されたＭＯＳＦＥＴである。制御ＭＯＳＦＥＴ２１４は、ゲートに閾値Ｖｔｈｃ以上の電位が印加されたときにオンする。
ダイオード２１６は、ｐｎダイオードである。ダイオード２１６のアノードは、メインＭＯＳＦＥＴ２１２のゲート及び制御ＭＯＳＦＥＴ２１４のソースに接続されている。ダイオード２１６のカソードは、制御ＭＯＳＦＥＴ２１４のゲート及び信号配線２２４に接続されている。
信号配線２２４には、メインＭＯＳＦＥＴ２１２を制御するための電位Ｖｓｉｇが入力される。プラス配線２２６には、電位Ｖｂが印加されている。電位Ｖｂは、プラスの電位であり、メインＭＯＳＦＥＴ２１２のゲート閾値Ｖｔｈｍよりも高い電位である。
次に、スイッチング回路２１０の動作について説明する。メインＭＯＳＦＥＴ２１２がオフしている状態においては、信号配線２２４の電位Ｖｓｉｇが高い電位ＶＨに制御されている。電位ＶＨは、プラスの電位であり、電位Ｖｂと略等しい。電位ＶＨは、制御ＭＯＳＦＥＴ２１４のゲートに印加されている。電位ＶＨは、制御ＭＯＳＦＥＴ２１４のゲート閾値Ｖｔｈｃよりも高い。このため、制御ＭＯＳＦＥＴ２１４はオンしており、メインＭＯＳＦＥＴ２１２のゲートに電位Ｖｂが印加されている。すなわち、ゲート電位Ｖｇが電位Ｖｂと略等しくなっている。電位ＶｂがメインＭＯＳＦＥＴ２１２のゲート閾値Ｖｔｈｍよりも高いので、メインＭＯＳＦＥＴ２１２はオフしている。
メインＭＯＳＦＥＴ２１２をターンオンさせる場合には、信号配線２２４の電位Ｖｓｉｇを高い電位ＶＨから低い電位ＶＬに低下させる。電位ＶＬは、マイナスの電位である。電位ＶＬは、制御ＭＯＳＦＥＴ２１４のゲート閾値Ｖｔｈｃよりも低い電位であり、かつ、メインＭＯＳＦＥＴ２１２のゲート閾値Ｖｔｈｍよりも低い電位である。電位Ｖｓｉｇが低い電位ＶＬに制御されると、電位ＶＬが制御ＭＯＳＦＥＴ２１４のゲートに印加されるので、制御ＭＯＳＦＥＴ２１４がオフする。また、電位Ｖｓｉｇ（＝ＶＬ）がゲート電位Ｖｇよりも低くなるので、ダイオード２１６がオンする。このため、メインＭＯＳＦＥＴ２１２のゲートから信号配線２２４に向かって電流が流れ、メインＭＯＳＦＥＴ２１２のゲートから電荷が排出される。これにより、メインＭＯＳＦＥＴ２１２のゲート電位Ｖｇが、電位ＶＬと略等しい電位まで低下する。より詳細には、ゲート電位Ｖｇは、電位ＶＬにダイオード２１６の順方向電圧降下ＶＦを足した電位まで低下する。電位ＶＬ＋ＶＦは、メインＭＯＳＦＥＴ２１２のゲート閾値Ｖｔｈｍよりも低いので、メインＭＯＳＦＥＴ２１２がターンオンする。
メインＭＯＳＦＥＴ２１２をターンオフさせる場合には、図９に示すように、信号配線２２４の電位Ｖｓｉｇを低い電位ＶＬから高い電位ＶＨに上昇させる。以下に、電位Ｖｓｉｇを低い電位ＶＬから高い電位ＶＨに上昇させる過程の動作について説明する。電位Ｖｓｉｇを電位ＶＬから上昇させ始めると、信号配線２２４の電位Ｖｓｉｇがゲート電位Ｖｇ（＝ＶＬ＋ＶＦ）よりも高くなるので、ダイオード２１６がオフする。また、電位Ｖｓｉｇを上昇させ始めた段階では、信号配線２２４の電位Ｖｓｉｇ（すなわち、制御ＭＯＳＦＥＴ２１４のゲート電位）が制御ＭＯＳＦＥＴ２１４のゲート閾値Ｖｔｈｃよりも低いので、制御ＭＯＳＦＥＴ２１４はオフした状態に維持される。すなわち、図９の期間Ｔ２１においては、制御ＭＯＳＦＥＴ２１４はオフしている。したがって、期間Ｔ１の間は、メインＭＯＳＦＥＴ２１２のゲートに電荷が供給されず、ゲート電位Ｖｇが電位ＶＬ＋ＶＦに保たれる。その後、信号配線２２４の電位Ｖｓｉｇが制御ＭＯＳＦＥＴ２１４のゲート閾値Ｖｔｈｃよりも高くなると、制御ＭＯＳＦＥＴ２１４がオンする。このため、期間Ｔ２１の後の期間Ｔ２２では、制御ＭＯＳＦＥＴ２１４に電流Ｉｃが流れる。これによって、メインＭＯＳＦＥＴ２１２のゲートに電荷が供給される。したがって、期間Ｔ２２では、メインＭＯＳＦＥＴ２１２のゲート電位Ｖｇが上昇する。ゲート電位Ｖｇは、電位Ｖｂと略一致する電位まで上昇する。期間Ｔ２の間のタイミングｔ２０において、ゲート電位Ｖｇは、メインＭＯＳＦＥＴ２１２のゲート閾値Ｖｔｈｍを上回る。すると、メインＭＯＳＦＥＴ２１２を流れる電流Ｉｍが略ゼロまで低下する。すなわち、メインＭＯＳＦＥＴ２１２がオフする。
以上に説明したように、スイッチング回路２１０によれば、電位Ｖｓｉｇを制御することによって、メインＭＯＳＦＥＴ２１２をスイッチングさせることができる。
また、電位Ｖｓｉｇには、例えば、図９に示すプラスのサージ２９０が重畳する場合がある。スイッチング回路２１０では、サージ２９０によって電位Ｖｓｉｇが極端に高いプラスの電位となっても、ダイオード２１６に逆電圧が印加されることでダイオード２１６がオフ状態となる。このため、メインＭＯＳＦＥＴ２１２のゲートにプラスのサージが印加されることを防止することができる。このため、ＳｉＣ基板に形成されているメインＭＯＳＦＥＴ２１２のゲート閾値が変動することを防止することができる。また、サージ２９０は、制御ＭＯＳＦＥＴ２１４のゲートに印加される。しかしながら、制御ＭＯＳＦＥＴ２１４は、ｎチャネル型であり、かつ、ポリシリコン半導体層に形成されている。このため、制御ＭＯＳＦＥＴ２１４のゲートに極端に高い電位が印加されても、制御ＭＯＳＦＥＴ２１４のゲート閾値はほとんど変動しない。したがって、スイッチング回路２１０では、電位Ｖｓｉｇにプラスのサージが重畳しても、回路の特性はほとんど変化しない。したがって、メインＭＯＳＦＥＴ２１２を安定してスイッチングさせることができる。
なお、上述した実施例１、２においては、ダイオード１６がｐｎダイオードであった。しかしながら、ダイオード１６は、ショットキーバリアダイオード等、その他のダイオードであってもよい。
また、上述した実施例１、２においては、ｐチャネル型のＭＯＳＦＥＴ１４、２１２がプラスの閾値を有していた。しかしながら、ＭＯＳＦＥＴ１４、２１２がマイナスの閾値を有していてもよい。
以下は、本明細書が開示するスイッチング回路の構成である。制御ＭＯＳＦＥＴは、シリコン半導体層に形成されていることが好ましい。このような構成によれば、制御ＭＯＳＦＥＴのゲート閾値が変動することを防止することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：スイッチング回路
１２：メインＭＯＳＦＥＴ
１４：制御ＭＯＳＦＥＴ
１６：ダイオード
２０：高電位配線
２２：低電位配線
２４：信号配線
２６：マイナス配線

Claims (2)

  1. スイッチング回路であって、
    チャネル型が第１導電型であり、ＳｉＣ半導体層に形成されているメインＭＯＳＦＥＴと、
    チャネル型が第２導電型であり、ソースが前記メインＭＯＳＦＥＴのゲートに接続されている制御ＭＯＳＦＥＴと、
    前記メインＭＯＳＦＥＴと前記制御ＭＯＳＦＥＴのうちのチャネル型がｎ型である方のＭＯＳＦＥＴのゲートにカソードが接続されており、前記メインＭＯＳＦＥＴと前記制御ＭＯＳＦＥＴのうちのチャネル型がｐ型である方のＭＯＳＦＥＴのゲートにアノードが接続されているダイオード、
    を有するスイッチング回路。
  2. 前記制御ＭＯＳＦＥＴが、シリコン半導体層に形成されている請求項１のスイッチング回路。
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