JP6325217B2

JP6325217B2 - 回路装置および回路装置の復旧方法

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Description

本発明は、回路装置および回路装置の復旧方法に関する。

装置のプログラムが異常動作していないか否かを監視し、異常があった場合に再起動させる回路として、ウォッチドッグタイマ回路が知られている。しかし、ＡＣ商用電源により動作する装置において、制御回路を構成しているメモリの一次的ラッチアップ現象等でプログラム異常が発生した場合、ウォッチドッグタイマ回路による再起動によってもプログラムが正常に動作しない場合がある。この場合、ＡＣ商用電源を一旦停止し再入力することで問題なく動作を継続できることがある。しかし、自律的にＡＣ商用電源による供給を停止し再入力する手段がない場合、装置はプログラム異常状態を継続し、装置本来の機能を発揮することができない。

特許文献１には、ウォッチドッグタイマがコンピュータにリセット信号を送った後、所定時間の間にコンピュータから信号を受け取らない場合には、コンピュータの電源を一定時間遮断する電源一時遮断機能を有するコンピュータシステムが開示されている。当該所定時間については、コンピュータからウォッチドッグタイマにリセット信号が出力される周期の２倍よりも長い時間としておく必要があると記載されている。

特開２００３−６７２２０号公報

しかしながら、特許文献１に記載のコンピュータシステムには以下の問題があった。すなわち、コンピュータがウォッチドッグタイマからリセット信号を受信して再起動に要する時間、さらに再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間は、コンピュータに実装されているプログラムの動作等により異なる。しかしながら、特許文献１には、ウォッチドッグタイマがコンピュータリセット信号を出力してから電源の一時遮断信号を出力するまでの時間（所定時間）は、コンピュータからウォッチドッグタイマにリセット信号が出力される周期の２倍よりも長い時間としておく必要があると記載されている。そのため、プログラムに変更が生じコンピュータがウォッチドッグタイマからリセット信号を受信して再起動に要する時間、さらに再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間が変更したとしても、上述の所定時間を変更することができないという問題があった。

本発明は、上述した課題を解決する回路装置を提供することを目的とする。

本発明の回路装置は、電源部と、制御回路と、タイマ回路と、調整手段とを有し、制御回路は、電源部からの出力により動作し、プログラムが正常に動作している場合にタイマ回路に対してタイマ回路クリア信号を出力し、タイマ回路は、制限時間内に制御回路からタイマ回路クリア信号が入力されない場合に電源部の動作を所定時間停止させ、調整手段は、制限時間を調整することを特徴とする。

本発明の装置の復旧方法は、電源部を有する回路装置において、プログラムが正常に動作している場合に出力されるタイマ回路クリア信号の入力を判断するステップと、制限時間内にタイマ回路クリア信号が入力されない場合に電源部の動作を所定時間停止させ再稼動させるステップと、制限時間を調整するステップと、を含むことを特徴とする。

本発明によれば、プログラムの変更に応じて電源部の動作を停止させるまでの時間を柔軟に調整可能な回路装置を提供することができる。

第１の実施形態にかかる回路装置１００の構成を示す図である。第１の実施形態にかかるタイマ回路３０の動作を説明するフロー図である。第２の実施形態にかかる回路装置２００の構成を示す図である。回路装置２００における制御回路２１の構成を示す図である。第２の実施形態にかかる回路装置２００の動作を説明するタイミングチャートである。第２の実施形態にかかる回路装置２００の動作を説明するタイミングチャートである。第３の実施形態にかかる回路装置３００の構成を示す図である。第４の実施形態にかかる回路装置４００の構成を示す図である。第５の実施形態にかかる回路装置５００の構成を示す図である。第６の実施形態にかかる回路装置６００の構成を示す図である。第６の実施形態にかかるテーブル１の構成を示す図である。

［第１の実施形態］
図１は、第１の実施形態にかかる回路装置１００の構成を示す図である。回路装置１００は、電源部１０と、制御回路２０と、タイマ回路３０と、調整手段４０と、を含んで構成される。

電源部１０は、ＡＣ商用電源やＤＣ電源等の外部電源から電源供給を受ける。

制御回路２０は、制御回路２０のプログラムが正常に動作している場合にタイマ回路クリア信号を後述のタイマ回路３０に出力する。プログラムが正常に動作していない場合にはタイマ回路クリア信号を出力しない。

タイマ回路３０は、後述の調整手段４０により制限時間ｔ内にタイマ回路クリア信号が入力されない場合に電源部１０による電源供給を停止させ、所定時間経過後に電源部１０を再稼動させる機能を有する。

調整手段４０は、タイマ回路３０がタイマ回路クリア信号の入力を受け付ける制限時間ｔを調整する。

タイマ回路３０の動作を中心に回路装置１００の動作について説明する。図２は、タイマ回路３０の動作を説明するフロー図である。

タイマ回路３０は、制御回路２０からのタイマ回路クリア信号の入力があるか否かを判断する（Ｓ１）。タイマ回路クリア信号の入力がない場合（Ｓ１でｎｏ）、制限時間ｔが経過したか否かを判断する（Ｓ２）。タイマ回路クリア信号の入力がないまま制限時間ｔが経過した場合（Ｓ２でｙｅｓ）、タイマ回路３０は電源部１０の動作を停止させ、所定時間経過後に再稼動させる（Ｓ３）。

本実施の形態にかかる回路装置１００によれば、制御回路２０のプログラムが正常に動作していない場合に自動的に電源部１０の動作を停止させ再稼動させることができる。この場合において、タイマ回路がタイマ回路クリア信号の入力を受け付ける制限時間ｔを調整手段４０で調整する。これにより、装置に実装されるプログラムの変更等により装置がウォッチドッグタイマからリセット信号を受信して再起動に要する時間、さらに再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間に変更が生じたとしても、当該変更に応じて電源部の動作を停止させるまでの時間を柔軟に調整することができる。

［第２の実施形態］
図３は、第２の実施形態にかかる回路装置２００の構成を示す図である。図４は、制御回路２１の構成を示す図である。

回路装置２００は、電源部１０ａと、内部回路２０ａと、タイマ回路３０ａと、コンデンサ４１、４２とを含んで構成される。

電源部１０ａは、ＡＣ／ＤＣ変換回路１１とＤＣ／ＤＣ変換回路１２とを含む。

ＡＣ／ＤＣ変換回路１１は、ＡＣ商用電源１０１からの電源供給を受け付け、タイマ回路３０ａおよびＤＣ／ＤＣ変換回路１２にＤＣ電源１１１を出力する。

ＤＣ／ＤＣ変換回路１２は、ＤＣ電源１１１をＤＣ電源１２１に変換し、内部回路２０ａに出力する。

内部回路２０ａは、制御回路２１とウォッチドッグタイマ回路２２とを含む。

制御回路２１は、図４に示すように、ＣＰＵ（Central Processing Unit）２１ａ、メモリ２１ｂ、Ｉ／Ｏ周辺回路２１ｃ、これらを相互に接続するＣＰＵバス２１ｄを含む。制御回路２１は、制御回路２１のプログラムが正常に動作していることを示すウォッチドッグタイマ回路クリア信号２１２を一定時間ごとにウォッチドッグタイマ回路２２に出力する。逆に、プログラムが正常に動作していない場合にはウォッチドッグタイマ回路２２に対してウォッチドッグタイマ回路クリア信号２１２を出力しない。また、制御回路２１は、タイマ回路３０ａに対してタイマ回路クリア信号２１１を出力する。これについては、回路装置２００の動作を説明する際に詳細に説明する。

ウォッチドッグタイマ回路２２は、制御回路２１からウォッチドッグタイマ回路クリア信号２１２の入力がない場合に制御回路２１が正常に動作していないと判断する。そして、制御回路２１を再起動させるため、制御回路２１およびタイマ回路３０ａに対して制御回路クリア信号２２１を出力する。

タイマ回路３０ａは、制御回路２１からのタイマ回路クリア信号２１１およびウォッチドッグタイマ回路２２からの制御回路クリア信号２２１に応じて動作する。タイマ回路３０ａは、制御回路２１がウォッチドッグタイマ回路２２からの制御回路クリア信号２２１に応じて再起動できない場合、ＤＣ／ＤＣ変換回路１２に対して所定時間ＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号３０１を出力する。すなわち、ＤＣ／ＤＣ変換回路１２を一旦停止させ、再稼働させる機能を有する。タイマ回路３０ａは、ＤＣ／ＤＣ変換回路１２からのＤＣ電源１２１ではなくＡＣ／ＤＣ変換回路１１からのＤＣ電源１１１で動作するため、ＤＣ／ＤＣ変換回路１２からのＤＣ電源１２１の出力が停止している期間であっても動作可能である。

コンデンサ４１、４２は、第１の実施形態の回路装置１００における調整手段４０に対応する。

コンデンサ４１は、タイマ回路３０ａが制御回路２１からタイマ回路クリア信号２１１の入力を受け付ける時間、すなわち、制御回路２１が制御回路クリア信号２２１により再起動を試みる制限時間ｔ４を調整する。

コンデンサ４２は、タイマ回路３０ａがＤＣ／ＤＣ変換回路１２を停止させてから再稼働させるまでの時間ｔ５を調整する。

回路装置２００の動作を説明する。図５及び図６は、回路装置２００の動作を説明するタイミングチャートである。図５は、ウォッチドッグタイマ回路２２の動作によって制御回路２１が正常に再起動する場合の動作を示す。図６は、ウォッチドッグタイマ回路２２を動作させても制御回路２１が正常に再起動しない場合の動作を示す。

まず、図５について説明する。制御回路２１は、ウォッチドッグタイマ回路２２に対して制御回路２１のプログラムが正常に動作していることを示すウォッチドッグタイマ回路クリア信号２１２を所定時間ｔ１ごとに連続して出力する。

ウォッチドッグタイマ回路２２は、所定時間ｔ２内に制御回路２１からのウォッチドッグタイマ回路クリア信号２１２を検出できない場合、制御回路２１が正常に動作していないと判断する。そして、ウォッチドッグタイマ回路２２は、制御回路２１を再起動させるため制御回路２１およびタイマ回路３０ａに対してＬｏｗパルス（アクティブ）の制御回路クリア信号２２１をｔ３時間出力する。

制御回路２１は、ウォッチドッグタイマ回路２２からの制御回路クリア信号２２１に応じて再起動状態となる。制御回路２１は、再起動状態の間は制御回路クリア信号端子を制御することができない。再起動状態の間にハイインピーダンス状態となる端子（例えば３状態バッファ、オープン・コネクタ、オープン・ドレイン）をタイマ回路クリア信号端子に割り当て、抵抗Ｒ１を接続する。これにより、制御回路２１は、再起動状態の間にタイマ回路３０ａに対してＬｏｗパルス（アクティブ）のタイマ回路クリア信号２１１を出力する。

タイマ回路３０ａは、制御回路クリア信号２２１およびタイマ回路クリア信号２１１がともにＬｏｗレベルになったタイミングで、コンデンサ４１の時定数に基づいて調整した制限時間ｔ４のカウントを開始する。

再起動状態から正常状態に復旧した制御回路２１は、タイマ回路３０ａに対してＬｏｗパルス（アクティブ）のタイマ回路クリア信号２１１を出力する。

タイマ回路３０ａは、ｔ４時間内に制御回路２１からのタイマ回路クリア信号２１１を確認した場合、制御回路２１が正常状態に復旧したと判断し、動作を停止する。すなわち、ＤＣ／ＤＣ変換回路１２に対してＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号３０１を出力しない。

次に、図６について説明する。制御回路２１は、ウォッチドッグタイマ回路２２に対して制御回路２１のプログラムが正常に動作していることを示すウォッチドッグタイマ回路クリア信号２１２を所定時間ｔ１ごとに連続して出力する。

制御回路２１は、ウォッチドッグタイマ回路２２からの制御回路クリア信号２２１に応じて再起動状態となり、タイマ回路３０ａに対してＬｏｗパルス（アクティブ）のタイマ回路クリア信号２１１を出力する。

タイマ回路３０ａは、制御回路クリア信号２２１およびタイマ回路クリア信号２１１がともにＬｏｗレベルであることを確認した場合、コンデンサ４１の時定数に基づいて調整した制限時間ｔ４のカウントを開始する。ここまでの動作は、図５の場合と同様である。

再起動状態から正常状態に復旧しない制御回路２１は、タイマ回路３０ａに対してＬｏｗパルス（アクティブ）のタイマ回路クリア信号２１１を出力することができない。

タイマ回路３０ａがｔ４時間内に制御回路２１からのタイマ回路クリア信号２１１の確認をすることができない場合、カウントが満了する。そして、タイマ回路３０ａは、コンデンサ４２の時定数に基づいて調整した時間ｔ５、ＤＣ／ＤＣ変換回路１２に対してＬｏｗパルス（アクティブ）のＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号３０１を出力する。すなわち、ｔ５時間ＤＣ／ＤＣ変換回路１２を停止させ、再稼働させる。

ＤＣ／ＤＣ変換回路１２は、ＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号３０１の入力を受け付けている間内部回路２０ａへのＤＣ電源１２１の出力を停止する。

内部回路２０ａは、ＤＣ電源１２１からの出力が停止されている間、回路装置２００にＡＣ商用電源１０１が入力されていない状態と同じ状態となり動作停止状態となる。ＤＣ／ＤＣ変換回路１２が再稼働すると、制御回路２１は、回路装置２００にＡＣ商用電源１０１が再入力された状態と同じ状態となり正常状態で動作を継続する。

本実施形態にかかる回路装置２００によれば、制御回路２１がウォッチドッグタイマ回路２２からの制御回路クリア信号２２１により正常に再起動しない場合、タイマ回路３０ａにより自動的にＤＣ／ＤＣ変換回路１２を停止させ、再稼働させることができる。また、再起動の制限時間ｔ４を調整するコンデンサ４１を有する。これにより、装置に実装されるプログラムの変更等により装置がウォッチドッグタイマからリセット信号を受信して再起動に要する時間、さらに再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間に変更が生じたとしても、当該変更に応じて電源部の動作を停止させるまでの時間を柔軟に調整することができる。

また、装置によってＤＣ／ＤＣ変換回路の最低電源停止時間があらかじめ決められている場合がある。本実施形態にかかる回路装置２００では、ＤＣ／ＤＣ変換回路１２を停止させてから再稼働させるまでの時間ｔ５を調整するコンデンサ４２を有する。これにより、装置によってＤＣ／ＤＣ変換回路の最低電源停止時間が異なる場合であっても、当該時間に合わせて電源停止時間を柔軟に調整することができる。

さらに、コンデンサ４１、４２の放電特性を利用して制限時間や電源停止時間を調整することにより、振動子等の発信源によるカウンタ回路を用いてカウントする場合と比較して消費電力を抑えることができる。

［第３の実施形態］
図７は、第３の実施形態にかかる回路装置３００の構成を示す図である。本実施形態では、第２の実施形態におけるコンデンサ４１、４２に対応する構成として、タイマ回路３０ｂ内にカウンタ回路３０ｂ１を構成する。すなわち、ＡＣ商用電源１０１の周波数に基づいて再起動の制限時間ｔ４およびＤＣ／ＤＣ変換回路１２の停止時間ｔ５を調整する。その他の構成は第２の実施形態における回路装置２００と同様である。

ＡＣ商用電源１０１の周波数を利用してタイマ回路３０ｂ内にカウンタ回路３０ｂ１を構成する場合、タイマ回路３０ｂに制御回路クリア信号２２１およびタイマ回路クリア信号２１１が入力される前の期間（制御回路２１のプログラムが正常に動作している期間）中であっても電力を消費することになる。この場合は、タイマ回路３０ｂに制御回路クリア信号２２１およびタイマ回路クリア信号２１１が入力される前の期間中はカウンタ回路３０ｂ１の動作を停止させ、低省電力モードとすればよい。そして、制御回路クリア信号２２１およびタイマ回路クリア信号２１１が入力されたことを契機にカウンタ動作を開始するように構成する。その他の動作は、第１および第２の実施形態における回路装置と同様である。

ＡＣ商用電源１０１の周波数は、５０Ｈｚもしくは６０Ｈｚと安定している。そのため、ＡＣ商用電源１０１の周波数を利用することにより、タイマ回路３０ｂの精度が向上する。さらに、コンデンサを用いる場合と比較して部品実装面積を小さくすることができるとともに回路作製のコストを低減することができる。

［第４の実施形態］
図８は、第４の実施形態にかかる回路装置４００を示す図である。本実施形態では、第３の実施形態におけるＡＣ商用電源１０１の周波数に代えて、外部ＤＣ電源からのＤＣ入力１０２に基づいて再起動の制限時間ｔ４およびＤＣ／ＤＣ変換回路１２の停止時間ｔ５を調整する。

回路装置４００は、ＤＣ入力１０２のリップル・スパイクノイズから一定の周波数を抽出するリップル・スパイクノイズ抽出回路４３を備える。その他の構成および動作は第１乃至第３の実施形態における回路装置と同様である。

一般的にＤＣ電源のリップル・スパイクノイズは一定の周波数である。そのため、リップル・スパイクノイズ抽出回路４３を備えＤＣ入力１０２のリップル・スパイクノイズから一定の周波数を抽出することにより、コンデンサを用いる場合と比較してタイマ回路３０ｃの精度が向上する。さらに、コンデンサを用いる場合と比較して部品実装面積を小さくすることができるとともに回路作製のコストを低減することができる。

［第５の実施形態］
図９は、第５の実施形態にかかる回路装置５００を示す図である。回路装置５００は、第２の実施形態におけるウォッチドッグタイマ２２およびコンデンサ４１を削除した構成である。また、本実施形態において制御回路２１’内のメモリ２１ｂ’およびＩ／Ｏ周辺回路２１ｃ’の少なくとも一方は、セルフテストを行う。ＣＰＵ２１ａ’は、当該セルフテストが失敗した場合（例えばセルフテストによってもプログラム異常を回復することができなかった場合）、タイマ回路３０ｄに対してタイマ回路クリア信号２１１’を出力する。

セルフテストは、定期的、電源オン時、または、１日の中で任意の時間に実行されることが考えられる。

タイマ回路３０ｄは、コンデンサ４２の時定数に基づいて調整した時間ｔ５、ＤＣ／ＤＣ変換回路１２に対してＬｏｗパルス（アクティブ）のＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号３０１を出力する。すなわち、ＤＣ／ＤＣ変換回路１２をｔ５時間停止させ、再稼働させる。

本実施形態にかかる回路装置５００では、メモリ２１ｂ’およびＩ／Ｏ周辺回路２１ｃ’の少なくとも一方が行ったセルフテストの結果に基づいてタイマ回路クリア信号を出力する。これにより、第２の実施形態におけるウォッチドッグタイマ２２およびコンデンサ４１が不要となり、より部品実装面積を小さくすることができるとともに回路作製のコストを低減することができる。

［第６の実施形態］
図１０は、第６の実施形態にかかる回路装置６００を示す図である。回路装置６００は、第１乃至５にかかる回路装置に、さらに読取手段５０を設けたものである。図１０においては、特に第１の実施形態にかかる回路装置１００に読取手段５０を設けた例について説明する。

制御回路２０内のメモリ２０ｂ’’には、制御回路２０が有しているプログラムの識別子と当該プログラムにおいて装置がウォッチドッグタイマからリセット信号を受信して再起動に要する時間（再起動時間）と、再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間（パルス出力時間）とが対応づけられたテーブル１が記憶されている（図１１）。

読取手段５０は、装置に実装されるプログラムに変更があった場合、テーブル１から変更後のプログラムに対応する再起動時間とパルス出力時間を読み出し、読み出した時間に応じて再起動の制限時間ｔ４を設定する。そして、設定したｔ４を調整手段に指示する。

本実施形態にかかる回路装置６００によれば、読取手段５０を設けることにより、プログラムに変更が生じ装置がウォッチドッグタイマからリセット信号を受信して再起動に要する時間、さらに再起動後ウォッチドッグタイマに対して信号を出力するまでに要する時間が変更した場合であっても、その変更に応じて再起動の制限時間を自動的に設定することができる。

テーブル１に、さらにタイマ回路３０が電源部１０の動作を停止させる時間を対応づけて記憶することもできる。これにより、プログラムに変更が生じＤＣ／ＤＣ変換回路の最低電源停止時間に変更が生じた場合であっても、その変更に応じて電源停止時間を自動的に設定することができる。

以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない限りにおいて、他の変形例、応用例を含むことは言うまでもない。

上記の実施形態の一部又は全部は、以下のようにも記載されうるが、以下には限られない。

（付記１）
電源部と、制御回路と、タイマ回路と、調整手段とを有し、
前記制御回路は、前記電源部からの出力により動作し、プログラムが正常に動作している場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ、
前記調整手段は、前記制限時間を調整することを特徴とする回路装置。

（付記２）
前記調整手段は、さらに前記タイマ回路が前記電源部の動作を停止させる時間を調整する、付記１に記載の回路装置。

（付記３）
ウォッチドッグタイマ回路をさらに有し、
前記制御回路は、正常に動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記制御回路から前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路および前記タイマ回路に対して制御回路クリア信号を出力し、
前記制御回路は、前記制御回路クリア信号の入力に応じて再起動を試み、
前記タイマ回路は、前記制御回路クリア信号の入力に応じて前記制限時間のカウントを開始し、
前記タイマ回路クリア信号は、前記制御回路が再起動した場合に出力する信号である、付記１又は２に記載の回路装置。

（付記４）
前記調整手段としてコンデンサを有する、請求項１乃至３のいずれか一項に記載の回路装置。

（付記５）
前記調整手段は、前記電源部に接続されたＡＣ商用電源の周波数を用いる、付記１乃至３のいずれか一項に記載の回路装置。

（付記６）
前記電源部に接続されたＤＣ電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出回路をさらに有し、
前記調整手段は、前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、付記１乃至３のいずれか一項に記載の回路装置。

（付記７）
前記制御回路はセルフテストを行い、前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力する、付記１乃至３のいずれか一項に記載の回路装置。

（付記８）
電源部と、制御回路と、ウォッチドッグタイマ回路と、タイマ回路と、コンデンサとを有し、
前記制御回路は、前記電源部からの出力により正常動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、正常動作していない場合に前記ウォッチドックタイマ回路からの制御回路クリア信号に応じて再起動を試み、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路及び前記タイマ回路に対して前記制御回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部に対して前記電源部を停止させるための信号を出力し、
前記コンデンサは、前記制限時間を調整することを特徴とする回路装置。

（付記９）
電源部を有する回路装置において、
プログラムが正常に動作している場合に出力されるタイマ回路クリア信号の入力を判断するステップと、
制限時間内に前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ再稼動させるステップと、
前記制限時間及び前記タイマ回路が前記電源部の動作を停止させる時間を調整する調整ステップと、を含むことを特徴とする回路装置の復旧方法。

（付記１０）
前記調整ステップにおいてさらに、前記電源部の動作を停止させる時間を調整する、付記９に記載の回路装置の復旧方法。

（付記１１）
前記ウォッチドッグタイマ回路クリア信号の入力を判断するステップと、
前記ウォッチドッグタイマ回路クリア信号が入力されない場合に制御回路クリア信号を出力するステップと、
前記制御回路クリア信号に応じて再起動し前記タイマ回路クリア信号を出力するステップと、
前記制御回路クリア信号に応じて前記制限時間のカウントを開始するステップと、を含む
付記９又は１０に記載の回路装置の復旧方法。

（付記１２）
前記調整ステップにおいてコンデンサを用いる、付記９乃至１１のいずれか一項に記載の回路装置の復旧方法。

（付記１３）
前記調整ステップにおいて前記電源部に接続されたＡＣ商用電源の周波数を用いる、付記９乃至１１のいずれか一項に記載の回路装置の復旧方法。

（付記１４）
前記電源部に接続されたＤＣ電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出するステップをさらに有し、
前記調整ステップにおいて前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、付記９乃至１１のいずれか一項に記載の回路装置の復旧方法。

（付記１５）
セルフテストを行うステップと、
前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力するステップを有する、付記９乃至１１のいずれか一項に記載の回路装置の復旧方法。

１テーブル
１０、１０ａ、１０ｂ電源部
１１ＡＣ／ＤＣ変換回路
１２ＤＣ／ＤＣ変換回路
２０ａ内部回路
２０、２１、２１’ 制御回路
２１ａ、２１ａ’ ＣＰＵ
２１ｂ、２１ｂ’、２１ｂ’’ メモリ
２１ｃ、２１ｃ’ Ｉ／Ｏ周辺回路
２１ｄ、２１ｄ’ ＣＰＵバス
２２ウォッチドッグタイマ回路
３０、３０ａ、３０ｂ、３０ｃ、３０ｄタイマ回路
３０ｂ１カウンタ回路
４０調整手段
４１、４２コンデンサ
４３リップル・スパイクノイズ抽出回路
５０読取手段
Ｒ１抵抗
１００、２００、３００、４００、５００回路装置
１０１ＡＣ商用電源
１０２ＤＣ入力
１１１、１２１ＤＣ電源
２１１、２１１’ タイマ回路クリア信号
２１２ウォッチドッグタイマ回路クリア信号
２２１制御回路クリア信号
３０１ＤＣ／ＤＣ変換回路Ｄｉｓａｂｌｅ信号

Claims

電源部と、制御回路と、タイマ回路と、調整手段と、ウォッチドッグタイマ回路と、を有し、
前記制御回路は、前記電源部からの出力により動作し、プログラムが正常に動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記制御回路から前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路および前記タイマ回路に対して制御回路クリア信号を出力し、
前記制御回路は、前記制御回路クリア信号の入力に応じて再起動を試み、
前記タイマ回路は、前記制御回路クリア信号の入力に応じて制限時間のカウントを開始し、
前記制御回路は、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記タイマ回路は、前記制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ、
前記調整手段は、前記制限時間を調整することを特徴とする回路装置。
前記調整手段は、さらに前記タイマ回路が前記電源部の動作を停止させる時間を調整する、請求項１に記載の回路装置。
前記調整手段としてコンデンサを有する、請求項１又は２に記載の回路装置。
前記調整手段は、前記電源部に接続されたＡＣ商用電源の周波数を用いる、請求項１又は２に記載の回路装置。
前記電源部に接続されたＤＣ電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出回路をさらに有し、
前記調整手段は、前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、請求項１又は２に記載の回路装置。
前記制御回路はセルフテストを行い、前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力する、請求項１又は２に記載の回路装置。
電源部と、制御回路と、ウォッチドッグタイマ回路と、タイマ回路と、コンデンサとを有し、
前記制御回路は、前記電源部からの出力により正常動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、正常動作していない場合に前記ウォッチドックタイマ回路からの制御回路クリア信号に応じて再起動を試み、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路及び前記タイマ回路に対して前記制御回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部に対して前記電源部を停止させるための信号を出力し、
前記コンデンサは、前記制限時間を調整することを特徴とする回路装置。
電源部および制御回路を有する回路装置において、
プログラムが正常に動作している場合に出力されるウォッチドッグタイマ回路クリア信号が出力されない場合に前記制御回路に対して出力される制御回路クリア信号の入力を判断するステップと、
前記制御回路クリア信号の入力に応じて制限時間のカウントを開始するステップと、
前記制御回路クリア信号の入力に応じて前記制御回路が再起動を試み再起動した場合に出力するタイマ回路クリア信号の入力を判断するステップと、
前記制限時間内に前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ再稼動させるステップと、
前記制限時間及び前記タイマ回路が前記電源部の動作を停止させる時間を調整する調整ステップと、を含むことを特徴とする回路装置の復旧方法。
前記調整ステップにおいてさらに、前記電源部の動作を停止させる時間を調整する、請求項８に記載の回路装置の復旧方法。