JP6325217B2 - 回路装置および回路装置の復旧方法 - Google Patents
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Description
図1は、第1の実施形態にかかる回路装置100の構成を示す図である。回路装置100は、電源部10と、制御回路20と、タイマ回路30と、調整手段40と、を含んで構成される。
図3は、第2の実施形態にかかる回路装置200の構成を示す図である。図4は、制御回路21の構成を示す図である。
図7は、第3の実施形態にかかる回路装置300の構成を示す図である。本実施形態では、第2の実施形態におけるコンデンサ41、42に対応する構成として、タイマ回路30b内にカウンタ回路30b1を構成する。すなわち、AC商用電源101の周波数に基づいて再起動の制限時間t4およびDC/DC変換回路12の停止時間t5を調整する。その他の構成は第2の実施形態における回路装置200と同様である。
図8は、第4の実施形態にかかる回路装置400を示す図である。本実施形態では、第3の実施形態におけるAC商用電源101の周波数に代えて、外部DC電源からのDC入力102に基づいて再起動の制限時間t4およびDC/DC変換回路12の停止時間t5を調整する。
図9は、第5の実施形態にかかる回路装置500を示す図である。回路装置500は、第2の実施形態におけるウォッチドッグタイマ22およびコンデンサ41を削除した構成である。また、本実施形態において制御回路21’内のメモリ21b’およびI/O周辺回路21c’の少なくとも一方は、セルフテストを行う。CPU21a’は、当該セルフテストが失敗した場合(例えばセルフテストによってもプログラム異常を回復することができなかった場合)、タイマ回路30dに対してタイマ回路クリア信号211’を出力する。
図10は、第6の実施形態にかかる回路装置600を示す図である。回路装置600は、第1乃至5にかかる回路装置に、さらに読取手段50を設けたものである。図10においては、特に第1の実施形態にかかる回路装置100に読取手段50を設けた例について説明する。
電源部と、制御回路と、タイマ回路と、調整手段とを有し、
前記制御回路は、前記電源部からの出力により動作し、プログラムが正常に動作している場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ、
前記調整手段は、前記制限時間を調整することを特徴とする回路装置。
前記調整手段は、さらに前記タイマ回路が前記電源部の動作を停止させる時間を調整する、付記1に記載の回路装置。
ウォッチドッグタイマ回路をさらに有し、
前記制御回路は、正常に動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記制御回路から前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路および前記タイマ回路に対して制御回路クリア信号を出力し、
前記制御回路は、前記制御回路クリア信号の入力に応じて再起動を試み、
前記タイマ回路は、前記制御回路クリア信号の入力に応じて前記制限時間のカウントを開始し、
前記タイマ回路クリア信号は、前記制御回路が再起動した場合に出力する信号である、付記1又は2に記載の回路装置。
前記調整手段としてコンデンサを有する、請求項1乃至3のいずれか一項に記載の回路装置。
前記調整手段は、前記電源部に接続されたAC商用電源の周波数を用いる、付記1乃至3のいずれか一項に記載の回路装置。
前記電源部に接続されたDC電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出回路をさらに有し、
前記調整手段は、前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、付記1乃至3のいずれか一項に記載の回路装置。
前記制御回路はセルフテストを行い、前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力する、付記1乃至3のいずれか一項に記載の回路装置。
電源部と、制御回路と、ウォッチドッグタイマ回路と、タイマ回路と、コンデンサとを有し、
前記制御回路は、前記電源部からの出力により正常動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、正常動作していない場合に前記ウォッチドックタイマ回路からの制御回路クリア信号に応じて再起動を試み、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路及び前記タイマ回路に対して前記制御回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部に対して前記電源部を停止させるための信号を出力し、
前記コンデンサは、前記制限時間を調整することを特徴とする回路装置。
電源部を有する回路装置において、
プログラムが正常に動作している場合に出力されるタイマ回路クリア信号の入力を判断するステップと、
制限時間内に前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ再稼動させるステップと、
前記制限時間及び前記タイマ回路が前記電源部の動作を停止させる時間を調整する調整ステップと、を含むことを特徴とする回路装置の復旧方法。
前記調整ステップにおいてさらに、前記電源部の動作を停止させる時間を調整する、付記9に記載の回路装置の復旧方法。
前記ウォッチドッグタイマ回路クリア信号の入力を判断するステップと、
前記ウォッチドッグタイマ回路クリア信号が入力されない場合に制御回路クリア信号を出力するステップと、
前記制御回路クリア信号に応じて再起動し前記タイマ回路クリア信号を出力するステップと、
前記制御回路クリア信号に応じて前記制限時間のカウントを開始するステップと、を含む
付記9又は10に記載の回路装置の復旧方法。
前記調整ステップにおいてコンデンサを用いる、付記9乃至11のいずれか一項に記載の回路装置の復旧方法。
前記調整ステップにおいて前記電源部に接続されたAC商用電源の周波数を用いる、付記9乃至11のいずれか一項に記載の回路装置の復旧方法。
前記電源部に接続されたDC電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出するステップをさらに有し、
前記調整ステップにおいて前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、付記9乃至11のいずれか一項に記載の回路装置の復旧方法。
セルフテストを行うステップと、
前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力するステップを有する、付記9乃至11のいずれか一項に記載の回路装置の復旧方法。
10、10a、10b 電源部
11 AC/DC変換回路
12 DC/DC変換回路
20a 内部回路
20、21、21’ 制御回路
21a、21a’ CPU
21b、21b’、21b’’ メモリ
21c、21c’ I/O周辺回路
21d、21d’ CPUバス
22 ウォッチドッグタイマ回路
30、30a、30b、30c、30d タイマ回路
30b1 カウンタ回路
40 調整手段
41、42 コンデンサ
43 リップル・スパイクノイズ抽出回路
50 読取手段
R1 抵抗
100、200、300、400、500 回路装置
101 AC商用電源
102 DC入力
111、121 DC電源
211、211’ タイマ回路クリア信号
212 ウォッチドッグタイマ回路クリア信号
221 制御回路クリア信号
301 DC/DC変換回路Disable信号
Claims (9)
- 電源部と、制御回路と、タイマ回路と、調整手段と、ウォッチドッグタイマ回路と、を有し、
前記制御回路は、前記電源部からの出力により動作し、プログラムが正常に動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記制御回路から前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路および前記タイマ回路に対して制御回路クリア信号を出力し、
前記制御回路は、前記制御回路クリア信号の入力に応じて再起動を試み、
前記タイマ回路は、前記制御回路クリア信号の入力に応じて制限時間のカウントを開始し、
前記制御回路は、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記タイマ回路は、前記制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ、
前記調整手段は、前記制限時間を調整することを特徴とする回路装置。
- 前記調整手段は、さらに前記タイマ回路が前記電源部の動作を停止させる時間を調整する、請求項1に記載の回路装置。
- 前記調整手段としてコンデンサを有する、請求項1又は2に記載の回路装置。
- 前記調整手段は、前記電源部に接続されたAC商用電源の周波数を用いる、請求項1又は2に記載の回路装置。
- 前記電源部に接続されたDC電源のリップルノイズおよびスパイクノイズの少なくともいずれか一方を抽出するリップル・スパイクノイズ抽出回路をさらに有し、
前記調整手段は、前記リップルノイズおよびスパイクノイズの少なくとも一方の周波数を用いる、請求項1又は2に記載の回路装置。 - 前記制御回路はセルフテストを行い、前記セルフテストの結果に応じて前記タイマ回路に対し前記タイマ回路クリア信号を出力する、請求項1又は2に記載の回路装置。
- 電源部と、制御回路と、ウォッチドッグタイマ回路と、タイマ回路と、コンデンサとを有し、
前記制御回路は、前記電源部からの出力により正常動作している場合に前記ウォッチドッグタイマ回路に対してウォッチドッグタイマ回路クリア信号を出力し、正常動作していない場合に前記ウォッチドックタイマ回路からの制御回路クリア信号に応じて再起動を試み、再起動した場合に前記タイマ回路に対してタイマ回路クリア信号を出力し、
前記ウォッチドッグタイマ回路は、前記ウォッチドッグタイマ回路クリア信号が入力されない場合に前記制御回路及び前記タイマ回路に対して前記制御回路クリア信号を出力し、
前記タイマ回路は、制限時間内に前記制御回路から前記タイマ回路クリア信号が入力されない場合に前記電源部に対して前記電源部を停止させるための信号を出力し、
前記コンデンサは、前記制限時間を調整することを特徴とする回路装置。 - 電源部および制御回路を有する回路装置において、
プログラムが正常に動作している場合に出力されるウォッチドッグタイマ回路クリア信号が出力されない場合に前記制御回路に対して出力される制御回路クリア信号の入力を判断するステップと、
前記制御回路クリア信号の入力に応じて制限時間のカウントを開始するステップと、
前記制御回路クリア信号の入力に応じて前記制御回路が再起動を試み再起動した場合に出力するタイマ回路クリア信号の入力を判断するステップと、
前記制限時間内に前記タイマ回路クリア信号が入力されない場合に前記電源部の動作を所定時間停止させ再稼動させるステップと、
前記制限時間及び前記タイマ回路が前記電源部の動作を停止させる時間を調整する調整ステップと、を含むことを特徴とする回路装置の復旧方法。 - 前記調整ステップにおいてさらに、前記電源部の動作を停止させる時間を調整する、請求項8に記載の回路装置の復旧方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013182852A JP6325217B2 (ja) | 2013-09-04 | 2013-09-04 | 回路装置および回路装置の復旧方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013182852A JP6325217B2 (ja) | 2013-09-04 | 2013-09-04 | 回路装置および回路装置の復旧方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015049827A JP2015049827A (ja) | 2015-03-16 |
JP6325217B2 true JP6325217B2 (ja) | 2018-05-16 |
Family
ID=52699752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013182852A Active JP6325217B2 (ja) | 2013-09-04 | 2013-09-04 | 回路装置および回路装置の復旧方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6325217B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016194170A1 (ja) * | 2015-06-03 | 2016-12-08 | 株式会社日立製作所 | 障害検出装置および障害検出システム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03230254A (ja) * | 1990-02-05 | 1991-10-14 | Mitsubishi Electric Corp | マルチプロセッサシステムの障害検出方法 |
JP2545658B2 (ja) * | 1991-10-21 | 1996-10-23 | 山武ハネウエル株式会社 | 電磁流量計 |
JPH0756771A (ja) * | 1993-08-17 | 1995-03-03 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2003067220A (ja) * | 2001-08-24 | 2003-03-07 | Tokyo Gas Co Ltd | コンピュータシステム |
JP2011022833A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Tec Corp | 情報処理装置 |
-
2013
- 2013-09-04 JP JP2013182852A patent/JP6325217B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015049827A (ja) | 2015-03-16 |
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