JP6323672B2 - 半導体装置及びその製造方法 - Google Patents
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Description
によって半導体素子が誤動作するおそれがある。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
まず、絶縁基板、例えばガラスエポキシ樹脂基板の内部に配線層1e、1g、ビア1v、1u等が形成された回路基板1を用意する。回路基板1の第1面の中央の半導体チップ実装領域Aには、複数の第1の電極パッド1aが間隔をおいて形成されている。
絶縁性の熱硬化型接着剤層12を形成する。その後に、熱硬化型接着剤層12と熱伝導剤11の上に放熱板13を接触させて載せ、熱硬化型接着剤12を介して回路基板1に取り付ける。熱硬化型接着材層12は、最終的に放熱板13が熱伝導材11に接触する厚さに形成される。放熱板13として、例えば、アルミニウム、アルミニウム合金、銅、銅合金等の金属を使用する。放熱板13の表面には凹凸状のフィンが形成されていてもよい。なお、放熱板13、熱伝導材11等の取り付け方法については上記に限定されるものではない。
る。
〜第4の導電性ブロック14〜17と電源電圧用配線層22aを接続する複数の電源電圧用ビア25a〜25dが示され、接続抵抗を低くするために第1〜第4の導電性ブロック14〜17のそれぞれに複数本接続されている。なお、第1〜第4の導電性ブロック14〜17のそれぞれに異なる値の電圧が伝送される場合には、電源電圧用配線層22aは電圧値に応じて複数の層で形成される。
ック14〜17から部品用電極パッド1b、ビア1v等を介して半導体チップ2に達する経路も含み、さらに、半田バンプ9等を介して半導体チップ2に達する別系統の経路も含んでいる。
ンサ5、6を重ねようとすると、第1、第2のコンデンサ5、6の上面は電極5a〜5d、6a〜6dの凹凸などで不安定である。このためリフロー時の振動や温風により、重ねた第1のコンデンサ5や第2のコンデンサ6が回路基板1表面の保護絶縁膜10上に脱落してしまう。しかし、本実施形態の変形例では、上記のように、第1、第2のコンデンサ5、6を第1〜第4の導電性ブロック14〜17により両側から支える構造となるため、脱落することなく安定した搭載が可能となる。
(付記1)第1基板と、前記第1基板の第1領域に取り付けられた半導体素子と、前記第1基板のうち前記第1領域と反対側の第2領域に形成された第1電極パッドと、前記第1電極パッドに接続された第1受動部品と、前記第1受動部品の少なくとも一部を覆い、前記第1受動部品の電極と接続する第1接続部を有する第1溝を含む導電性ブロックと、表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第2電極パッドを含む第2基板と、を有する半導体装置。
(付記2)前記導電性ブロックは、前記第1基板の前記第2領域に形成された第3電極パッドに接続されることを特徴とする付記1に記載の半導体装置。
(付記3)前記導電性ブロックの前記第1溝内の前記第1接続部は、前記第1溝の内側で突出していることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)前記第1基板のうち前記第2領域の周囲に形成された第4電極パッドと、前記第4電極パッドに接続された導電性接続材と、前記第2基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第5電極パッドと、を有することを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記5)前記導電性ブロックは、前記導電性接続材より高く形成されることを特徴とする付記4に記載の波動対装置。
(付記6)前記第1基板の前記2領域に形成された第6電極パッドと、前記第6電極パッドに接続された第2受動部品と、前記導電性ブロックに形成され、前記第2受動部品の少なくとも一部を覆い、前記第2受動部品の電極に接続される第2接続部を有する第2溝と、を有することを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。
(付記7)前記第1受動部品と第2受動部品の少なくとも一方は複数個重ねて電気的に接続されることを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置。
(付記8)半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドに接続された電極を有する第1受動部品の少なくとも一部を覆う溝と、前記溝内に前記第1受動部品の前記電極に接続する接続部が形成された導電性ブロックと、を有する第1基板を形成し、前記第1基板と前記導電性ブロックを第2基板の一面に対向し、前記第2基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第2電極パッドに前記第1基板上の前記導電性ブロックを接続する、工程を有する半導体装置の製造方法。
(付記9)半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドを有する第1基板を形成し、一面に形成された凹部の底面の上の第2電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第2電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第2基板を形成し、前記第2基板と前記導電性ブロックと前記受動部品を第1基板の前記第2領域に対向し、前記受動部品の前記電極を前記第1基板の前記第1電極パッドに接続する工程を有する半導体装置の製造方法。
(付記10)前記導電性ブロックを前記第1基板の第3電極パッドに接続する工程を有することを特徴とする付記8又は付記9に記載の半導体装置の製造方法。
1b、1b1〜1b5 部品用電極パッド
2 半導体チップ
3 半田バンプ
4 アンダーフィル樹脂
5、6 コンデンサ
9 半田ボール
10 保護絶縁膜
11 熱伝導材
12 熱硬化型接着材
13 放熱板
14〜17 導電性ブロック
20 凹部
21 マザーボード
22a 電源電圧用配線層
22b 接地用配線層
23a、23b 半田ボール接続用電極パッド
24a 電源電圧用ビア
24b 接地用ビア
25a〜25d 電源電圧用ビア
26〜29 ブロック接続用電極パッド
Claims (5)
- 第1基板と、
前記第1基板の第1領域に取り付けられた半導体素子と、
前記第1基板のうち前記第1領域と反対側の第2領域に形成された第1電極パッドと、
前記第1電極パッドに接続された第1受動部品と、
前記第1受動部品の少なくとも一部を覆い、前記第1受動部品の電極と接続する第1接続部を有する第1溝を含む導電性ブロックと、
表面に形成された凹部の底面上で前記導電性ブロックに接続され、かつ、電源に接続された第2電極パッドを含む第2基板と、
を有する半導体装置。 - 前記導電性ブロックは、前記第1基板の前記第2領域に形成された第3電極パッドに接続されることを特徴とする請求項1に記載の半導体装置。
- 前記第1基板のうち前記第2領域の周囲に形成された第4電極パッドと、
前記第4電極パッドに接続された導電性接続材と、
前記第2基板の前記凹部の周囲に形成され、前記導電性接続材に接続された第5電極パッドと、
を有することを特徴とする請求項1又は請求項2に記載の半導体装置。 - 半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドに接続された電極を有する第1受動部品の少なくとも一部を覆う溝と、前記溝内に前記第1受動部品の前記電極に接続する接続部が形成された導電性ブロックと、を有する第1基板を形成し、
前記第1基板と前記導電性ブロックを第2基板の一面に対向し、
前記第2基板の前記一面側に形成された凹部の底部に形成され、かつ電源に接続される第2電極パッドに前記第1基板上の前記導電性ブロックを接続する、
工程を有する半導体装置の製造方法。 - 半導体素子が取り付けられた第1領域と反対側の第2領域に形成された第1電極パッドを有する第1基板を形成し、
一面に形成された凹部の底面の上の第2電極パッドに接続された導電性ブロックと、前記導電性ブロックのうち前記第2電極パッドとの接続面と反対側の面に形成された溝内の接続部に電極を接続した受動部品と、を有する第2基板を形成し、
前記第2基板と前記導電性ブロックと前記受動部品を第1基板の前記第2領域に対向し、
前記受動部品の前記電極を前記第1基板の前記第1電極パッドに接続する、
工程を有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014151390A JP6323672B2 (ja) | 2014-07-25 | 2014-07-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014151390A JP6323672B2 (ja) | 2014-07-25 | 2014-07-25 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016029677A JP2016029677A (ja) | 2016-03-03 |
JP6323672B2 true JP6323672B2 (ja) | 2018-05-16 |
Family
ID=55435464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014151390A Active JP6323672B2 (ja) | 2014-07-25 | 2014-07-25 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6323672B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11081439B2 (en) | 2018-11-26 | 2021-08-03 | Kabushiki Kaisha Toshiba | Integrated circuit and electronic circuit comprising the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7211267B2 (ja) | 2019-05-29 | 2023-01-24 | 株式会社デンソー | 半導体パッケージの製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0742162U (ja) * | 1993-12-21 | 1995-07-21 | 株式会社富士通ゼネラル | ハイブリッドicの構造 |
JP3792445B2 (ja) * | 1999-03-30 | 2006-07-05 | 日本特殊陶業株式会社 | コンデンサ付属配線基板 |
JP4484176B2 (ja) * | 2000-01-21 | 2010-06-16 | イビデン株式会社 | ボールグリッドアレイ型パッケージの接続構造 |
JP4338545B2 (ja) * | 2004-02-19 | 2009-10-07 | 富士通株式会社 | コンデンサシート |
JP2007005713A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | 半導体装置 |
JP2012186210A (ja) * | 2011-03-03 | 2012-09-27 | Nec Casio Mobile Communications Ltd | 導電接続構造 |
-
2014
- 2014-07-25 JP JP2014151390A patent/JP6323672B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11081439B2 (en) | 2018-11-26 | 2021-08-03 | Kabushiki Kaisha Toshiba | Integrated circuit and electronic circuit comprising the same |
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Publication number | Publication date |
---|---|
JP2016029677A (ja) | 2016-03-03 |
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A621 | Written request for application examination |
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