JP6322047B2 - アッテネータ、エフェクタ - Google Patents
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Description
図1に、アッテネータの等価回路を示す。等価回路90は、直列に接続された入力抵抗190と可変抵抗910で構成される。入力抵抗190は、一端が入力端子191に、他端が出力端子192に接続される。可変抵抗910は、一端が出力端子192に接続され、他端が接地される。このような等価回路では、入力電圧VIと出力電圧VOとの関係は、
VO=VI・RA/(RO+RA)
となり、入力電圧VIが減衰された出力電圧VOが得られる。
図6に実施例1変形例のアッテネータの構成例を示す。アッテネータ25の可変抵抗部200は、アッテネータ15の可変抵抗部100に、増幅率が1のバッファ140を付加した構成である。バッファ140は、帰還点182と出力点181との間に、出力点181側が入力、帰還点182側が出力となるように挿入されている。その他の構成は、アッテネータ15と同じである。
図8に実施例2変形例のアッテネータの構成例を示す。アッテネータ45の可変抵抗部400は、アッテネータ35の可変抵抗部300に、増幅率が1のバッファ140を付加した構成である。バッファ140は、帰還点182と出力点181との間に、出力点181側が入力、帰還点182側が出力となるように挿入されている。その他の構成は、アッテネータ35と同じである。
図10に実施例3変形例のアッテネータの構成例を示す。アッテネータ65の可変抵抗部600は、アッテネータ55の可変抵抗部500に、増幅率が1のバッファ140を付加した構成である。バッファ140は、帰還点182と出力点181との間に、出力点181側が入力、帰還点182側が出力となるように挿入されている。その他の構成は、アッテネータ55と同じである。
図12に実施例4変形例のアッテネータの構成例を示す。アッテネータ85の可変抵抗部800は、アッテネータ75の可変抵抗部700に、増幅率が1のバッファ140を付加した構成である。バッファ140は、帰還点182と出力点181との間に、出力点181側が入力、帰還点182側が出力となるように挿入されている。その他の構成は、アッテネータ75と同じである。
実施例1、実施例2では、第1トランジスタと第2トランジスタの型を一致させている。したがって、正の入力電圧を減衰させる第1トランジスタの特性と負の入力電圧を減衰させる第2トランジスタの特性をそろえやすい。一方、第1トランジスタと第2トランジスタの型を一致させたために、第1可変電流源と第2可変電流源の電流の向き(流入させるか、流出させるか)も同じになる。よって、バッファを用いない場合は必ず第3可変電流源が必要であり、バッファを用いる場合もバッファの能力以上の電流が流れる可能性があるときには第3可変電流源が必要である。
11 リニアライザー回路 90 等価回路
100,110,200,300,310,400,500,600,700,800 可変抵抗部
101、102 電源
111,112,113,114,115 抵抗
121,122,156,256 可変電圧源
131,132,155,255,331,332 トランジスタ
140 バッファ
151,152,153,251,252,253 可変電流源
181 出力点 182 帰還点
190 入力抵抗 191 入力端子
192 出力端子 910 可変抵抗
Claims (8)
- 一端が入力端子に、他端が出力端子に接続された入力抵抗と、
出力端子に接続された可変抵抗部を備えたアッテネータであって、
前記可変抵抗部は、
第1トランジスタ、第2トランジスタ、第1抵抗、第2抵抗、第3抵抗、第4抵抗、第1可変電流源、第2可変電流源、第3可変電流源、第1電源、第2電源、帰還点、出力点を有し、
前記出力点は前記出力端子に接続され、
前記帰還点と前記出力点とが接続され、
前記第1電源の負極と前記第2電源の正極が接地され、
前記第1トランジスタのベースと接地の間に、前記第1可変電流源が接続され、
前記第2トランジスタのベースと接地の間に、前記第2可変電流源が接続され、
前記帰還点と接地の間に、前記第3可変電流源が接続され、
第1トランジスタと第2トランジスタは両方ともNPN型または両方ともPNP型であり、
第1トランジスタと第2トランジスタがNPN型の場合は、
前記第1トランジスタのコレクタが前記第1電源の正極に接続され、
前記第1トランジスタのエミッタが前記出力点に接続され、
前記第1トランジスタのベースとコレクタの間に、前記第1抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第2抵抗が接続され、
前記第2トランジスタのエミッタが前記第2電源の負極に接続され、
前記第2トランジスタのコレクタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第3抵抗が接続され、
前記第2トランジスタのベースとエミッタの間に、前記第4抵抗が接続され
ており、
第1トランジスタと第2トランジスタがPNP型の場合は、
前記第1トランジスタのエミッタが前記第1電源の正極に接続され、
前記第1トランジスタのコレクタが前記出力点に接続され、
前記第1トランジスタのベースとエミッタの間に、前記第2抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第1抵抗が接続され、
前記第2トランジスタのコレクタが前記第2電源の負極に接続され、
前記第2トランジスタのエミッタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第4抵抗が接続され、
前記第2トランジスタのベースとコレクタの間に、前記第3抵抗が接続され
ており、
前記第1可変電流源、前記第2可変電流源、前記第3可変電流源は、前記第1トランジスタのベース−エミッタ間に生じるバイアス電圧と前記第2トランジスタのベース−エミッタ間に生じるバイアス電圧とが同じになるように変化させ、
前記第1抵抗、前記第2抵抗、前記第3抵抗、前記第4抵抗、前記第1電源、前記第2電源は、前記入力端子に入力される電圧が0Vの場合には、前記出力点の電圧が0Vになるように定められている
ことを特徴とするアッテネータ。 - 一端が入力端子に、他端が出力端子に接続された入力抵抗と、
前記出力端子に接続された可変抵抗部と、
を備えたアッテネータであって、
前記可変抵抗部は、
第1トランジスタ、第2トランジスタ、第1抵抗、第2抵抗、第3抵抗、第4抵抗、第1可変電流源、第2可変電流源、第1電源、第2電源、増幅率が1のバッファ、帰還点、出力点を有し、
前記出力点が前記出力端子に接続され、
前記帰還点と前記出力点との間に、前記出力点側が入力、前記帰還点側が出力となるように前記バッファが接続され、
前記第1電源の負極と前記第2電源の正極が接地され、
前記第1トランジスタのベースと接地の間に、前記第1可変電流源が接続され、
前記第2トランジスタのベースと接地の間に、前記第2可変電流源が接続され、
第1トランジスタと第2トランジスタは両方ともNPN型または両方ともPNP型であり、
第1トランジスタと第2トランジスタがNPN型の場合は、
前記第1トランジスタのコレクタが前記第1電源の正極に接続され、
前記第1トランジスタのエミッタが前記出力点に接続され、
前記第1トランジスタのベースとコレクタの間に、前記第1抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第2抵抗が接続され、
前記第2トランジスタのエミッタが前記第2電源の負極に接続され、
前記第2トランジスタのコレクタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第3抵抗が接続され、
前記第2トランジスタのベースとエミッタの間に、前記第4抵抗が接続され
ており、
第1トランジスタと第2トランジスタがPNP型の場合は、
前記第1トランジスタのエミッタが前記第1電源の正極に接続され、
前記第1トランジスタのコレクタが前記出力点に接続され、
前記第1トランジスタのベースとエミッタの間に、前記第2抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第1抵抗が接続され、
前記第2トランジスタのコレクタが前記第2電源の負極に接続され、
前記第2トランジスタのエミッタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第4抵抗が接続され、
前記第2トランジスタのベースとコレクタの間に、前記第3抵抗が接続され
ており、
前記第1可変電流源、前記第2可変電流源は、前記第1トランジスタのベース−エミッタ間に生じるバイアス電圧と前記第2トランジスタのベース−エミッタ間に生じるバイアス電圧とが同じになるように変化させ、
前記第1抵抗、前記第2抵抗、前記第3抵抗、前記第4抵抗、前記第1電源、前記第2電源は、前記入力端子に入力される電圧が0Vの場合には、前記出力点の電圧が0Vになるように定められている
ことを特徴とするアッテネータ。 - 請求項2記載のアッテネータであって、
前記帰還点と接地の間に、第3可変電流源が接続されている
ことを特徴とするアッテネータ。 - 一端が入力端子に、他端が出力端子に接続された入力抵抗と、
前記出力端子に接続された可変抵抗部と、
を備えたアッテネータであって、
前記可変抵抗部は、
第1トランジスタ、第2トランジスタ、第1抵抗、第2抵抗、第3抵抗、第4抵抗、第1可変電流源、第2可変電流源、第1電源、第2電源、帰還点、出力点を有し、
前記出力点が前記出力端子に接続され、
前記帰還点と前記出力点とが接続され、
前記第1電源の負極と前記第2電源の正極が接地され、
前記第1トランジスタのベースと接地の間に、前記第1可変電流源が接続され、
前記第2トランジスタのベースと接地の間に、前記第2可変電流源が接続され、
第1トランジスタと第2トランジスタは一方がNPN型で他方がPNP型であり、
第1トランジスタがNPN型で第2トランジスタがPNP型の場合は、
前記第1トランジスタのコレクタが前記第1電源の正極に接続され、
前記第1トランジスタのエミッタが前記出力点に接続され、
前記第1トランジスタのベースとコレクタの間に、前記第1抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第2抵抗が接続され、
前記第2トランジスタのコレクタが前記第2電源の負極に接続され、
前記第2トランジスタのエミッタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第4抵抗が接続され、
前記第2トランジスタのベースとコレクタの間に、前記第3抵抗が接続され
ており、
第1トランジスタがPNP型で第2トランジスタがNPN型の場合は、
前記第1トランジスタのエミッタが前記第1電源の正極に接続され、
前記第1トランジスタのコレクタが前記出力点に接続され、
前記第1トランジスタのベースとエミッタの間に、前記第2抵抗が接続され、
前記第1トランジスタのベースと前記帰還点の間に、前記第1抵抗が接続され、
前記第2トランジスタのエミッタが前記第2電源の負極に接続され、
前記第2トランジスタのコレクタが前記出力点に接続され、
前記第2トランジスタのベースと前記帰還点の間に、前記第3抵抗が接続され、
前記第2トランジスタのベースとエミッタの間に、前記第4抵抗が接続され
ており、
前記第1可変電流源、前記第2可変電流源は、前記第1トランジスタのベース−エミッタ間に生じるバイアス電圧と前記第2トランジスタのベース−エミッタ間に生じるバイアス電圧とが同じになるように変化させ、
前記第1抵抗、前記第2抵抗、前記第3抵抗、前記第4抵抗、前記第1電源、前記第2電源は、前記入力端子に入力される電圧が0Vの場合には、前記出力点の電圧が0Vになるように定められている
ことを特徴とするアッテネータ。 - 請求項4記載のアッテネータであって、
前記可変抵抗部は、さらに、増幅率が1のバッファも有し、
前記帰還点と前記出力点との間に、前記出力点側が入力、前記帰還点側が出力となるように前記バッファが挿入されている
ことを特徴とするアッテネータ。 - 請求項1〜5のいずれかに記載のアッテネータであって、
前記第1電源と前記第2電源とは同じ電圧である
ことを特徴とするアッテネータ。 - 請求項1〜6のいずれかに記載のアッテネータであって、
前記第1抵抗と前記第3抵抗とは同じ抵抗値R1であり、
前記第2抵抗と前記第4抵抗とは同じ抵抗値R2であり、
抵抗値R1の方が抵抗値R2よりも十分大きい
ことを特徴とするアッテネータ。 - 請求項1〜7のいずれかに記載されたアッテネータを有するエフェクタ。
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- 2014-05-14 JP JP2014100215A patent/JP6322047B2/ja active Active
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