JP5387420B2 - 断線検出回路 - Google Patents
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Description
請求項8記載の発明によれば、第1検出素子が1以上の第1ダイオードを含んで構成され、第1電圧検出回路が比較対象とする閾値電圧が、第1ダイオードと同一特性の第2ダイオードを用いて生成されているため、第1ダイオードの温度補償を行うことができる。
請求項10記載の発明によれば、第1検出素子がMOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されているため、MOSトランジスタおよび第1ダイオードを半導体構造により一体化して形成しやすくなり、省スペース化を図ることができる。
請求項12記載の発明によれば、スイッチング素子およびバイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されているため、当該スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
以下、本発明を、ロウサイド駆動回路の断線検出回路に適用した第1実施形態について図1ないし図3を参照しながら説明する。
図1は、ロウサイド駆動回路における断線検出回路を概略的に示している。
この図1に示すように、ロウサイド駆動回路Aは、スイッチング素子としてのNチャネル型のMOSトランジスタM1を備え、当該トランジスタM1のドレインの出力端子N1を介して負荷Mを電源Vcに接続して構成されている。トランジスタM1のゲート(入力端子)は制御回路2の駆動出力端子OUTに接続されている。制御回路2は例えばマイクロコンピュータにより構成されるもので、駆動出力端子OUTからMOSトランジスタM1のゲートに駆動信号を出力する。
図2は、通常動作時(負荷正常接続時)におけるタイミングチャートを示し、断線を検出することなくロウサイド駆動回路Aが負荷を通常駆動しているときの要部の各信号波形を示している。
図3(b)に示すように、負荷Mが断線すると電源Vcから電源供給が遮断されるため、抵抗R1の検出電圧は0Vで一定となり、図3(c)に示すように、第1電圧検出回路3の出力は「H」で一定となる。図3(d)に示すように、負荷Mの端子電圧(出力端子N1の電圧)も0Vで一定となり、図3(e)に示すように、第2電圧検出回路4の出力は「H」で一定となる。したがって、図3(f)に示すように、制御回路2は断線検出信号となるダイアグ出力として「H」を常時入力するようになり、制御回路2は、前記した断線検出可能期間において断線検出できる。
図4および図5は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、第1電圧検出回路の検出結果を必要としない間、第1検出素子の通電電流をバイパスするように構成したところにある。また、スイッチング素子がオンしているときに第1電圧検出回路の検出結果を周期信号に同期して同期取得手段によって取得し当該取得結果に基づいて断線を検出するように構成したところにある。
この図5(a)に示すように、制御回路2が出力OUTとして「H」を出力している間、図5(b)に示すように周期パルス状のクロック信号CKを周期信号として出力する。本実施形態において、図5(b)に示すように、クロック信号CKを「H」としてトランジスタM2をオンとする時間T1が、クロック信号CKを「L」とする時間T2よりも長く設定されている。すなわち、抵抗R1の通電電流をバイパスする第1の時間T1が、抵抗R1に通電されてから第1電圧検出回路3の検出結果をクロック信号CKに同期してラッチ回路12が取得するまでの第2の時間T2よりも長く設定されている。すると、抵抗R1に流れる電流の通電時間を短くすることができ、消費電力を低減できる。
図8ないし図10は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、遅延取得手段が、スイッチング素子がオンすることで第1検出素子に通電されてから所定時間後に第1電圧検出回路の検出結果を取得し、バイパス手段が第1検出素子に通電されてから遅延取得手段が第1電圧検出回路の検出結果を取得するまでの間を除いて第1検出素子の通電電流をバイパスするように構成したところにある。以下、前述実施形態と異なる部分について説明する。
図9(b)に示すように遅延回路22は出力OUTの立上り信号を所定の遅延時間だけ遅延させる。図9(d)に示すように、遅延取得手段としてのラッチ回路12は、遅延回路22の出力の立上り信号のタイミングにおいて第1電圧検出回路3の出力を保持して取得し、図9(g)に示すように制御回路2はこの保持信号を取得することで、当該タイミングにおいて断線検出することができる。本実施形態において、断線検出可能期間は遅延回路22が立上り信号を出力した時点から出力OUTが「L」になるまでの間の期間となっている。
図11は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、第1検出素子がダイオードにより構成されているところにある。また当該ダイオードと同一特定のダイオードを用いて第1電圧検出回路が比較対象となる閾値電圧が生成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
この閾値電圧生成回路32は、ダイオードD1(第1ダイオードに相当)と同一特性のダイオードD2(第2ダイオードに相当)を具備して構成されており、ダイオードD1の温度補償用に形成されている。本実施形態では、閾値電圧生成回路32は、定電流I1をダイオードD2に通電し、当該ダイオードD2の両端に発生した電圧について抵抗R3およびR4で分圧した電圧を比較対象の閾値電圧として用いている。
図12は、本発明の第5実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子および前記バイパス手段はドレイン又はソースが電気的に共通接続された同一導電型のMOSトランジスタにより構成され、同一導電型のMOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図13は、本発明の第6実施形態を示すもので、前述実施形態と異なるところは、第1および第2電圧検出回路が共用されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図14は、本発明の第7実施形態を示すもので、前述実施形態と異なるところは、ハイサイド駆動回路の断線検出回路に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図15および図16は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子としてバイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)を適用したところにある。これらの図15および図16に示すように、MOSトランジスタM1に代えてNPN形のバイポーラトランジスタM3、IGBT(M4)を適用しても良い。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
第2電圧検出回路4、選択回路5は必要に応じて設ければ良い。例えば、第1実施形態においては、制御回路2が第1電圧検出回路3の出力を断線検出信号として入力し、トランジスタM1がオンしたときのみに断線検出するように構成されていても良い。
電源Vcおよびグランド間には、負荷Mと、トランジスタM1のドレイン−ソース間と、抵抗R1とが直列接続された実施形態を示したが、これらの直列接続順は必要に応じて適宜変更しても良い。
Claims (12)
- 出力端子に負荷が直列接続されオンオフすることで当該負荷を駆動するスイッチング素子と、
前記スイッチング素子に直列接続され前記スイッチング素子にオン通電されると電圧を発生する第1検出素子と、
前記スイッチング素子がオンしたときに前記第1検出素子に生じた電圧を閾値電圧と比較する第1電圧検出回路と、
前記負荷に直列接続されると共に前記スイッチング素子に並列接続され、前記スイッチング素子がオフすると電圧を発生する第2検出素子と、
前記第2検出素子に生じた電圧を閾値電圧と比較して検出する第2電圧検出回路と、
前記第1または第2電圧検出回路の検出結果を選択する回路であって、前記スイッチング素子をオンさせる期間には前記第1電圧検出回路の検出結果を有効化し、前記スイッチング素子をオフさせる期間には前記第2電圧検出回路の検出結果を有効化する選択回路と、を備え、
前記選択回路により選択された検出結果に基づいて断線を検出することを特徴とする断線検出回路。
- 前記第1電圧検出回路の検出結果を必要としない間、前記第1検出素子の通電電流をバイパスするバイパス手段を備えたことを特徴とする請求項1記載の断線検出回路。
- 前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段を備え、
前記同期取得手段の取得結果に基づいて断線を検出することを特徴とする請求項1または2記載の断線検出回路。 - 前記スイッチング素子がオンしているときに前記第1電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段と、
前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1ないし3の何れかに記載の断線検出回路。 - 前記バイパス手段が前記第1検出素子の通電電流をバイパスする第1の時間は、前記第1検出素子に通電されてから前記同期取得手段が前記第1電圧検出回路の検出結果を周期信号に同期して取得するまでの第2の時間よりも長く設定されていることを特徴とする請求項4記載の断線検出回路。
- 前記スイッチング素子がオンすることで前記第1検出素子に通電されてから所定の遅延時間後に前記第1電圧検出回路の検出結果を取得する遅延取得手段と、
前記第1検出素子に通電されてから前記遅延取得手段が前記第1電圧検出回路の検出結果を取得するまでの間を除いて前記第1検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項1または2記載の断線検出回路。 - 前記第1検出素子が1以上のダイオードを含んで構成されていることを特徴とする請求項1ないし6の何れかに記載の断線検出回路。
- 前記第1検出素子が1以上の第1ダイオードを含んで構成され、
前記第1電圧検出回路が比較対象とする閾値電圧が、前記第1ダイオードと同一特性の第2ダイオードを用いて生成されていることを特徴とする請求項1ないし6の何れかに記載の断線検出回路。 - 前記ダイオードを1の半導体チップに集積化したことを特徴とする請求項7または8記載の断線検出回路。
- 前記第1検出素子が、MOSトランジスタのバックゲート−ドレイン間に一体化された第1ダイオードを1又は複数備えて構成されていることを特徴とする請求項1ないし9の何れかに記載の断線検出回路。
- 前記第1および第2電圧検出回路は共用されていることを特徴とする請求項1ないし10の何れかに記載の断線検出回路。
- 前記スイッチング素子および前記バイパス手段は共に電気的に共通接続されたMOSトランジスタにより構成され、
前記MOSトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることを特徴とする請求項4ないし11の何れかに記載の断線検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010002805A JP5387420B2 (ja) | 2010-01-08 | 2010-01-08 | 断線検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010002805A JP5387420B2 (ja) | 2010-01-08 | 2010-01-08 | 断線検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011142554A JP2011142554A (ja) | 2011-07-21 |
JP5387420B2 true JP5387420B2 (ja) | 2014-01-15 |
Family
ID=44458091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010002805A Expired - Fee Related JP5387420B2 (ja) | 2010-01-08 | 2010-01-08 | 断線検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5387420B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016139390A (ja) * | 2015-01-23 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 検出回路 |
JP6649021B2 (ja) * | 2015-09-28 | 2020-02-19 | 新日本無線株式会社 | 負荷開放検出回路 |
JP2019078619A (ja) * | 2017-10-24 | 2019-05-23 | リコー電子デバイス株式会社 | 半導体装置及び電子機器 |
WO2021166389A1 (ja) * | 2020-02-20 | 2021-08-26 | ローム株式会社 | 電源用半導体集積回路及び電源システム |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0645902A (ja) * | 1992-07-23 | 1994-02-18 | Omron Corp | 電子スイッチ |
JPH08250989A (ja) * | 1995-03-08 | 1996-09-27 | Hitachi Ltd | 負荷駆動装置 |
JP2000321334A (ja) * | 1999-05-12 | 2000-11-24 | Fuji Electric Co Ltd | 負荷状態検出装置 |
JP2001189650A (ja) * | 1999-12-28 | 2001-07-10 | Yazaki Corp | 半導体リレー |
JP3633522B2 (ja) * | 2001-07-27 | 2005-03-30 | 株式会社デンソー | 負荷駆動回路 |
-
2010
- 2010-01-08 JP JP2010002805A patent/JP5387420B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011142554A (ja) | 2011-07-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120717 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130520 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130705 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |