JP6320048B2 - 発振回路 - Google Patents

Description

本発明は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を定電圧として出力する定電圧回路を用いた発振回路に関するものである。

従来、ＣＭＯＳ回路を低電力（Low Power）動作させようとした場合、貫通電流が流れない電源電圧領域で動作させるのが望ましい。例えば、貫通電流が流れ始める寸前の電圧である|Ｖｔｐ|+Ｖｔｎ（＝ΣＶｔｈ）が電源電圧として用いられる。このΣＶｔｈの基準電圧を生成する回路は、特許文献１に記載されている。図４及び図５は特許文献１に開示された基準電圧発生回路及び定電圧回路の概要である。Ｖｔｐ、Ｖｔｎは、それぞれＣＭＯＳ回路で用いられるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）を表している。

図４に示す基準電圧発生回路は、一端がプラス側電源ＶＤＤに接続された定電流源１０１と、ソース電極が定電流源１０１に接続され、ドレイン電極とゲート電極が接続されたPMOSトランジスタ１０３と、ドレイン電極がPMOSトランジスタ１０３のドレイン電極に接続され、ゲート電極がドレイン電極に接続され、ソース電極が接地（GND）されたＮＭＯＳトランジスタ１０５を有し、両トランジスタは直列に接続されている。また、定電流源１０１とPMOSトランジスタ１０３との間には出力電圧Ｖｒｅｇを出力するための出力ノード１０７が接続されている。

ここで、ＧＮＤ−ＶＤＤ間に電源電圧を供給すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５は共にゲート電極とドレイン電極を接続していることから、ＶＤＳ＝ＶＧＳ（ＶＤＳはドレイン電極−ソース電極間電圧、ＶＧＳはゲート電極−ソース電極間電圧）である。例えば、定電流源１０１の設定電流値をPMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５がしきい値電圧Ｖｔｈ付近で動作する様に設定すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳはそれぞれほぼＶｔｐ、Ｖｔｎとなる。従って、Ｖｒｅｇはほぼ｜Ｖｔｐ｜＋Ｖｔｎ（＝ΣＶｔｈ）となり、ＶｒｅｇはPMOSトランジスタ１０３とＮＭＯＳトランジスタ５のしきい値電圧の和ΣＶｔｈとほぼ等しくなる。また、定電流源１０１の電流値を任意に設定することにより、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳ、しいてはＶｒｅｇを調整する事も可能である。
また、図５に示す定電圧回路は、発振回路駆動用電源を生成するものであり、基準電圧発生回路１００とインピーダンス変換部２００とから構成され、基準電圧発生回路１００で作られる所望の出力電圧（Ｖｒｅｇ）をインピーダンス変換部２００で低インピーダンスに変換して発振回路３００に供給するものである。
特許文献２には入力電圧が発振用インバータの増幅域の変動に追従可能で、短時間で確実に発振可能な水晶発振回路が開示されている。この発振回路は、水晶振動子を駆動するためのインバータを水晶振動子と並列に接続し、動作点をインバータの増幅域にするための抵抗を水晶振動子と並列に接続し、定電流源をインバータに電源として直列に接続し、インバータの入力側にコンデンサを設け、インバータの出力側に他のコンデンサを設け、一端をインバータの入力側に、他端をインバータと定電流源の間に接続した別のコンデンサを設けている。発振用ＣＭＯＳインバータの出力は、波形成形インバータや分周回路等の付随回路（論理回路）に入力する。

特開平８−３０５４５３号公報 特開平６−１７７６４６号公報

前述の特許文献１を説明する図５に記載されたようにＰＭＯＳトランジスタのしきい値電圧の絶対値とＮＭＯＳトランジスタのしきい値電圧の和|Ｖｔｐ|＋Ｖｔｎ（＝ΣＶｔｈ）の電圧を発生させ、その電圧を利用して発振用のＣＭＯＳインバータ及び後段の論理回路を動作させれば、低消費電力化を行うことは可能である。しかし、この場合、論理回路は貫通電流の影響を受けず、低消費電力化が可能だが、この電圧を直接発振用のＣＭＯＳインバータに供給すると、しきい値電圧Ｖｔｈの温度特性により電圧（基準電圧ΣＶｔｈ）変化して、特に低温になった時に発振振幅が高くなり消費電力が極度に増加してしまうという問題があった。

従って、論理回路及び発振用ＣＭＯＳインバータの低消費電力化を両立させ、特許文献１に記載された定電圧回路を用いる場合には、別途、定電流発生回路を設けて、発振用ＣＭＯＳインバータの電流を制御する必要があった。
また、特許文献１に記載された定電圧回路は、電源電圧の変動による基準電圧出力への影響も課題として有しており、そのまま低消費電力化のための基準電圧（ΣＶｔｈ）発生回路、即ち、定電圧発生回路として用いるには問題があった。
本発明は、このような事情によりなされたものであり、電源電圧の変動及びトランジスタの温度特性による影響が抑制され、発振用ＣＭＯＳインバータ及び後段の論理回路の低消費電力化を両立させた発振回路を提供する。

本発明の一態様は、電流路に設けられた定電流源によって電流が制御され入出力間に振動子が接続されるインバータ回路を含む発振部と、非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ他の素子を介さずに直接帰還させたボルテージフォロア構成を有し、所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、Ｎ型又はＰ型のうちいずれか一方の型のＭＯＳトランジスタである基準電圧トランジスタをその電流路に含み、前記基準電圧トランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、前記基準電圧トランジスタに流れる電流をカレントミラー効果により前記定電流源に生じさせるようにした前記定電流源への電流ミラー接続部を有し、Ｎ型又はＰ型のうち前記基準電圧トランジスタの型とは異なる型のＭＯＳトランジスタであるオフセットトランジスタを反転入力側の電流路に含み、Ｎ型又はＰ型のうち前記基準電圧トランジスタの型と一致する型のＭＯＳトランジスタであるカレントミラートランジスタを前記電流ミラー接続部に含み、前記オフセットトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記基準電圧トランジスタのしきい値電圧と前記オフセットトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力し、前記定電圧を前記発振部の電源として用いたことを特徴とする発振回路である。

また、本発明の一態様は、上述の発振回路において、前記基準電圧発生回路は、一端が前記反転入力端子に他端が前記非反転入力端子にそれぞれ接続された抵抗素子をその電流路にさらに含み、前記基準電圧トランジスタは、ドレイン端子が前記抵抗素子と接続され、ソース端子が接地電位に接続され、ゲート端子とドレイン端子とが互いに接続されたダイオード接続を有し、前記抵抗素子を介して前記基準電圧トランジスタを流れる電流によって前記基準電圧トランジスタのドレイン端子とソース端子との間に生じる電圧を、前記基準電圧として生成する。

このような構成により、発振部は供給した電流がそのまま消費電流となり、また、後段の論理回路は貫通電流の影響のない低消費電流化が可能である。さらに、基準電圧発生回路とオペアンプとで構成される半導体定電圧源回路は、基準電圧発生回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成を用いながら低電圧から動作が可能で、高安定な定電圧を出力することができる。

実施例１に係る発振回路のブロック図。 実施例１に係る発振回路の詳細を示す回路図。 図１に係る起動回路の詳細を示す回路図。 従来の基準電圧発生回路の回路図。 従来の定電圧回路の回路図。

以下、実施例を参照して発明の実施の形態を説明する。

図１乃至図３を参照して実施例１の発振回路を説明する。
この実施例では発振回路が作り込まれたＩＣチップに水晶振動子を外付けして水晶発振器を構成するものである。
図１に示すように、発振回路は、基準電圧発生回路１０と、その後段のオペアンプ２０と、前記オペアンプ後段の発振部３０と、発振部３０の電流を制御する定電流源４０と、前記発振部後段のＣＭＯＳ型の論理回路４０とを備えている。この論理回路には、インバータや分周回路などが用いられる。発振回路の信号は、論理回路５０を経て外部に出力される。
基準電圧発生回路１０とオペアンプ２０とは半導体定電圧源回路を構成し、定電圧を出力する。すなわち、半導体定電圧源回路１は、非反転入力端子（＋）にＶｔｎに相当する基準電圧が入力され、その出力を反転入力端子（−）へ帰還させた構成を有し所定の定電圧（Ｖｔｎ＋|Ｖｔｐ|）を出力するオペアンプ２０と、前記オペアンプ２０の出力する電圧（Ｖｔｎ＋|Ｖｔｐ|）を電源として用いて前記基準電圧を生成する基準電圧発生回路１０とを有する。

基準電圧発生回路１０は、後に詳述するように、ＮＭＯＳトランジスタをその電流路に含み、このＮＭＯＳトランジスタのしきい値電圧に相当する電圧（Ｖｔｎ）を前記基準電圧として生成し、オペアンプ２０は、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、このオフセット用ＰＭＯＳトランジスタのしきい値電圧の絶対値に相当するオフセット電圧を持つことにより、ＮＭＯＳトランジスタのしきい値電圧（Ｖｔｎ）とオフセット用ＰＭＯＳトランジスタのしきい値電圧の絶対値（|Ｖｔｐ|）の和に相当する電圧を定電圧（Ｖｔｎ＋|Ｖｔｐ|）として出力する。
図２に示すように、基準電圧発生回路１０は、抵抗Ｒ１とＮＭＯＳトランジスタＮ１とから構成されている。抵抗Ｒ１の一端は、起動回路６０の出力端に接続され、他端は、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１は、ソースが接地（ＧＮＤ）電位に接続され、ゲート・ドレインが結線（ダイオード接続）されている。基準電圧発生回路１０では、このＮＭＯＳトランジスタＮ１のしきい値電圧に相当する電圧（Ｖｔｎ）が基準電圧として生成される。この基準電圧（Ｖｔｎ）は、オペアンプ２０に非反転入力端子ＩＮ（＋）から入力される。

前記基準電圧発生回路で生成された基準電圧（Ｖｔｎ）が入力するオペアンプ２０は、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、ＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、抵抗Ｒ２及び容量Ｃを具備し、さらに、オフセット用ＰＭＯＳトランジスタＰ１及び、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ９とから構成される、電流ミラー接続部２１を備えている。
オペアンプ２０のＰＭＯＳトランジスタＰ２−Ｐ４は、ソースが電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタＮ２のソースが接地（ＧＮＤ）されている。ＰＭＯＳトランジスタＰ２は、ゲート・ドレインが結線され、ドレインはＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ３は、ゲートがＰＭＯＳトランジスタＰ２のゲートに接続され、ドレインがＮＭＯＳトランジスタＮ４のドレインに接続されている。

オペアンプ２０は、ボルテージフォロア構成であり、非反転入力端子ＩＮ（＋）は、ＮＭＯＳトランジスタＮ４のゲートに接続され、反転入力端子ＩＮ（−）は、ＮＭＯＳトランジスタＮ３のゲートに接続されている。ＮＭＯＳトランジスタＮ４のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地（ＧＮＤ）され、ゲートはＮＭＯＳトランジスタＮ９のゲートとＮＭＯＳトランジスタＮ１のゲート・ドレインとの間を結ぶ信号線に接続されている。
反転入力端子ＩＮ（−）は、出力端子ＯＵＴと基準電圧発生回路１０を構成する抵抗Ｒ１の一端との間を結ぶ信号線に接続され、非反転入力端子ＩＮ（−）は、前記抵抗Ｒ１の他端に接続されている。

ＰＭＯＳトランジスタＰ４は、ドレインが出力端子ＯＵＴと抵抗Ｒ１の一端との間を結ぶ信号線に接続され、ゲートがＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ４のドレインの中点に接続され、この中点とＰＭＯＳトランジスタＰ４のドレインとの間に抵抗Ｒ２及びこれと直列接続された容量Ｃが接続されている。
オペアンプ２０に設けられた電流ミラー接続部２１は、この実施例の特徴の１つであり、ＮＭＯＳトランジスタＮ１、ＮＭＯＳトランジスタＮ９、ＰＭＯＳトランジスタＰ６及びＰＭＯＳトランジスタＰ７から構成されたカレントミラー回路を含み、ＮＭＯＳトランジスタＮ１に流れる基準電流をカレントミラー効果により、後段の定電流源４０に供給する。ＮＭＯＳトランジスタＮ９は、ゲートがＮＭＯＳトランジスタＮ１のゲート・ドレインに接続され、ソースが接地され、ドレインがＰＭＯＳトランジスタＰ６のゲート・ドレインに接続される。このとき、ＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタＮ９のゲート及びＮＭＯＳトランジスタＮ１のゲート・ドレインに接続される。ＰＭＯＳトランジスタＰ６のゲート・ドレインは、定電流源４０を構成するＰＭＯＳトランジスタＰ７のゲートに接続され、ソースは、出力端子ＯＵＴと抵抗Ｒ１の一端との間を結ぶ信号線に接続されている。

半導体定電圧源回路のようなセルフバイアス構成の回路では回路に電流が流れない状態でも安定である。電流が流れない状態では回路はオフの状態であり、この状態で静止するのを防ぐため起動回路により起動する。図１に示す起動回路６０において、電流源で生成された電流は、ＮＭＯＳトランジスタＮ６、Ｎ７で構成するカレントミラー回路を介して基準電圧発生回路１０の抵抗Ｒ１に送られ、これを起動する。
起動回路６０は、ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８及び抵抗Ｒ３から構成されている。ＮＭＯＳトランジスタＮ６は、ゲート・ドレインが結線され、ドレインが抵抗Ｒ３を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＮ７は、ドレインが電源電圧Ｖｄｄに接続され、ゲートがＮＭＯＳトランジスタＮ６のゲートに接続され、ソースが基準電圧発生回路１０に接続されている。また、ＰＭＯＳトランジスタＰ５は、ゲート・ドレインが結線され、ソースがＮＭＯＳトランジスタＮ６のソースに接続されている。ＮＭＯＳトランジスタＮ８は、ゲート・ドレインが結線され、ソースが接地されている。

このように、基準電圧発生回路１０に流れる電流を電流ミラー接続部２１のカレントミラー回路を介して定電流源４０に供給することができる。
基準電圧発生回路１０から供給される電流を受けて、定電流源４０は、発振部３０のＣＭＯＳインバータを駆動し、当該ＣＭＯＳインバータは、これに並列に外付けされた水晶振動子（図示は略す）を駆動する。さらに、半導体定電圧源回路１で生成された定電圧は、他のＣＭＯＳインバータや分周回路などの論理回路５０の電源として用いられる。
この実施例では、オフセット用ＰＭＯＳトランジスタＰ１をオペアンプ２０に組み込む事が他の特徴がある。ＰＭＯＳトランジスタＰ１は、ソースがＮＭＯＳトランジスタＮ３のソースに接続され、ゲート・ドレインが結線され、ゲート及びドレインがＮＭＯＳトランジスタＮ２のドレイン及びＮＭＯＳトランジスタＮ４のソースに接続されている。

以上のように、前記オペアンプは、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタＰ１を設けている。したがって、半導体定電圧源回路は、基準電圧発生回路１０のＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎとオフセット用ＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐの絶対値の和に相当する電圧を定電圧として出力する。生成される定電圧は、低電圧から動作が可能で、安定な電圧を得ることができる。
また、発振部を駆動するにあたり、発振部は供給した電流がそのまま消費電流となり、また、後段の論理回路は貫通電流の影響のない低消費電流化が可能である。

次に、実施例２を説明する。この実施例では実施例１において使用したＰＭＯＳトランジスタをＮＭＯＳトランジスタに変え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変えて構成されている。その構成は、段落０００８に示した通りである。
このような半導体定電圧源回路においても実施例１と同様に、オペアンプは、反転入力側（−）の電流路にオフセット用ＮＭＯＳトランジスタを設けている。したがって、基準電圧発生回路のＰＭＯＳトランジスタのしきい値電圧Ｖｔｐとオフセット用ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎの和に相当する電圧を定電圧として出力する。生成される定電圧は、低電圧から動作が可能であり、安定な電圧を得ることができる。
また、発振部を駆動するにあたり、発振部は供給した電流がそのまま消費電流となり、また、後段の論理回路は貫通電流の影響のない低消費電流化が可能である。

１・・・半導体定電圧源回路
１０・・・基準電圧発生回路
２０・・・オペアンプ
２１・・・電流ミラー接続部
３０・・・発振部
４０・・・定電流源
５０・・・論理回路
６０・・・起動回路

Claims (2)

1. 電流路に設けられた定電流源によって電流が制御され入出力間に振動子が接続されるインバータ回路を含む発振部と、
   非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ他の素子を介さずに直接帰還させたボルテージフォロア構成を有し、所定の定電圧を出力するオペアンプと、
   前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、
   前記基準電圧発生回路は、Ｎ型又はＰ型のうちいずれか一方の型のＭＯＳトランジスタである基準電圧トランジスタをその電流路に含み、前記基準電圧トランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、
   前記オペアンプは、前記基準電圧トランジスタに流れる電流をカレントミラー効果により前記定電流源に生じさせるようにした前記定電流源への電流ミラー接続部を有し、Ｎ型又はＰ型のうち前記基準電圧トランジスタの型とは異なる型のＭＯＳトランジスタであるオフセットトランジスタを反転入力側の電流路に含み、Ｎ型又はＰ型のうち前記基準電圧トランジスタの型と一致する型のＭＯＳトランジスタであるカレントミラートランジスタを前記電流ミラー接続部に含み、前記オフセットトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記基準電圧トランジスタのしきい値電圧と前記オフセットトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力し、前記定電圧を前記発振部の電源として用いたことを特徴とする発振回路。
2. 前記基準電圧発生回路は、一端が前記反転入力端子に他端が前記非反転入力端子にそれぞれ接続された抵抗素子をその電流路にさらに含み、
   前記基準電圧トランジスタは、ドレイン端子が前記抵抗素子と接続され、ソース端子が接地電位に接続され、ゲート端子とドレイン端子とが互いに接続されたダイオード接続を有し、
   前記抵抗素子を介して前記基準電圧トランジスタを流れる電流によって前記基準電圧トランジスタのドレイン端子とソース端子との間に生じる電圧を、前記基準電圧として生成する
   請求項１に記載の発振回路。

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