JP2014067240A - 半導体装置 - Google Patents

Abstract

【課題】内部電源電圧の供給を受ける回路群に耐圧上の問題が生じることを防止する。
【解決手段】誤差増幅器１１０は、基準電圧ＶＲＥＦ♯と、内部電源電圧ＶＤＤの分圧電圧ＶＤＩＶとの差電圧を増幅した制御電圧ＲＥＧＤＲＶを出力ノードＮｏへ出力する。駆動トランジスタ１２０は、誤差増幅器１１０の出力ノードＮｏの制御電圧ＲＥＧＤＲＶに応じた駆動電流Ｉｄを、外部電源配線２０から内部電源配線２１へ供給する。クランプ回路２００は、分圧電圧ＶＤＩＶが所定電圧（ＶＲＥＦ♯＋α）を超えているときに、制御電圧ＲＥＧＤＲＶを、駆動電流Ｉｄが減少する方向に変化させるように構成される。
【選択図】図４

Description

この発明は半導体装置に関し、たとえば、電源回路を有する半導体集積回路装置に好適に用いられるものである。

電源回路を備えた半導体集積回路装置では、半導体外部から供給される電源電圧（外部電源電圧）を降圧して、制御された内部電源電圧を発生するための電源回路を設けることが一般的である。通常、電源回路は、駆動トランジスタ、分圧回路、基準電圧回路、および誤差増幅器を含む。駆動トランジスタは、外部電源電圧を受ける電源配線と内部電源電圧を供給する電源配線との間に接続される。誤差増幅器は、分圧回路から出力された内部電源電圧の分圧電圧と、基準電圧回路から出力された基準電圧との差電圧に応じて、制御トランジスタの制御電極（ゲート）に与える電圧を制御する。

特許文献１には、基準電圧と出力電圧とを比較する比較回路と、外部供給電圧の変動に対して出力電圧の変動を一定範囲に抑えるための回路とを有する電源回路が記載される。当該回路は、外部供給電圧の変動が生じた場合、出力電圧を制御するためのスイッチＭＯＳ（Metal Oxide Semiconductor）トランジスタとカレントミラー接続されるトランジスタを有し、外部供給電圧の変動に追随してスイッチＭＯＳトランジスタを制御する。

特開２００３−３３０５５５号公報

半導体装置では、外部電源電圧の電圧レベルが大きく変動する可能性がある。たとえば、外部電源電圧が、低消費電力モードには通常動作モードに比べて低い電圧に設定されている場合、あるいは、意図しない電圧変動が外部電源電圧に生じた場合に、上記のような電圧レベルの変動が発生する。

この場合に、外部電源電圧の電圧変動の影響で駆動トランジスタによる駆動電流が変化することによって内部電源電圧が上昇し、かつ、この状態が長期間継続する虞がある。このような現象が発生すると、内部電源電圧の供給を受ける回路群に耐圧上の問題が発生する虞がある。

その他の課題と新規な特徴は、本明細書に記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、第１の電源配線と、第２の電源配線と、駆動トランジスタと、誤差増幅器と、クランプ回路とを含む。第１の電源配線は、第１の直流電圧の供給を受けるように構成される。第２の電源配線は、第１の直流電圧よりも低い第２の直流電圧を伝達するように構成される。駆動トランジスタは、第１の電源配線および前記第２の電源配線との間に接続されて、制御電極の電圧に応じた駆動電流を前記第１の電源配線から前記第２の電源配線へ供給するように構成される。誤差増幅器は、基準電圧と前記第２の直流電圧との差電圧に基づいて、制御電極の電圧を、前記駆動電流を増加させる方向の第１の電圧および前記駆動電流を減少させる方向の第２の電圧のいずれかに向けて変化させるように構成される。クランプ回路は、第２の直流電圧が前記基準電圧よりも高い所定電圧を超えたときに、前記制御電極の電圧を前記第２の電圧へ向かう方向へ変化させるように構成される。

上記の一実施の形態によれば、クランプ回路によって、内部電源電圧の上昇時には駆動トランジスタの駆動電流を減少させることができる。したがって、誤差増幅器によるフィードバック制御よりも速やかに、上昇した内部電源電圧を低下させることができる。この結果、内部電源電圧の供給を受ける回路群に耐圧上の問題が生じることを防止できる。

一実施の形態による半導体装置の構成を概略的に示すブロック図である。 比較例として示される電源回路の構成例を説明するブロック図である。 図２に示した電源回路で生じる問題点を説明する波形図である。 実施の形態１に従う電源回路の構成例を説明するためのブロック図である。 図４に示したクランプ回路の構成例を示す回路図である。 実施の形態１に従う電源回路の動作を説明するための波形図である。 クランプ回路の構成の変形例を示す回路図である。 実施の形態２に従う電源回路の構成例を説明するためのブロック図である。 実施の形態２に従う電源回路の動作を説明するための波形図である。 図８に示したクランプ回路の第１の構成例を示す回路図である。 図８に示したクランプ回路の第２の構成例を示す回路図である。

以下、実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［半導体装置の概略構成］
図１は、一実施の形態による半導体装置１０の構成を概略的に示すブロック図である。

図１を参照して、半導体装置１０は、外部電源配線２０と、内部電源配線２１と、電源配線３０と、内部回路４０，５０と、電源回路（ＶＤＣ：Voltage Down Converter）１００とを含む。外部電源配線２０は「第１の電源配線」の一実施例に対応し、内部電源配線２１は、「第２の電源配線」の一実施例に対応する。

外部電源配線２０は、電源ピン１１に外部から供給された電源電圧（外部電源電圧）ＶＣＣを伝達する。電源配線３０は、電源ピン１２に入力された直流電圧ＶＳＳを伝達する。

内部回路４０は、外部電源電圧ＶＣＣの供給を受けて動作するように構成される。内部回路４０は、たとえば信号入出力（Ｉ／Ｏ）のためのバッファ回路を含む。

電源回路１００は、外部電源配線２０の外部電源電圧ＶＣＣを降圧して、内部電源配線２１に内部電源電圧ＶＤＤを供給する。内部回路５０は、内部電源電圧ＶＤＤの供給を受けて動作する。たとえば、半導体装置１０がマイクロコンピュータの場合には、内部回路５０は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）および周辺回路などを含む。

内部電源電圧ＶＤＤは、外部電源電圧ＶＣＣの変化および環境温度の変化によらず一定の値になるように、電源回路１００によって制御される必要がある。内部電源電圧ＶＤＤは、内部回路５０の駆動電圧として用いられるので、内部電源電圧ＶＤＤが過度に上昇すると、内部回路５０に過電圧が印加されてしまう。

外部電源電圧ＶＣＣ、内部電源電圧ＶＤＤおよび直流電圧ＶＳＳの間には、下記（１）式の関係が成立する。

ＶＣＣ＞ＶＤＤ＞ＶＳＳ … （１）
電源配線３０によって伝達される直流電圧ＶＳＳは、代表的には接地電圧ＧＮＤであるため、以下では、電源配線３０を接地配線３０とも称する。ただし、（１）式の電圧関係にあれば、直流電圧ＶＳＳは、接地電圧とは異なる電圧であってもよい。

［比較例となる電源回路の構成］
図２は、図１に示された電源回路１００の比較例として示される電源回路１００♯の構成例を説明するブロック図である。電源回路１００♯は、半導体装置に適用される一般的なＶＤＣに相当する。

図２を参照して、電源回路１００♯は、誤差増幅器１１０と、駆動トランジスタ１２０と、分圧回路１３０と、電流源１４０，１４５と、電流源切換スイッチ１５０とを有する。図２の例では、駆動トランジスタ１２０は、ｎ型の電界効果トランジスタ（代表的には、ＮＭＯＳトランジスタ）により構成される。

分圧回路１３０は、内部電源配線２１および接地配線３０の間に接続されて、内部電源電圧ＶＤＤの分圧電圧ＶＤＩＶを出力する。図２の例では、分圧回路１３０による分圧比は、Ｒ２／（Ｒ１＋Ｒ２）である。すなわち、ＶＤＩＶ＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＤＤで示される。

基準電圧発生回路７０は、公知のバンドギャップリファレンス回路等によって構成されて、内部電源電圧ＶＤＤを所定電圧ＶＴＡＲに制御するための、分圧電圧ＶＤＩＶに対する基準電圧ＶＲＥＦ♯を生成する。所定電圧ＶＴＡＲは、分圧回路１３０の分圧比（Ｒ１＋Ｒ２）／Ｒ２を用いて、下記（２）式で示される。

ＶＴＡＲ＝（Ｒ１＋Ｒ２）／Ｒ２×ＶＲＥＦ♯ …（２）
誤差増幅器１１０は、反転入力端子（−入力端子）に入力される分圧電圧ＶＤＩＶと、非反転入力端子（＋入力端子）に入力される基準電圧ＶＲＥＦ♯との電圧差に応じて、出力ノードＮｏの電圧ＲＥＧＤＲＶを制御する。

駆動トランジスタ１２０は、外部電源配線２０および内部電源配線２１の間に接続されて、制御電極（ゲート）の電圧に応じた駆動電流Ｉｄを、外部電源配線２０から内部電源配線２１へ供給する。駆動トランジスタ１２０の制御電極（ゲート）は、誤差増幅器１１０の出力ノードＮｏと接続される。したがって、駆動電流Ｉｄは、電圧ＲＥＧＤＲＶ（以下、制御電圧ＲＥＧＤＲＶとも称する）に応じて制御される。駆動トランジスタ１２０がｎ型トランジスタであるときには、制御電圧ＲＥＧＤＲＶが外部電源電圧ＶＣＣへ向けて変化（上昇）するにつれて駆動電流Ｉｄが増加する一方で、制御電圧ＲＥＧＤＲＶが接地電圧ＶＳＳへ向けて変化（低下）するにつれて駆動電流Ｉｄが減少する。

内部電源配線２１には、負荷となる内部回路５０等によって、数ｎＦ程度の寄生容量ＣＬがぶら下がっている。一方で、出力ノードＮｏと接続された駆動トランジスタ１２０の制御電極（ゲート）の寄生容量Ｃｇは、数ｐＦ程度である。

誤差増幅器１１０は、ＶＤＩＶ＞ＶＲＥＦ♯のときには、制御電圧ＲＥＧＤＲＶが生じる出力ノードＮｏを直流電圧ＶＳＳによって駆動する。これにより、駆動トランジスタ１２０による駆動電流Ｉｄが減少することを通じて、内部電源電圧ＶＤＤは低下される。一方、誤差増幅器１１０は、ＶＤＩＶ＜ＶＲＥＦ♯のときには、出力ノードＮｏを外部電源電圧ＶＣＣによって駆動する。これにより、駆動トランジスタ１２０による駆動電流Ｉｄが増加することを通じて、内部電源電圧ＶＤＤは上昇される。

このように、誤差増幅器１１０は、分圧電圧ＶＤＩＶおよび基準電圧ＶＲＥＦ♯の比較に基づいて、内部電源電圧ＶＤＤおよび所定電圧ＶＴＡＲの差電圧に応じて、制御電圧ＲＥＧＤＲＶ（すなわち、駆動トランジスタ１２０のゲート電圧）をフィードバック制御するように構成される。このフィードバック制御によって、内部電源電圧ＶＤＤは、所定電圧ＶＴＡＲに制御される。なお、誤差増幅器１１０の回路構成は特に限定されないが、たとえば、カレントミラー差動増幅器によって構成することができる。

誤差増幅器１１０による制御電圧ＲＥＧＤＲＶの駆動速度、すなわち、駆動トランジスタ１２０のゲート電圧の変化速度は、誤差増幅器１１０の動作電流の大きさに応じて変化する。誤差増幅器１１０は、電流源１４０，１４５からの電流によって動作する。

たとえば、半導体装置１０の通常モードでは、電流源切換スイッチ１５０をオンすることにより、電流源１４０および１４５の両方によって、誤差増幅器１１０の動作電流が供給される。これにより、誤差増幅器１１０の消費電力が大きくなる一方で、制御電圧ＲＥＧＤＲＶの駆動速度、すなわち、駆動トランジスタ１２０のゲート電圧の変化速度が上昇する。このため、内部電源電圧ＶＤＤの制御速度が上昇する。

これに対して、待機モード等の低消費電力モードでは、電流源切換スイッチ１５０をオフすることにより、電流源１４５のみによって、誤差増幅器１１０の動作電流が供給される。たとえば、電流源１４５による供給電流は、数十ｎＡ程度である。これにより、誤差増幅器１１０による消費電力が抑制される一方で、駆動トランジスタ１２０のゲート電圧の変化速度は遅くなる。すなわち、内部電源電圧ＶＤＤの制御速度は低下する。

図３は、図２に比較例として示した電源回路１００♯に生じる問題点を説明するための波形図である。

図３には、外部電源電圧ＶＣＣがＶＬ（たとえば、１．８Ｖ）からＶＨ（たとえば、３．６Ｖ）に変化した場合における、内部電源電圧ＶＤＤの挙動が説明される。たとえば、ＶＬは、半導体装置１０が低消費電力モードである場合に供給される外部電源電圧ＶＣＣのレベルに相当する。ＶＨは、内部回路４０を動作させるための電圧レベルである。外部電源電圧ＶＣＣは、半導体装置１０へ要求される動作により、あるいは、予期しない外部要因によって、ＶＬからＶＨに上昇する。

ＶＣＣ＝ＶＬに維持された期間では、電流源切換スイッチ１５０がオンされて、誤差増幅器１１０への動作電流は絞られている。そして、ＲＥＧＤＲＶ＝ＶＮとなった状態で、分圧電圧ＶＤＩＶ＝ＶＲＥＦ♯に維持される。このとき、内部電源電圧ＶＤＤ＝ＶＴＡＲに制御されている。

外部電源電圧ＶＣＣがＶＬからＶＨへ上昇すると、外部電源配線２０および出力ノードＮｏの間の容量結合によって、出力ノードＮｏの制御電圧ＲＥＧＤＲＶがＶＮから上昇する。

制御電圧ＲＥＧＤＲＶの上昇に伴って駆動電流Ｉｄが増加することにより、内部電源電圧ＶＤＤが上昇する。内部電源電圧ＶＤＤの上昇によって分圧電圧ＶＤＩＶも上昇する。したがって、誤差増幅器１１０による分圧電圧ＶＤＩＶおよび基準電圧ＶＲＥＦ♯の比較に基づくフィードバック制御により、制御電圧ＲＥＧＤＲＶは、直流電圧ＶＳＳへ向けて低下する。このフィードバック制御を通じて、上昇した内部電源電圧ＶＤＤは、再び所定電圧ＶＴＡＲまで低下する。

しかしながら、上述のように、誤差増幅器１１０の動作電流が絞られている場合には、制御電圧ＲＥＧＤＲＶの駆動速度、すなわち、駆動トランジスタ１２０のゲート電圧の変化速度が抑えられているため、内部電源電圧ＶＤＤが低下するまでにある程度の時間を要する。この結果、図３中に網掛けしたように、内部電源電圧ＶＤＤが、一定期間、一定の電圧Ｖ１以上となってしまう。この期間が長くなると、過電圧の印加により、内部回路５０に耐圧上の問題が生じるおそれがある。

［実施の形態１］
図４は、図１に示す半導体装置１０に用いられる実施の形態１に従う電源回路１００の構成例を説明するためのブロック図である。

図４を参照して、実施の形態１に従う電源回路１００は、図２に示した比較例の電源回路１００♯と比較して、クランプ回路２００をさらに有する点で異なる。さらに、基準電圧発生回路７０（図２）に代えて設けられた基準電圧発生回路７１により、基準電圧ＶＲＥＦ♯に加えて、ＶＲＥＦα♯が生成される。ＶＲＥＦα♯は、ＶＲＥＦ♯よりも所定電圧αだけ高い電圧である。

クランプ回路２００は、分圧回路１３０からの分圧電圧ＶＤＩＶと、基準電圧発生回路７１からの基準電圧ＶＲＥＦα♯とを受ける。クランプ回路２００は、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦα♯を超えているときに、出力ノードＮｏの制御電圧ＲＥＧＤＲＶを直流電圧ＶＳＳへ向けて変化させるように構成される。電源回路１００のその他の部分の構成は、比較例の電源回路１００♯と同様であるので、詳細な説明は繰り返さない。

図５は、図４に示したクランプ回路２００の構成例を示す回路図である。
図５を参照して、クランプ回路２００は、カレントミラー差動増幅器を構成する電界効果トランジスタ（代表的には、ＭＯＳトランジスタ）２０１Ｐ，２０２Ｐ，２０３Ｎ，２０４Ｎと、カレントミラー差動増幅器の動作電流を供給する電流源２０５と、クランプ用トランジスタ２１０Ｐとを有する。カレントミラー差動増幅器は、クランプ回路の「差動増幅器」の一実施例に対応する。

クランプ用トランジスタ２１０Ｐは、図５の構成例では、ｐ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）により構成される。ＰＭＯＳトランジスタ２１０Ｐは、制御電圧ＲＥＧＤＲＶが出力される出力ノードＮｏと、接地配線３０の間に電気的に接続される。ＰＭＯＳトランジスタ２１０Ｐのゲートは、カレントミラー差動増幅器の出力ノードＮ１と電気的に接続される。ＰＭＯＳトランジスタ２１０Ｐは、「クランプ素子」の一実施例として示される。

クランプ回路２００は、クランプ用トランジスタ２１０Ｐの導通時に作動して、出力ノードＮｏを、接地電圧ＶＳＳを供給する接地配線３０と電気的に接続する。これにより、出力ノードＮｏは、接地電圧ＶＳＳによって駆動される。一方で、クランプ回路２００は、クランプ用トランジスタ２１０Ｐの非導通時には作動しない。

ＰＭＯＳトランジスタ２０１Ｐ，２０２Ｐは、一対の負荷トランジスタを構成し、基準電圧ＶＲＥＦα♯および分圧電圧ＶＤＩＶをそれぞれのゲートに受けるＮＭＯＳトランジスタ２０３Ｎ，２０４Ｎは、差動対トランジスタを構成する。

カレントミラー差動増幅器は、ＶＤＩＶ＞ＶＲＥＦα♯（ＶＤＤ＞ＶＴＡＲα）のとき、出力ノードＮ１を接地電圧ＶＳＳにより駆動する。これにより、クランプ用トランジスタ２１０Ｐが導通することによって、出力ノードＮｏの制御電圧ＲＥＧＤＲＶ、すなわち、駆動トランジスタ１２０のゲート電圧が、接地電圧ＶＳＳへ向けて変化（低下）する。これにより、ＶＤＩＶ＞ＶＲＥＦα♯になっているとき、すなわち、内部電源電圧ＶＤＤが所定電圧ＶＴＡＲαを超えているときに、クランプ回路２００の作動によって、ｎ型の駆動トランジスタ１２０の駆動電流Ｉｄを速やかに減少させることができる。特に、ＲＥＧＤＲＶ＝ＶＳＳとすることにより、駆動電流Ｉｄはカットされる。なお、内部電源電圧ＶＤＤに対する所定電圧ＶＴＡＲαは、分圧電圧ＶＤＩＶに対するＶＲＥＦα♯を用いて、下記（３）式によって示される。

ＶＴＡＲα＝（Ｒ１＋Ｒ２）／Ｒ２×ＶＲＥＦα♯ …（３）
一方で、ＶＤＩＶ＜ＶＲＥＦα♯（ＶＤＤ＜ＶＴＡＲα）のときは、カレントミラー差動増幅器の出力ノードＮ１は、外部電源電圧ＶＣＣによって駆動される。したがって、クランプ用トランジスタ２１０Ｐは非導通とされるので、クランプ回路２００は作動しない。すなわち、制御電圧ＲＥＧＤＲＶは、誤差増幅器１１０の出力電圧によって定まる。

クランプ用トランジスタ２１０Ｐが駆動する出力ノードＮｏの寄生容量（図４中のＣｇ）は比較的小さい（数ｐＦ程度）ため、クランプ用トランジスタ２１０Ｐのアスペクト比（Ｗ／Ｌ）も小さくすることができる。たとえば、クランプ用トランジスタ２１０Ｐのアスペクト比は、駆動トランジスタ１２０の数百分の１程度で済む。

この結果、クランプ用トランジスタ２１０Ｐのゲートと接続される出力ノードＮ１にぶら下がる寄生容量Ｃｎ１も小さくなる（たとえば、Ｃｇと同程度）。このため、クランプ回路２００は、小さな動作電流（電流源２０５からの電流）で高速に作動することができる。

図６は、実施の形態１に従う電源回路１００の動作を説明するための波形図である。
図６では、図３と同様の外部電源電圧ＶＣＣの変動が発生した場合における電源回路１００の動作波形が示される。図６中には、比較例の電源回路１００♯の動作波形（図４）が、比較のために点線で示されている。

図６には、さらに、クランプ回路２００のカレントミラー差動増幅器の出力ノードＮ１の電圧ＶＮ１の波形が示される。ＶＣＣ＝ＶＬの期間では、ＶＤＤ＝ＶＴＡＲ（ＶＤＩＶ＝ＶＲＥＦ♯）に維持されることから、電圧ＶＮ１も一定値である。

図６を参照して、図３の場合と同様に、ＶＣＣ＝ＶＬに維持された期間の後、外部電源電圧ＶＣＣがＶＬからＶＨに上昇する。これに伴い、出力ノードＮｏ上の制御電圧ＲＥＧＤＲＶがＶＣ（図３のＶＮ相当）から上昇することにより、駆動電流Ｉｄの増加によって内部電源電圧ＶＤＤが上昇する。出力ノードＮ１の電圧ＶＮ１についても、出力ノードＮｏと同様に上昇する。

しかしながら、内部電源電圧ＶＤＤの上昇によって分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦα♯よりも上昇すると、クランプ回路２００では、カレントミラー増幅器が出力ノードＮ１を接地電圧ＶＳＳで駆動する。この結果、電圧ＶＮ１が接地電圧ＶＳＳへ変化することによって、クランプ用トランジスタ２１０Ｐが導通するため、クランプ回路２００が作動する。

これにより、駆動トランジスタ１２０の駆動電流Ｉｄが減少するように、制御電圧ＲＥＧＤＲＶを接地電圧ＶＳＳに向けて変化（低下）させることができる。これにより、点線で示された、誤差増幅器１１０によるフィードバック制御よりも早期に内部電源電圧ＶＤＤの上昇が停止される。

以降では、ＶＤＩＶ＞ＶＲＥＦα♯の期間におけるクランプ回路２００の作動、および、誤差増幅器１１０によるフィードバック制御によって、制御電圧ＲＥＧＤＲＶ（駆動トランジスタ１２０のゲート電圧）が低下することにより、内部電源電圧ＶＤＤの上昇が早期に解消される。

特に、クランプ回路２００は、出力ノードＮｏの電圧を直接駆動するので、誤差増幅器１１０の動作電流を増大させる場合と比較して、制御電圧ＲＥＧＤＲＶをより速やかに変化させることが期待できる。

さらに、基準電圧ＶＲＥＦα♯を規定する上乗せ電圧αを、内部電源電圧ＶＤＤにおけるオーバーシュートの許容量に応じて適切に設定することにより、図３に示したＶＤＤ＞Ｖ１となる期間が生じないように、内部電源電圧ＶＤＤを制御することが可能となる。たとえば、上乗せ電圧αの適正値は、事前の実機実験や回路シミュレーションによって予め決定することができる。

図７には、クランプ回路２００の構成の変形例が示される。
図７を参照して、クランプ回路２００は、カレントミラー差動増幅器を構成するトランジスタ２０１Ｐ，２０２Ｐ，２０３Ｎ，２０４Ｎと、電流源２０５と、クランプ用トランジスタ２１０Ｎとを有する。すなわち、図７の変形例では、図５の構成例と比較して、クランプ用トランジスタがＮＭＯＳトランジスタで構成されている点が異なる。クランプ用トランジスタ２１０Ｎは、クランプ用トランジスタ２１０Ｐ（図５）と同様に、制御電圧ＲＥＧＤＲＶが出力される出力ノードＮｏと、接地配線３０の間に電気的に接続される。クランプ用トランジスタ２１０Ｎのゲートは、カレントミラー差動増幅器の出力ノードＮ２と電気的に接続される。ＮＭＯＳトランジスタ２１０Ｎは、「クランプ素子」の一実施例として示される。

カレントミラー差動増幅器は、図４の構成例と比較して電圧極性が反対となるように構成される。具体的には、ＮＭＯＳトランジスタ２０３Ｎ，２０４Ｎが、一対の負荷トランジスタを構成する一方で、ＰＭＯＳトランジスタ２０１Ｐ，２０２Ｐは、分圧電圧ＶＤＩＶおよび基準電圧ＶＲＥＦα♯をそれぞれのゲートに受けることにより、差動対トランジスタを構成する。

したがって、図７に示されたカレントミラー差動増幅器は、ＶＤＩＶ＞ＶＲＥＦα♯のとき、出力ノードＮ２を外部電源電圧ＶＣＣによって駆動する。これにより、クランプ用トランジスタ２１０Ｎが導通するので、出力ノードＮｏが接地配線３０と電気的に接続される。この結果、制御電圧ＲＥＧＤＲＶ、すなわち、駆動トランジスタ１２０のゲート電圧は、接地電圧ＶＳＳに向かって変化（低下）する。これにより、ＶＤＩＶ＞ＶＲＥＦα♯になっているとき、すなわち、内部電源電圧ＶＤＤが所定電圧ＶＴＡＲαを超えているときに、クランプ回路２００の作動によって、ｎ型の駆動トランジスタ１２０の駆動電流Ｉｄを速やかに減少させることができる。ＲＥＧＤＲＶ＝ＶＳＳとすることにより、駆動電流Ｉｄはカットされる。

一方で、ＶＤＩＶ＜ＶＲＥＦα♯（ＶＤＤ＜ＶＴＡＲα）のときは、図５の構成例と同様に、クランプ回路２００は作動しない。カレントミラー差動増幅器が出力ノードＮ２を接地電圧ＶＳＳによって駆動するため、クランプ用トランジスタ２１０Ｎは非導通とされるからである。

このように、図７の構成例によっても、図５の構成例と同様の機能を発揮するクランプ回路２００を実現することができる。あるいは、ＶＤＩＶ＞ＶＲＥＦα♯（すなわち、ＶＤＤ＞ＶＴＡＲα）に応じて、駆動トランジスタ１２０のゲート電圧を、駆動電流Ｉｄが減少する方向に変化させる機能が実現されるのであれば、その他の回路構成を適用することも可能である。

以上説明したように、本実施の形態１による電源回路１００によれば、クランプ回路２００の配置によって、駆動トランジスタ１２０のゲート電圧の変化（上昇）に伴う内部電源電圧ＶＤＤの上昇を速やかに解消することが可能である。これにより、代表的には、外部電源電圧ＶＣＣの上昇に伴って内部電源電圧ＶＤＤが上昇した場合にも、その電圧上昇量を抑制することができる。この結果、内部電源電圧ＶＤＤの供給を受ける回路群（図１の内部回路５０）に耐圧上の問題が生じることを防止できる。

特に、クランプ回路２００の動作は、駆動トランジスタの制御電極（ゲート）の電圧を単一方向（駆動電流の減少方向）に変化させるシンプルなものであるので、誤差増幅器１１０による本来のフィードバック制御系に影響を及ぼす可能性が低い。また、クランプ回路２００の構成も比較的に単純である。

したがって、本実施の形態１による電源回路によれば、一般的なＶＤＣの回路構成に対して、クランプ回路を単純に追加することによって、回路構成および制御を複雑化することなく、内部電源電圧ＶＤＤの過度の上昇による過電圧の発生を効果的に防止できる。

［実施の形態２］
実施の形態１では、電源回路の駆動トランジスタをｎ型の電界効果トランジスタで構成した例について説明したが、実施の形態２では、駆動トランジスタをｐ型電界効果トランジスタで構成した例について説明する。

図８は、実施の形態２に従う電源回路１０１の構成例を示すブロック図である。図８に示した電源回路１０１は、図１に示した半導体装置１０において、電源回路１００と同様に用いることができる。

図８を参照して、電源回路１０１は、図４に示した電源回路１００と比較して、駆動トランジスタ（ｎ型）１２０に代えて、ｐ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）で構成される駆動トランジスタ１２０♯を含む点と、クランプ回路２００に代えてクランプ回路２０１を含む点で異なる。

また、誤差増幅器１１０では、反転入力端子（−入力端子）に基準電圧ＶＲＥＦ♯が入力される一方で、非反転入力端子（＋入力端子）に分圧電圧ＶＤＩＶが入力される。電源回路１０１のその他の部分の構成については、図４に示した電源回路１００と同様であるので詳細な説明は繰返さない。

電源回路１０１において、誤差増幅器１１０は、ＶＤＩＶ＞ＶＲＥＦ♯（すなわち、ＶＤＤ＞ＶＴＡＲ）のときには、出力ノードＮｏを外部電源電圧ＶＣＣによって駆動する。一方で、誤差増幅器１１０は、ＶＤＩＶ＜ＶＲＥＦ♯（すなわち、ＶＤＤ＜ＶＴＡＲ）のときには、出力ノードＮｏを接地電圧ＶＳＳによって駆動するように動作する。

駆動トランジスタ１２０♯の制御電極（ゲート）は、誤差増幅器１１０の出力ノードＮｏと接続される。駆動トランジスタ１２０♯の駆動電流Ｉｄは、出力ノードＮｏの制御電圧ＲＥＧＤＲＶが接地電圧ＶＳＳへ向けて変化（低下）するのにつれて増加する一方で、制御電圧ＲＥＧＤＲＶが外部電源電圧ＶＣＣへ向けて変化（上昇）するのにつれて減少する。

したがって、ＶＤＩＶ＞ＶＲＥＦ♯（すなわち、ＶＤＤ＞ＶＴＡＲ）のときには、駆動電流Ｉｄが減少する一方で、ＶＤＩＶ＜ＶＲＥＦ♯（すなわち、ＶＤＤ＜ＶＴＡＲ）のときには、駆動電流Ｉｄが増加する。すなわち、実施の形態１に従う電源回路１００と同様の、誤差増幅器１１０によるフィードバック制御が実行される。

図９は、実施の形態の２に従う電源回路１０１の動作を説明するための波形図である。
図９中には、図８の電源回路１０１からクランプ回路２０１を省略した電源装置での動作波形、すなわち図２に示した比較例の電源回路１００♯において駆動トランジスタ１２０をｐ型の電界効果トランジスタで構成した場合の動作波形が、点線で示されている。

図９を参照して、図３および図６と同様に、外部電源電圧ＶＣＣがＶＬからＶＨに変化した場合の動作波形が示されている。

ＶＣＣ＝ＶＬに維持された期間では、電流源切換スイッチ１５０がオンされて、誤差増幅器１１０への動作電流は絞られている。そして、誤差増幅器１１０によるフィードバック制御によって、ＲＥＧＤＲＶ＝ＶＰ１の状態で、分圧電圧ＶＤＩＶ＝ＶＲＥＦ♯に維持される。このとき、内部電源電圧ＶＤＤ＝ＶＴＡＲに制御されている。

外部電源電圧ＶＣＣがＶＬからＶＨへ上昇すると、駆動トランジスタがＰＭＯＳトランジスタで構成されている場合には、ゲート電圧が一定であれば、ゲート／ソース間電圧の上昇によって駆動電流Ｉｄが増加する。外部電源電圧ＶＣＣの上昇に伴い、外部電源配線２０および出力ノードＮｏの間の容量結合によって、出力ノードＮｏ上の制御電圧ＲＥＧＤＲＶがＶＰ１から上昇するが、この電圧上昇量が（ＶＨ−ＶＬ）に見合ったものであれば、駆動電流Ｉｄの増加は生じない。

しかしながら、図中に点線で示すように、制御電圧ＲＥＧＤＲＶの電圧上昇量が小さい場合には、駆動電流Ｉｄの増加によって内部電源電圧ＶＤＤが上昇してしまう。内部電源電圧ＶＤＤが上昇すると分圧電圧ＶＤＩＶも上昇するため、誤差増幅器１１０によるフィードバック制御により、制御電圧ＲＥＧＤＲＶは、駆動電流Ｉｄを減少させるために上昇する。このフィードバック制御を通じて、ＲＥＧＤＲＶ＝ＶＰ２となった状態で、上昇した内部電源電圧ＶＤＤは、再び所定電圧ＶＴＡＲまで低下する。

誤差増幅器１１０の動作電流が絞られている場合には、内部電源電圧ＶＤＤが低下するまでにある程度の時間を要する。この結果、図３で説明したのと同様に、内部電源電圧ＶＤＤが一定の電圧Ｖ１以上となる過電圧が一定期間発生する虞がある（図９中の網掛け部分参照）。

したがって、ｐ型の駆動トランジスタを有する電源回路１０１では、クランプ回路２０１は、内部電源電圧ＶＤＤの上昇時に、制御電圧ＲＥＧＤＲＶを外部電源電圧ＶＣＣに向けて変化（上昇）させるように作動する必要がある。

図１０は、図８に示したクランプ回路２０１の第１の構成例を説明する回路図である。
図１０を参照して、クランプ回路２０１は、カレントミラー差動増幅器を構成する電界効果トランジスタ（ＭＯＳトランジスタ）２０１Ｐ，２０２Ｐ，２０３Ｎ，２０４Ｎと、カレントミラー差動増幅器の動作電流を供給する電流源２０５と、クランプ用トランジスタ（ＰＭＯＳ）２１０Ｐとを有する。

クランプ用トランジスタ２１０Ｐは、制御電圧ＲＥＧＤＲＶが出力される出力ノードＮｏと、外部電源配線２０との間に電気的に接続される。クランプ用トランジスタ２１０Ｐのゲートは、カレントミラー差動増幅器の出力ノードＮ１と電気的に接続される。カレントミラー差動増幅器の構成は、図５と同様であるので詳細な説明は繰り返さない。

クランプ回路２０１は、クランプ用トランジスタ２１０Ｐの導通時に作動して、出力ノードＮｏを外部電源配線２０と電気的に接続する。これにより、制御電圧ＲＥＧＤＲＶは、外部電源電圧ＶＣＣに向かって、すなわち、駆動電流Ｉｄが減少する方向に変化する。特に、ＲＥＧＤＲＶ＝ＶＣＣになると、駆動電流Ｉｄはカットされる。一方で、クランプ回路２０１は、クランプ用トランジスタ２１０Ｐの非導通時には作動しない。

したがって、クランプ回路２０１は、ＶＤＩＶ＞ＶＲＥＦα♯（ＶＤＤ＞ＶＴＡＲα）のときに作動して、ｐ型の駆動トランジスタ１２０♯のゲート電圧を上昇させることにより、駆動電流Ｉｄを速やかに減少させることができる。

図１１には、図８に示したクランプ回路２０１の第２の構成例が示される。
図１１を参照して、クランプ回路２０１は、カレントミラー差動増幅器を構成する電界効果トランジスタ（ＭＯＳトランジスタ）２０１Ｐ，２０２Ｐ，２０３Ｎ，２０４Ｎと、カレントミラー差動増幅器の動作電流を供給する電流源２０５と、クランプ用トランジスタ（ＮＭＯＳ）２１０Ｎとを有する。

クランプ用トランジスタ２１０Ｎは、ｎ型の電界効果トランジスタ（ＮＭＯＳトランジスタ）により構成されて、制御電圧ＲＥＧＤＲＶが出力される出力ノードＮｏと、外部電源配線２０との間に電気的に接続される。クランプ用トランジスタ２１０Ｎのゲートは、カレントミラー差動増幅器の出力ノードＮ２と電気的に接続される。カレントミラー差動増幅器の構成は、図７と同様であるので詳細な説明は繰り返さない。

クランプ回路２０１は、クランプ用トランジスタ２１０Ｎの導通時に作動して、出力ノードＮｏを外部電源配線２０と電気的に接続する。これにより、制御電圧ＲＥＧＤＲＶは、外部電源電圧ＶＣＣへ向かって、すなわち、駆動電流Ｉｄが減少する方向に変化する。特に、ＲＥＧＤＲＶ＝ＶＣＣになると、駆動電流Ｉｄはカットされる。一方で、クランプ回路２０１は、クランプ用トランジスタ２１０Ｎの非導通時には作動しない。

したがって、図１１に示したクランプ回路２０１によっても、図１０に示したクランプ回路と同様に、ＶＤＩＶ＞ＶＲＥＦα♯（ＶＤＤ＞ＶＴＡＲα）のときに駆動電流Ｉｄを速やかに減少させることができる。

再び図９を参照して、実線で示された動作波形のように、電源回路１０１では、内部電源電圧ＶＤＤの上昇によって分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦα♯よりも上昇すると、クランプ回路２０１（図１０）では、カレントミラー増幅器が出力ノードＮ１を接地電圧ＶＳＳで駆動する。この結果、電圧ＶＮ１が接地電圧ＶＳＳへ変化することによって、クランプ用トランジスタ２１０Ｐが導通するため、クランプ回路２０１が作動する。

これにより、駆動トランジスタ１２０の駆動電流Ｉｄが減少するように、制御電圧ＲＥＧＤＲＶを接地電圧ＶＳＳに向けて変化（低下）させることができる。この結果、点線で示された、誤差増幅器１１０によるフィードバック制御よりも早期に内部電源電圧ＶＤＤの上昇が停止される。

以降では、ＶＤＩＶ＞ＶＲＥＦα♯の期間におけるクランプ回路２０１の作動、および、誤差増幅器１１０によるフィードバック制御を経て、最終的には、制御電圧ＲＥＧＤＲＶ＝ＶＰ２へ整定することにより、内部電源電圧ＶＤＤが所定電圧ＶＴＡＲに制御される。これにより、内部電源電圧ＶＤＤの上昇を早期に解消することができる。

このように、実施の形態２による電源回路１０１によっても、実施の形態１による電源回路１００と同様に、クランプ回路２０１の配置によって、外部電源電圧ＶＣＣの上昇に伴う内部電源電圧ＶＤＤの上昇を速やかに解消することが可能である。これにより、内部電源電圧ＶＤＤの供給を受ける回路群（図１の内部回路５０）に耐圧上の問題が生じることを防止できる。

すなわち、電源装置（ＶＤＣ）の駆動トランジスタがｐ型およびｎ型のいずれによって構成されても、本実施の形態の適用によって、回路構成および制御を複雑化することなく、内部電源電圧ＶＤＤの過度の上昇による過電圧の発生を効果的に防止できる。また、クランプ回路２０１の作動を制御する基準電圧ＶＲＥＦα♯を規定する上乗せ電圧αについては、駆動トランジスタ１２０，１２０♯の特性や内部電源電圧ＶＤＤのオーバーシュート許容量に応じて変化する。上述したように上乗せ電圧αの適正値は、これらの点を考慮して、事前の実機実験や回路シミュレーションによって予め決定することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１０ 半導体装置、１１，１２ 電源ピン、２０ 外部電源配線、２１ 内部電源配線、３０ 電源配線（接地配線）、４０，５０ 内部回路、７０，７１ 基準電圧発生回路、１００♯ 電源回路（比較例）、１００，１０１ 電源回路、１１０ 誤差増幅器、１２０，１２０♯ 駆動トランジスタ、１３０ 分圧回路、１４０，１４５，２０５ 電流源、１５０ 電流源切換スイッチ、２０１Ｐ，２０２Ｐ，２０３Ｎ，２０４Ｎ トランジスタ（カレントミラー差動増幅器）、２００，２０１ クランプ回路、２１０Ｎ，２１０Ｐ トランジスタ（クランプ素子）、Ｉｄ 駆動電流、Ｎ１，Ｎ２，Ｎｏ 出力ノード、ＲＥＧＤＲＶ 制御電圧、ＶＣＣ 外部電源電圧、ＶＤＤ 内部電源電圧、ＶＤＩＶ 分圧電圧、ＶＴＡＲ，ＶＴＡＲα 所定電圧（ＶＤＤ対応）、ＶＲＥＦ♯ 基準電圧、ＶＲＥＦα♯ 基準電圧（クランプ回路の作動閾値）、ＶＳＳ 直流電圧（接地電圧）。

Claims (4)

1. 第１の直流電圧の供給を受ける第１の電源配線と、
   前記第１の直流電圧よりも低い第２の直流電圧を伝達するための第２の電源配線と、
   前記第１の電源配線および前記第２の電源配線との間に接続されて、制御電極の電圧に応じた駆動電流を前記第１の電源配線から前記第２の電源配線へ供給するように構成された駆動トランジスタと、
   基準電圧と前記第２の直流電圧との差電圧に基づいて、前記制御電極の電圧を、前記駆動電流を増加させる方向の第１の電圧および前記駆動電流を減少させる方向の第２の電圧のいずれかに向けて変化させるように構成された誤差増幅器と、
   前記第２の直流電圧が前記基準電圧よりも高い所定電圧を超えているときに、前記制御電極の電圧を前記第２の電圧へ向けて変化させるように構成されたクランプ回路とを備える、半導体装置。
2. 前記駆動トランジスタは、ｎ型の電界効果トランジスタで構成され、
   前記クランプ回路は、前記第２の直流電圧が前記所定電圧を超えたときに、前記制御電極の電圧を低下させるように構成される、請求項１記載の半導体装置。
3. 前記駆動トランジスタは、ｐ型の電界効果トランジスタで構成され、
   前記クランプ回路は、前記第２の直流電圧が前記所定電圧を超えたときに、前記制御電極の電圧を上昇させるように構成される、請求項１記載の半導体装置。
4. 前記クランプ回路は、
   前記所定電圧と前記第２の直流電圧との差電圧を増幅した電圧を出力するように構成された差動増幅器と、
   前記第２の電圧を供給するノードと前記駆動トランジスタの制御電極との間に電気的に接続されたクランプ素子とを含み、
   前記クランプ素子は、前記差動増幅器の出力電圧に応じて、前記第２の直流電圧が前記所定電圧を超えているときに、前記制御電極を前記ノードと電気的に接続する、請求項２または３記載の半導体装置。

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