JP2005130092A

JP2005130092A - 電圧制御発振器

Info

Publication number: JP2005130092A
Application number: JP2003361815A
Authority: JP
Inventors: Shoji Yasui; 彰司安井
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2003-10-22
Filing date: 2003-10-22
Publication date: 2005-05-19
Also published as: HK1074702A1; US20050088247A1; CN1312839C; CN1610256A

Abstract

【課題】発振周波数及び発振振幅が電源電圧変動の影響を受け難い電圧制御発振器を提供する。
【解決手段】奇数個の論理反転回路（ＩＮＶ１〜ＩＮＶ５）を直列接続し、最終段の論理反転回路の出力を初段の論理反転回路に帰還入力させることで発振機能を持たせたリングオシレータ（１０２）を構成する前記各論理反転回路の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（Ｐ２１〜Ｐ２５）のソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加する。
【選択図】図１

Description

本発明は、電圧制御発振器に関し、特にリングオシレータに関する。

図４に、従来の電圧制御発振器の構成を示している。同図において、電圧制御発振器１’は、オペアンプＯＰ１、ＰＭＯＳトランジスタＰ０、抵抗Ｒ０からなる電圧−電流変換回路１００と、ソースが、電源電圧ＶDDが供給される電源ラインに接続され、かつドレインがＮＭＯＳトランジスタＮ１０のドレインに接続されたＰＭＯＳトランジスタＰ１０、ドレインとゲートが短絡され、かつソースが接地されたＮＭＯＳトランジスタＮ１０からなる電流バイアス回路１０１と、リングオシレータ１０２’とを有している。

電圧−電流変換回路１００は、ＰＭＯＳトランジスタＰ０のソースに電源電圧ＶDDが供給される電源ラインが接続され、そのドレインは抵抗Ｒ０を介して接地されている。オペアンプＯＰ１の非反転入力端子は入力端子１１０に接続され、その反転入力端子はＰＭＯＳトランジスタＰ０のドレインに接続され、出力端子はＰＭＯＳトランジスタＰ０のゲートに接続されている。

リングオシレータ１０２’は、Ｎ（奇数：図に示す例は５の場合）段の、インバータＩＮＶ１〜ＩＮＶ５が（同図ではバッファｂｕｆを介し）リング状に接続されている。各インバータＩＮＶ１〜ＩＮＶ５はＰＭＯＳトランジスタＰ１１〜Ｐ１５を介して一方の電源電圧ＶDDが供給され、ＮＭＯＳトランジスタＮ１１〜Ｎ１５を介して他方の電源電位（接地電位）が供給されるように構成されている。
また、電流バイアス回路１０１を構成するＰＭＯＳトランジスタＰ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１５とはゲートが共通接続され、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１５も同様に共通接続され、カレントミラーを構成している。

上記構成において、入力端子１１０より入力電圧ＶinがオペアンプＯＰ１の非反転入力端子に入力されると、ＰＭＯＳトランジスタＰ０を介して抵抗Ｒ０には、抵抗Ｒ０の抵抗値をＲとすると、Ｖin／Ｒの電流が流れる。このとき、電圧−電流変換回路１００のＰＭＯＳトランジスタＰ０と電流バイアス回路１０１のＰＭＯＳトランジスタＰ１０とはゲートが同電位に固定されているので、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０には電流Ｖin／Ｒが流れる（ＰＭＯＳトランジスタＰ０とＰ１０は同じ大きさとする）。

一方、ＰＭＯＳトランジスタＰ１０とＰＭＯＳトランジスタＰ１１〜Ｐ１５、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ１１〜Ｎ１５とがカレントミラーを構成しているために各インバータＩＮＶ１〜ＩＮＶ５は電流Ｖin／Ｒに比例した電流Ｉで駆動される。このように構成された電圧制御発振器３の発振周波数ｆは、各段に流れる電流がＩ、電源電圧がＶDDであり、インバータＩＮＶ１〜ＩＮＶ５のゲート容量（負荷容量）Ｃとすると、
ｆ∝（Ｉ／Ｃ）×（１／ＶDD）
のように表される（但し、バッファｂｕｆの遅延は無視できるものとする）。これからわかるように、発振周波数ｆはＶDDに反比例する。従って、電源電圧ＶDDが変動すると、発振周波数ｆが変動することとなる。もちろん、出力電圧も変動してしまう。

このように従来構成のリングオシレータでは、その発振周波数および出力電圧（発信振幅）が電源電圧の変動の影響を受けてしまうので、この点を改善する技術が提案されている。例えば、特許文献１では、ｎｃｈ負荷抵抗で電源電圧の変化による振幅変動を減らすようにしている。また、特許文献２では、発振周波数を決定するＶＩ変換回路（電圧−電流変換回路）の抵抗を変化させ電流そのものを調整している。また、特許文献３では、電圧制御遅延素子を用いて発振させることにより電源電圧から受ける影響を少なくしている。
特開２００１−９４４０４号公報特開２００１−２４４８５号公報特開昭５８−８４５２４号公報

本発明は、上記の点に鑑みてなされたもので、その発振周波数及び発振振幅が電源電圧変動の影響を受け難い電圧制御発振器を提供するものである。

本発明の電圧制御発振器は、奇数個の論理反転回路を直列接続し、最終段の論理反転回路の出力を初段の論理反転回路に帰還入力させることで発振機能を持たせたリングオシレータを構成する前記各論理反転回路の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴのソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加することを特徴としている。

また、本発明は、請求項１に記載の電圧制御発振器において、前記バイアス電圧が、前記各論理反転回路に対応してそれぞれに接続される電流源としてのＦＥＴを飽和領域で動作させる電圧を有することを特徴としている。

本発明では、上記ソースフォロアＦＥＴに安定化されたバイアス電圧を印加することで、各論理反転回路の電源側ノードに安定化された電圧が供給される。したがって、本発明による電圧制御発振器は、その発振周波数及び出力電圧（発振振幅）が安定化される。
また、本発明では、結果的に、各論理反転回路に対応してそれぞれに接続される電流源としてのＦＥＴを飽和領域で動作させるので、各論理反転回路側に所望の電流を供給することができる。

本発明による電圧制御発振器は、その発振周波数及び出力電圧が電源電圧変動の影響を受け難いものとなる。

以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の一実施の形態である電圧制御発振器の構成を示す回路図である。

同図に示すように、本実施の形態の電圧制御発振器１を構成するリングオシレータ１０２が、前述した従来の電圧制御発振器１’を構成するリングオシレータ１０２’と異なる点は、各段の論理反転回路（インバータＩＮＶ１〜ＩＮＶ５）の電源側ノード（結節点）のそれぞれに、対応するドレイン接地のソースフォロワＦＥＴ（ＰＭＯＳトランジスタＰ２１〜Ｐ２５）のソースを接続する構成をとる点であり、他は従来回路と同様となっている。このような構成のもと、各ソースフォロアＦＥＴのゲートに繋がる端子１１２には、後述のバイアス回路２から供給される安定化されたバイアス電圧Ｖｂが印加される。
なお、同図において、図４と共通する部分には同一の符号を用い、共通する構成についてはその説明を省略する。

上記バイアス電圧Ｖｂとしては、同図に示すＰｃｈカレントソース（Ｐｃｈｃｏｕｒｒｅｎｔｓｏｕｒｃｅ）ＦＥＴ（ＰＭＯＳトランジスタＰ１１〜Ｐ１５）を飽和領域で動作させる電圧を用いる。例えば、
Ｖｂ＝ＶDD−ＶDsat−Ｖｔ
、となる電圧を用いる。
ただし、ＶDsat：同図に示すＰｃｈカレントソースＦＥＴの飽和ドレイン電圧（ピンチオフ電圧）、Ｖｔ：同図に示すＰｃｈソースフォロア（Ｐｃｈｓｏｕｒｃｅｆｏｌｌｏｗｅｒ）ＦＥＴ（ＰＭＯＳトランジスタＰ２１〜Ｐ２５）の閾値電圧である。

このように構成されるリングオシレータ１０２の発振周波数ｆは、前述のようにインバータＩＮＶ１〜ＩＮＶ５のゲート容量Ｃ、各インバータＩＮＶ１〜ＩＮＶ５を駆動する電流をＩ、そして、ＰｃｈソースフォロワＦＥＴの閾値電圧をＶｔとすると、
ｆ∝（Ｉ／Ｃ）×（１／（Ｖｂ＋Ｖｔ））
と表される。ここで、Ｖｂは安定化されているので発振周波数ｆも安定し、リングオシレータ１０２は、電源電圧（ＶDD）の影響を受け難いものとなる。もちろん、出力電圧も安定化される。

ここで、安定化されたバイアス電圧Ｖｂを供給するバイアス回路の一例について、図２を参照し説明する。
同図に示す符号２０１は、セルフバイアス方式による定電流源回路であり、電源変動の影響を低減するのに有効な回路であることが知られている。この回路ではＮＭＯＳトランジスタのＭ２と、ＰＭＯＳトランジスタのＭ３、Ｍ４が行うフィードバックにより、ＮＭＯＳトランジスタのＭ１に抵抗Ｒ１と同じ電流（Ｉ）が流れ、この回路は（１）式を満たす動作点を有するものとなる。ただし、チャネル長変調効果と基板バイアス効果は無視されている（参考文献：P.R.グレイ，P.J.フルスト，S.H.レビス，R.G.メイヤー共著「システムＬＳＩのためのアナログ集積回路設計技術・下巻」培風館、ｐ．３０５−３０６）。

なお、Ｉは、ＮＭＯＳトランジスタＭ１及び抵抗Ｒ１に流れる電流、Ｒは抵抗Ｒ１の抵抗値、ＶGS1 ，Ｖt1，μｎ，Ｃox，Ｗ，Ｌはそれぞれ、ＮＭＯＳトランジスタＭ１のゲートソース間電圧、閾値電圧，電子移動度、単位面積あたりのゲート酸化膜容量、ゲート幅、チャネル長である。

（１）式において、ＮＭＯＳトランジスタＭ１のゲートソース間電圧ＶGSと閾値電圧Ｖｔとの差（ＶGS−Ｖｔ）を表す第２項が、第１項の閾値電圧に比べて小さい場合（例えば、バイアス電流を小さく、サイズ比（チャネル幅Ｗ／チャネル長Ｌ）を大きく選ぶことにより実現される）、バイアス電流Ｉは、Ｉ＝Ｖt1／Ｒ、と近似的に表され、この回路が、電源変動の影響を受けにくい回路となることがわかる。したがって、この定電流源回路１のＰＭＯＳトランジスタＭ５からは、定電流が出力される。

図２に示すバイアス回路は、上記定電流源回路１のＰＭＯＳトランジスタＭ５から出力される出力電流を抵抗Ｒ２に流すことで、安定化された（定電圧の）バイアス電圧Ｖｂを出力する。なお、符号２０２に示すＮＭＯＳトランジスタＭＡとＰＭＯＳトランジスタＭＢからなる回路は、セルフバイアス方式の定電流源回路２０１が、安定平衡状態が望む状態と異なったものにならないようにするための起動回路の一例である。図に示す定電流源回路２０１は、Ｖｔ＝０にも安定点があり、起動回路２０２は、ＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔを、所望の閾値電圧（同図では、０．９［Ｖ］）に引き上げる。

同図に示すように、Ｒ１及びＲ２の抵抗値がそれぞれ１５ｋΩ、２０ｋΩであり、Ｍ１の閾値電圧Ｖｔが０．９Ｖ、さらにＭ４、Ｍ５のサイズ比が２：１であれば、Ｒ１には６０μＡ、Ｒ２には３０μＡがそれぞれ流れ、結果Ｖｂとして１．２Ｖが得られる。
上記では、ＰｃｈソースフォロアＦＥＴ（ＰＭＯＳトランジスタＰ２１〜Ｐ２５）に安定化されたバイアス電圧Ｖｂを供給するバイアス回路としてセルフバイアス方式による定電流源回路を利用した回路を示したが、いわゆるバンドギャップリファレンス回路や、その他電源電圧の変動の影響を受け難いバイアス回路であればいずれでも用いることができる。

次に、本実施の形態におけるリングオシレータと従来構成によるリングオシレータの電源電圧と発振周波数の関係の比較例を、図３に示す。
同図に示すように、従来構成による電源電圧と発振周波数のグラフ（同図に示すｏｌｄ）に対し、本実施の形態の構成による電源電圧と発振周波数のグラフ（同図に示すｎｅｗ）の勾配はなだらかであり、電源電圧ＶDDの変動の影響を受け難いものとなっていることがわかる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の構成等も含まれることは言うまでもない。

本発明の一実施の形態であるリングオシレータの構成を示す回路図である。同実施の形態のリングオシレータにバイアス電圧を供給するバイアス回路の一例である。本実施の形態におけるリングオシレータと従来構成によるリングオシレータの電源電圧と発振周波数の関係の比較例を示す図である。従来構成によるリングオシレータの構成を示す回路図である。

符号の説明

１，１’…電圧制御発振器、１００…電圧−電流変換回路、１０１…電流バイアス回路、１０２，１０２’…リングオシレータ、２…バイアス回路、２０１…定電流源回路、２０２…起動回路

Claims

奇数個の論理反転回路を直列接続し、最終段の論理反転回路の出力を初段の論理反転回路に帰還入力させることで発振機能を持たせたリングオシレータを構成する前記各論理反転回路の電源側ノードのそれぞれに、対応するドレイン接地のソースフォロワＦＥＴのソースを接続し、該ソースフォロアＦＥＴの各ゲートに安定化されたバイアス電圧を印加する
ことを特徴とする電圧制御発振器。
前記バイアス電圧は、前記各論理反転回路に対応してそれぞれに接続される電流源としてのＦＥＴを飽和領域で動作させる電圧を有する
ことを特徴とする請求項１に記載の電圧制御発振器。