JP6298629B2 - データ受信装置 - Google Patents
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Description
さらに、ICチップの同一の入出力ピンを、規格の異なる複数の送受信信号を処理する複数の回路ブロックで共用する場合には、終端抵抗を差動信号間に接続するか、非接続とするかの切り替えが必要となる場合がある。
受信回路HS-RXは、HS-RXモードの場合に、1対の差動入力端子(ICチップの入出力ピン)Dp,Dnを介して入力される差動入力信号を受信する。一方、受信回路LP-RXは、LP-RXモードの場合に、同じ差動入力端子Dp,Dnを介して入力されるシングルエンド入力信号を受信する。
この場合、受信回路HS-RXでは、100Ωの終端抵抗RTを差動信号間に接続することが必須であるが、受信回路LP-RXでは、終端抵抗RTを非接続とすることが、MIPI規格で要求されている。
図8は、MIPI規格に対応した終端抵抗切替回路の構成を表す一例の回路図である。同図において、100Ωの終端抵抗は、50Ωずつの2つの終端抵抗14,16に分割されている。同図に示す終端抵抗切替回路44では、切替信号がH(ハイレベル)の場合にNMOS46,48がオン状態となり、2つの終端抵抗14,16が差動入力信号間に直列に接続される。一方、切替信号がL(ローレベル)の場合にNMOS46,48がオフ状態となり、終端抵抗14,16は非接続となる。
この場合、それぞれの規格に対応した入力信号の入力電圧範囲、差動入力信号の振幅(差動振幅)、および、100Ωの終端抵抗の接続/非接続を簡単にまとめると表1のようになる。
例えば、MIPI規格の高電圧が1.2V、データ受信装置の電源電圧が2.5Vの場合、LVDS規格に対応した入力信号は入力電圧範囲が広いため、MIPI規格の高電圧よりも高くなる場合がある。同図に示す例は、LVDS規格に対応した入力信号の入力電圧範囲は、MIPI規格の高電圧である1.2Vよりも高い、2.3V〜2.4V、差動振幅は、100mVの場合である。
EOSとは、半導体製品の製造工程や出荷テストにおいて、ICチップの接地とICチップを実装する装置の接地とが異なることなどに起因して、ICチップのピンに過電圧が印加される現象である。例えば、半導体チップの動作電圧(例えば、3.3V)より遥かに大きな+10V〜+20V程度の過電圧が、ミリ秒〜数秒オーダの長い期間印加され、大電流が終端抵抗切替回路52に流れて破壊されることがある。
例えば、特許文献1には、サイリスタの過電流破壊を防止するために、過電流がサイリスタに流れる場合に、ツェナーダイオードにより、カソードゲートの電位を固定することが記載されている。
また、本発明の第2の目的は、上記第1の目的に加えて、EOSによる破壊から終端抵抗切替回路や終端抵抗とその配線を保護することができるデータ受信装置を提供することにある。
前記差動入力端子を介して入力される入力信号を受信する受信回路と、
一方の端子が前記差動入力端子のそれぞれに接続された第1および第2の終端抵抗と、
切替信号および反転切替信号に応じて、前記第1および第2の終端抵抗を、前記差動入力端子間に接続するか、非接続とするかを切り替える終端抵抗切替回路と、
EOS保護回路とを備え、
前記終端抵抗切替回路は、前記第1および第2の終端抵抗の他方の端子の間に並列に接続されたNMOSおよびPMOSを備え、
前記EOS保護回路は、負のしきい値電圧を持つ第1および第2のネイティブNMOSと、第1および第2のツェナーダイオードとを備え、
前記NMOSのゲートには前記切替信号が入力され、そのバックゲートには前記データ受信装置のグランド電圧が入力され、前記PMOSのゲートには前記反転切替信号が入力され、そのバックゲートには前記データ受信装置の電源電圧が入力され、
前記第1のネイティブNMOSは、前記第1の終端抵抗と前記NMOSおよび前記PMOSとの間に接続され、前記第2のネイティブNMOSは、前記第2の終端抵抗と前記NMOSおよび前記PMOSとの間に接続され、前記第1および第2のネイティブNMOSのゲートには前記データ受信装置の電源電圧が入力され、
前記第1のツェナーダイオードは、前記データ受信装置のグランドから、前記第1の終端抵抗と前記第1のネイティブNMOSとの間のノードに向かって順方向に接続され、前記第2のツェナーダイオードは、前記データ受信装置のグランドから、前記第2の終端抵抗と前記第2のネイティブNMOSとの間のノードに向かって順方向に接続され、
前記第1および第2のツェナーダイオードは、前記データ受信装置の電源電圧よりも高く、EOSにより印加される過電圧よりも低い、あらかじめ設定されたブレークダウン電圧を持つものであり、
前記3以上の入力信号は、前記第1および第2の終端抵抗を、前記差動入力端子間に接続する必要がある2以上の差動入力信号と、前記終端抵抗を非接続とする必要がある1以上のシングルエンド入力信号とを含み、
前記2以上の差動入力信号は、低電圧が前記データ受信装置の電源電圧よりも前記NMOSのしきい値電圧だけ低い電圧よりも高い電圧となる1以上の差動入力信号を含むことを特徴とするデータ受信装置を提供するものである。
また、本発明によれば、EOS保護回路を備えることにより、EOSによる過電圧の印加時に、終端抵抗切替回路や終端抵抗とその配線が破壊されるのを防止することができる。
一方、MIPI規格のLP-RXモードに対応したシングルエンド入力信号を受信する場合、終端抵抗14,16を非接続とする必要がある。
終端抵抗14,16の一方の端子は、差動入力端子PAD,PANDのそれぞれに接続されている。
終端抵抗切替回路18は、2つのインバータ38,40と、終端抵抗14,16の接続/非接続の切替スイッチとなるNMOS(N型MOSトランジスタ)20およびPMOS(P型MOSトランジスタ)22とを備えている。
NMOS20およびPMOS22は、終端抵抗14,16の他方の端子の間に並列に接続されている。NMOS20のゲートには切替信号が入力され、そのバックゲートにはデータ受信装置10のグランド電圧が入力されている。また、PMOS22のゲートには反転切替信号が入力され、そのバックゲートにはデータ受信装置10の電源電圧が入力されている。
本実施形態の場合、切替信号がH(ハイレベル)、つまり、反転切替信号がL(ローレベル)の場合に、終端抵抗14,16は差動入力端子PAD,PADN間に接続され、その逆の場合に非接続とされる。
NMOS20およびPMOS22は、それぞれ、切替信号および反転切替信号に応じてオンオフが制御される。本実施形態の場合、NMOS20およびPMOS22は、切替信号がH、反転切替信号がLの場合にオン(接続)状態、切替信号がL、反転切替信号がHの場合にオフ(非接続)状態となる。
この場合、図10に示す従来のデータ受信装置の場合と同じように、ゲート−ソース間の電圧Vgsが、NMOS20のしきい値電圧Vthより低くなるため、NMOS20はオフ状態となってしまう。
一方、反転切替信号はLで0V、差動入力端子PADの電圧(差動入力信号の高電圧)は2.4Vであるから、PMOS22のゲート−ソース間の電圧Vgsは、0V−2.4V=−2.4Vとなる。従って、PMOS22のしきい値電圧Vthが−0.6Vの場合、Vgs<VthであるからPMOS22はオン状態となり、終端抵抗14,16は差動入力端子PAD,PADN間に接続される。
この場合、反転切替信号のLは同じく0V、差動入力端子PADの電圧は0.1Vであるから、PMOS22のソース−ゲート間の電圧Vgsは、0V−0.1V=-0.1Vとなる。従って、PMOS22のしきい値電圧Vthが−0.6Vの場合、Vgs>VthとなるからPMOS22はオフ状態となる。
しかし、NMOS20は、図11に示す従来の終端抵抗切替回路の場合と同様に動作してオン状態となり、終端抵抗14,16は差動入力端子PAD,PADN間に接続される。
切替信号がL、反転切替信号がHの場合、差動入力端子PAD及びPADNの電圧に関係なく、NMOS20はVgs<Vth、PMOS22はVgs>Vthとなるから、NMOS20およびPMOS22はオフ状態となり、終端抵抗14,16を非接続とすることができる。
EOS保護回路26は、終端抵抗切替回路18や終端抵抗とその配線を、EOSの過電圧および過電流による破壊から保護するものであり、2つのネイティブNMOS28,30(第1および第2のネイティブNMOS)と、2つのツェナーダイオード32,34(第1および第2のツェナーダイオード)とを備えている。
ネイティブNMOS28は、終端抵抗14とNMOS20およびPMOS22との間に接続され、ネイティブNMOS30は、終端抵抗16とNMOS20およびPMOS22との間に接続されている。また、ネイティブNMOS28,30のゲートにはデータ受信装置24の電源電圧が入力されている。
ツェナーダイオード32は、データ受信装置24のグランドIOGNDから、終端抵抗14とネイティブNMOS28との間のノードに向かって順方向に接続されている。また、ツェナーダイオード34は、データ受信装置24のグランドIOGNDから、終端抵抗16とネイティブNMOS30との間のノードに向かって順方向に接続されている。
この場合、ツェナーダイオード32,34はブレークダウンしない。また、ネイティブNMOS28,30のゲートはデータ受信装置24の電源電圧に固定されるため、ネイティブNMOS28,30は強いオン状態となる。
従って、ESO保護回路26はデータ受信装置10の通常動作を妨げない。
(1)差動入力端子PAD=+10V、かつ、差動入力端子PADN=オープン、または、差動入力端子PAD=オープン、かつ、差動入力端子PADN=+10V。
(2)データ受信装置24のグランド電圧=0V。
(3)データ受信装置24の電源電圧=0V〜通常動作電圧(例えば、3.3V)、または、オープン。
(1)EOSによる+10Vの過電圧が差動入力端子PADに印加されると、NMOS20およびPMOS22にも過電圧が印加され、破壊される恐れがある。
(2)図5に示すように、PMOS22の寄生PNダイオード36を介して、終端抵抗切替回路18に大電流が流れ、終端抵抗14や配線が熱破壊される恐れがある。
従って、ツェナーダイオード32のブレークダウン電圧を適宜設定することにより、EOSによる過電圧が印加されるミリ秒〜数秒の比較的短い期間であれば、ネイティブNMOS28、NMOS20およびPMOS22が破壊されるのを防止することができる。
そのため、データ受信装置24では、上記(2)の場合にEOSによる過電圧の印加によって流れる電流Ieosは、図4に示すように、差動入力端子PAD、終端抵抗14、ネイティブNMOS28、PMOS22、PMOS22の寄生PNダイオード36、データ受信装置10の電源IOVDDからなる経路で流れる。
従って、ネイティブNMOS28は、オフ状態または弱いオン状態となり、高抵抗となるため、電流Ieosが流れる経路に大電流が流れることを回避することができ、熱破壊を防止することができる。
この場合、PMOS22が必要となるのは、2以上の差動入力信号は、低電圧VILがデータ受信装置10の電源電圧ViovddよりもNMOS20のしきい値電圧Vthだけ低い電圧Viovdd-Vthよりも高い電圧(VIL>Viovdd-Vth)となる1以上の差動入力信号を含む場合である。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 受信回路
14,16 終端抵抗
18,44,52 終端抵抗切替回路
20,46,48 NMOS(N型MOSトランジスタ)
22 PMOS(P型MOSトランジスタ)
26 EOS保護回路
28,30 ネイティブNMOS
32,34 ツェナーダイオード
36 寄生PNダイオード
38,40 インバータ
Claims (2)
- 1対の差動入力端子を共用して、規格の異なる3以上の入力信号を受信するデータ受信装置であって、
前記差動入力端子を介して入力される入力信号を受信する受信回路と、
一方の端子が前記差動入力端子のそれぞれに接続された第1および第2の終端抵抗と、
切替信号および反転切替信号に応じて、前記第1および第2の終端抵抗を、前記差動入力端子間に接続するか、非接続とするかを切り替える終端抵抗切替回路と、
EOS保護回路とを備え、
前記終端抵抗切替回路は、前記第1および第2の終端抵抗の他方の端子の間に並列に接続されたNMOSおよびPMOSを備え、
前記EOS保護回路は、負のしきい値電圧を持つ第1および第2のネイティブNMOSと、第1および第2のツェナーダイオードとを備え、
前記NMOSのゲートには前記切替信号が入力され、そのバックゲートには前記データ受信装置のグランド電圧が入力され、前記PMOSのゲートには前記反転切替信号が入力され、そのバックゲートには前記データ受信装置の電源電圧が入力され、
前記第1のネイティブNMOSは、前記第1の終端抵抗と前記NMOSおよび前記PMOSとの間に接続され、前記第2のネイティブNMOSは、前記第2の終端抵抗と前記NMOSおよび前記PMOSとの間に接続され、前記第1および第2のネイティブNMOSのゲートには前記データ受信装置の電源電圧が入力され、
前記第1のツェナーダイオードは、前記データ受信装置のグランドから、前記第1の終端抵抗と前記第1のネイティブNMOSとの間のノードに向かって順方向に接続され、前記第2のツェナーダイオードは、前記データ受信装置のグランドから、前記第2の終端抵抗と前記第2のネイティブNMOSとの間のノードに向かって順方向に接続され、
前記第1および第2のツェナーダイオードは、前記データ受信装置の電源電圧よりも高く、EOSにより印加される過電圧よりも低い、あらかじめ設定されたブレークダウン電圧を持つものであり、
前記3以上の入力信号は、前記第1および第2の終端抵抗を、前記差動入力端子間に接続する必要がある2以上の差動入力信号と、前記終端抵抗を非接続とする必要がある1以上のシングルエンド入力信号とを含み、
前記2以上の差動入力信号は、低電圧が前記データ受信装置の電源電圧よりも前記NMOSのしきい値電圧だけ低い電圧よりも高い電圧となる1以上の差動入力信号を含むことを特徴とするデータ受信装置。 - 前記3以上の入力信号は、LVDS規格に対応した1つの差動入力信号と、MIPI規格に対応した1つの差動入力信号および1つのシングルエンド入力信号とからなる3つの入力信号である請求項1に記載のデータ受信装置。
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