CN109144925B - 通用串行总线电路 - Google Patents

Abstract

本发明提出一种通用串行总线电路包括电源电路以及终端电路。电源电路用以提供差分信号。终端电路耦接电源电路。终端电路用以经由第一信号输出端以及第二信号输出端接收差分信号，并且终端电路包括第一负载电路以及第二负载电路。当通用串行总线电路操作在握手模式时，终端电路藉由第一负载电路以及第二负载电路接收差分信号，并且经由第一信号输出端以及第二信号输出端输出脉冲信号。当通用串行总线电路操作在正常模式时，终端电路藉由第一负载电路接收差分信号，并且经由第一信号输出端以及第二信号输出端输出数据信号。

Description

通用串行总线电路

技术领域

本发明是有关于一种总线电路，且特别是有关于一种通用串行总线(UniversalSerial Bus,USB)电路。

背景技术

一般而言，通用串行总线(Universal Serial Bus,USB)2.0支持全速(FullSpeed)以及高速(High Speed)的数据传输。在USB 2.0标准的规范下，当作为主控端的USB装置与装置端的设备耦接时，USB装置与装置端的设备会先执行握手(Handshake)模式，以确认彼此的数据传输能力。也就是说，在进行数据信号的传输工作之前，作为主控端的USB装置会交替传输负脉冲信号以及正脉冲信号至装置端的设备，以使装置端的设备可有效确认USB装置是否支持高速的数据传输。换言之，当装置端的设备无法对USB装置交替传输的负脉冲信号以及正脉冲信号作出回应时，装置端的设备将确认USB装置以及装置端的设备之间的数据传输只会操作在全速的数据传输。反之，则装置端的设备将确认USB装置以及装置端的设备之间的数据传输操作在高速的数据传输。

在执行握手模式的过程中，USB装置会经由USB电路中的终端电路来产生负脉冲信号以及正脉冲信号，其中负脉冲信号为一种Chirp K信号，并且正脉冲信号为一种Chirp J信号。然而，一般的USB电路的终端电路只通过两个开关晶体管来接收电流源提供的差分信号，并对应输出脉冲信号以及数据信号至装置端的设备。对此，由于Chirp K信号以及ChirpJ信号的电压值高于数据传输的电压值，因此一般的终端电路的开关晶体管在执行握手模式的过程中需承受较大的电流，以导致终端电路的开关晶体管可能操作在饱和区(Saturation region)，而非线性区(Linear region)。因此，一般的USB装置所产生的ChirpK信号以及Chirp J信号可能会有电压不稳定或电压漂移的情况发生。有鉴于此，如何设计一种USB电路在执行握手模式的过程中可稳定地输出Chirp K信号以及Chirp J信号，以下将提出几个实施例的解决方案。

发明内容

本发明提供一种通用串行总线(Universal Serial Bus,USB)电路，可有效产生脉冲信号(Chirp K信号以及Chirp J信号)以及数据信号，以适用于USB2.0高速(High Speed)传输。

本发明的通用串行总线电路包括电源电路以及终端电路。电源电路用以提供差分信号。终端电路耦接电源电路。终端电路用以经由第一信号输出端以及第二信号输出端接收差分信号。终端电路包括第一负载电路以及第二负载电路。当通用串行总线电路操作在正常模式时，终端电路藉由第一负载电路接收差分信号，并且经由第一信号输出端以及第二信号输出端输出数据信号。当通用串行总线电路操作在握手模式时，终端电路藉由第一负载电路以及第二负载电路接收差分信号，并且经由第一信号输出端以及第二信号输出端输出脉冲信号。

基于上述，本发明的通用串行总线电路可支持USB 2.0高速传输，并且可藉由终端电路来有效提供脉冲信号(Chirp K信号以及Chirp J信号)以及数据信号。此外，本发明的通用串行总线电路还具有可有效降低USB电路的功率消耗以及减少电路面积的功效。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明的一实施例的通用串行总线电路的示意图。

图2是依照本发明的一实施例的通用串行总线电路的电路图。

图3是依照图2实施例的脉冲信号的信号波形图。

图4是依照图2实施例的数据信号的信号波形图。

图5是依照本发明的另一实施例的通用串行总线电路的电路图。

图6是依照本发明的又一实施例的通用串行总线电路的电路图。

图7是依照图6实施例的脉冲信号的信号波形图。

符号说明：

100、300、500、700：通用串行总线电路

110、310、510、710：电源电路

120、320、520、720：终端电路

121、321、521、721：第一负载电路

122、322、522、722：第二负载电路

200、400、600：装置端电路

301、302、701、702：脉冲信号

401、402：数据信号

323、324、523、524：二极管单元

330、530、730：下拉电路

540、740：保护电路

M1、M1’、M2、M2’、M3、M4、M5、M5’、M6、M6’、M7、M8、M9、M10：晶体管

R1、R2、R3、R4、R5、R6、Rp、Ra、Rb：电阻

S1、S2、S3：开关

I1、I2：电流源

DP、DM：信号输出端

具体实施方式

为了使本发明的内容可以被更容易明了，以下特举实施例做为本发明确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤，代表相同或类似部件。

图1是依照本发明的一实施例的通用串行总线电路的示意图。参考图1，通用串行总线(Universal Serial Bus,USB)电路100包括电源电路110以及终端电路120。电源电路110耦接终端电路120。在本实施例中，终端电路120包括第一负载电路121以及第二负载电路122。电源电路110经由信号输出端DP、DM耦接第一负载电路121以及第二负载电路122。电源电路110用以选择性地提供差分(Differential)信号至第一负载电路121以及第二负载电路122。

在本实施例中，USB电路100可支持USB 2.0高速(High Speed)传输。因此，当USB电路100经由信号输出端DP、DM耦接外部的装置端，并且USB电路100操作在握手(Handshake)模式时，USB电路100经由信号输出端DP、DM输出脉冲信号至外部的装置端。脉冲信号是指USB电路100经由信号输出端DP、DM输出多个负脉冲信号(Chirp K信号)以及多个正脉冲信号(Chirp J信号)，并且这些负脉冲信号(Chirp K信号)以及这些正脉冲信号(Chirp J信号)交替排列。正脉冲信号(Chirp J信号)的电压可介于700～1100毫伏特(mV)，并且负脉冲信号的电压可介于-900～-500毫伏特。也就是说，当外部的装置端接收到USB电路100交替输出的正脉冲信号(Chirp J信号)以及负脉冲信号(Chirp K信号)时，外部的装置端可有效地确认USB电路100可支持USB 2.0高速传输，以使USB电路100以及外部的装置端之间的数据传输可操作在480兆位每秒(Mbps)的传输速度下。

在本实施例中，USB电路100可藉由第一负载电路121以及第二负载电路122来接收电源电路110输出的差分信号，并且输出对应的脉冲信号以及数据信号。具体而言，当USB电路100操作在握手模式时，终端电路120藉由第一负载电路121以及第二负载电路122接收差分信号，并且经由信号输出端DP、DM交替输出正脉冲信号(Chirp J信号)以及负脉冲信号(Chirp K信号)至外部的装置端。然而，当USB电路100操作在正常模式(或称数据传输模式)时，终端电路120只藉由第一负载电路121接收电源电路110输出的差分信号，并且经由信号输出端DP、DM输出数据信号至外部的装置端。

图2是依照本发明的一实施例的通用串行总线电路的电路图。参考图2，USB电路300包括电源电路310、终端电路320以及下拉电路330。终端电路320包括第一负载电路321以及第二负载电路322。USB电路300经由信号输出端DP、DM耦接至装置端电路200。在本实施例中，装置端电路200例如是指计算机设备的USB连接端口的等效电路，但本发明并不限于此。在本实施例中，装置端电路200可包括上拉电阻Rp以及参考电阻Ra、Rb。上拉电阻Rp耦接开关S1。参考电阻Ra的一端耦接开关S2，并且参考电阻Ra的另一端耦接接地端。参考电阻Rb的一端耦接开关S3，并且参考电阻Ra的另一端耦接接地端。

电源电路310包括电流源电路以及晶体管M1、M2。电流源电路包括输入输出电源(I/O power)I1，并且输入输出电源I1可例如提供3.3伏特(V)的电源信号。晶体管M1的第一端耦接输入输出电源I1。晶体管M1的第二端耦接信号输出端DP。晶体管M2的第一端耦接输入输出电源I1。晶体管M2的第二端耦接信号输出端DM。在本实施例中，晶体管M1的第二端以及晶体管M2的第二端经由信号输出端DP、DM可交替输出经由输入输出电源I1提供的电源信号以形成差分信号。

第一负载电路321包括电阻R1、R2以及晶体管M3、M4。电阻R1的第一端耦接信号输出端DP。在本实施例中，晶体管M3的第一端耦接电阻R1的第二端，并且晶体管M3的第二端耦接接地端(Ground)。电阻R2的第一端耦接第二信号输出端DM。晶体管M4的第一端耦接电阻R2的第二端，并且晶体管M4的第二端耦接接地端。

第二负载电路322包括电阻R3、R4、二极管单元323、324以及晶体管M5、M6。在本实施例中，电阻R3的第一端耦接信号输出端DP。二极管单元323耦接电阻R3的第二端。晶体管M5的第一端耦接二极管单元323，并且晶体管M5的第二端耦接接地端。电阻R4的第一端耦接信号输出端DM。二极管单元324耦接电阻R4的第二端。晶体管M6的第一端耦接二极管单元324，并且晶体管M6的第二端耦接接地端。在本实施例中，二极管单元323可包括晶体管M7，并且二极管单元324可包括晶体管M8。晶体管M7的第一端耦接电阻R3。晶体管M7的控制端耦接晶体管M7的第一端。晶体管M7的第二端耦接晶体管M5的第一端。晶体管M8的第一端耦接电阻R4。晶体管M8的控制端耦接晶体管M8的第一端。晶体管M8的第二端耦接晶体管M6的第一端。然而，二极管单元323、324也可以是其他形式的二极管电路，本发明的二极管单元323、324并不限于图2。另外，下拉电路330包括电阻R5、R6，并且电阻R5、R6可为15k欧姆(Ohm)。

在本实施例中，当USB电路300经由信号输出端DP、DM耦接至装置端电路200时，USB电路300作为主控端(Host)，并且输出USB重置(Reset)信号至装置端电路200。装置端电路200支持USB 2.0高速传输，因此装置端电路200接着输出负脉冲信号(Chirp K信号)至USB电路300，以使USB电路300确认装置端电路200支持USB 2.0高速传输。接着，USB电路300交替回传负脉冲信号(Chirp K信号)以及正脉冲信号(Chirp J信号)至装置端电路200，以使装置端电路200可有效地确认USB电路300支持USB 2.0高速传输。最后，USB电路300可进入正常模式，并且输出数据信号至装置端电路200。

图3是依照图2实施例的脉冲信号的信号波形图。参考图2以及图3，当USB电路300操作在握手模式时，USB电路300可经由信号输出端DP、DM输出如图3所示的交替的正脉冲信号301以及负脉冲信号302至装置端电路200。具体而言，当USB电路300操作在握手模式时，装置端电路200的开关S2、S3不导通，以使终端电路320承受较大的电流。因此，USB电路300将通过信号输出端DP、DM输出正脉冲信号301以及负脉冲信号302至装置端电路200。在本实施例中，正脉冲信号301的峰值电压可为900mV，而负脉冲信号302的峰值电压可为-800mV。

也就是说，晶体管M3、M4导通，并且第一负载电路321可接收输入输出电源I1提供的电流。此时，由于信号输出端DP、DM的电压较大，因此晶体管M7、M8可同样被导通，以使第一负载电路321以及第二负载电路322可同时分担输入输出电源I1提供的电流。换言之，当USB电路300操作在握手模式时，本实施例的终端电路320可有效避免第一负载电路321的晶体管M3、M4承载过大的电流，以使晶体管M3、M4由线性区(Linear region)进入饱和区(Saturation region)，而使信号输出端DP、DM输出的脉冲信号(Chirp K信号以及Chirp J信号)的电压发生漂移的情况。

图4是依照图2实施例的数据信号的信号波形图。参考图2以及图4，当USB电路300操作在正常模式时，装置端电路200的开关S2、S3导通，以使装置端电路200的参考电压Ra、Rb以及终端电路320同时分担电流。USB电路300将通过信号输出端DP、DM交替输出如图4所示的数据信号401、402至装置端电路200。数据信号401、402形成差分信号。数据信号401的电压峰值可为400mV，并且数据信号402的电压峰值可为-400mV。也就是说，晶体管M3、M4以及开关S2、S3导通，以使第一负载电路321以及参考电压Ra、Rb可接收输入输出电源I1提供的电流。此时，由于信号输出端DP、DM的电压较小，晶体管M7、M8不会被导通。因此，当USB电路300操作在正常模式时，输入输出电源I1提供的电流不会流经第二负载电路322。

图5是依照本发明的另一实施例的通用串行总线电路的电路图。参考图5，USB电路500包括电源电路510、终端电路520、下拉电路530以及保护电路540。终端电路520包括第一负载电路521以及第二负载电路522。USB电路500经由信号输出端DP、DM耦接至装置端电路400。在本实施例中，装置端电路400例如是指计算机设备的USB连接端口的等效电路，但本发明并不限于此。在本实施例中，装置端电路400例如包括上拉电阻Rp以及参考电阻Ra、Rb。上拉电阻Rp耦接开关S1。参考电阻Ra的一端耦接开关S2，并且参考电阻Ra的另一端耦接接地端。参考电阻Rb的一端耦接开关S3，并且参考电阻Rb的另一端耦接接地端。

电源电路510包括电流源电路以及晶体管M1’、M2’。电流源电路包括输入输出电源I1以及核心电源(Core power)I2。输入输出电源I1可例如提供3.3V的电源信号，并且核心电源I2可例如提供1.05V的电源信号。晶体管M1’的第一端耦接输入输出电源I1以及核心电源I2。晶体管M1’的第二端耦接信号输出端DP。晶体管M2’的第一端耦接输入输出电源I1以及核心电源I2。晶体管M2’的第二端耦接信号输出端DM。在本实施例中，晶体管M1’的第二端以及晶体管M2’的第二端经由信号输出端DP、DM可交替输出经由输入输出电源I1或核心电源I2提供的电源信号以形成差分信号。值得注意的是，相较于图2实施例的电源电路310，本实施例的电源电路510包括两个电源，并且输入输出电源I1的电压大于核心电源I2。输入输出电源I1以及核心电源I2可经由控制器(图未示)而选择性地输出电源信号。

第一负载电路521包括电阻R1、R2以及晶体管M3、M4。电阻R1的第一端耦接信号输出端DP。在本实施例中，晶体管M3的第一端耦接电阻R1的第二端，并且晶体管M3的第二端耦接接地端。电阻R2的第一端耦接第二信号输出端DM。晶体管M4的第一端耦接电阻R2的第二端，并且晶体管M4的第二端耦接接地端。

第二负载电路522包括电阻R3、R4、二极管单元523、524以及晶体管M5、M6。在本实施例中，电阻R3的第一端耦接信号输出端DP。二极管单元523耦接电阻R3的第二端。晶体管M5的第一端耦接二极管单元523，并且晶体管M5的第二端耦接接地端。电阻R4的第一端耦接信号输出端DM。二极管单元524耦接电阻R4的第二端。晶体管M6的第一端耦接二极管单元524，并且晶体管M6的第二端耦接接地端。在本实施例中，二极管单元523可包括晶体管M7，并且二极管单元524可包括晶体管M8。晶体管M7的第一端耦接电阻R3。晶体管M7的控制端耦接晶体管M7的第一端。晶体管M7的第二端耦接晶体管M5的第一端。晶体管M8的第一端耦接电阻R4。晶体管M8的控制端耦接晶体管M8的第一端。晶体管M8的第二端耦接晶体管M6的第一端。然而，二极管单元523以及二极管单元524也可以是其他形式的二极管电路，本发明的二极管单元523以及二极管单元524并不限于图5。另外，下拉电路530包括电阻R5、R6，并且电阻R5、R6可为15k欧姆。

在本实施例中，当USB电路500操作在握手模式时，电源电路510藉由输入输出电源I1输出电源信号至晶体管M1’的第一端以及晶体管M2’的第一端。当USB电路500操作在正常模式时，电源电路510藉由核心电源I2输出电源信号至晶体管M1’的第一端以及晶体管M2’的第一端。然而，晶体管M1’、M2’是对应于低电压的核心电源I2而配置的低压组件(coredevice)。在先进制程中，为了避免晶体管M1’、M2’在全速模式(电压为0V～3.3V)时被信号输出端DP、DM的电压毁损，因此本实施例的USB电路500还包括保护电路540。

保护电路540耦接在电源电路510以及终端电路520之间。保护电路540包括晶体管M9、M10。晶体管M9的第一端耦接电源电路510，并且晶体管M9的第二端耦接终端电路520。晶体管M10的第一端耦接电源电路510，并且晶体管M10的第二端耦接终端电路520。据此，当信号输出端DP、DM在全速模式时会介于电压为0V～3.3V，此时将晶体管M9、M10关闭便可保护晶体管M1’、M2’不至于损坏。

在本实施例中，当USB电路500经由信号输出端DP、DM耦接至装置端电路400时，USB电路500作为主控端，并且输出USB重置信号至装置端电路400。装置端电路400支持USB 2.0高速传输，因此装置端电路400接着输出负脉冲信号(Chirp K信号)至USB电路500，以使USB电路500确认装置端电路400支持USB 2.0高速传输。接着，USB电路500依据输入输出电源I1提供的电源信号交替回传负脉冲信号(Chirp K信号)以及正脉冲信号(Chirp J信号)至装置端电路400，以使装置端电路400可有效地确认USB电路500支持USB 2.0高速传输。最后，USB电路500可进入正常模式，并且依据核心电源I2提供的电源信号来输出数据信号至装置端电路400。

具体而言，当USB电路500操作在握手模式时，装置端电路400的开关S2、S3不导通，以使终端电路520承受较大的电流。USB电路500将通过信号输出端DP、DM输出正脉冲信号(Chirp J信号)以及负脉冲信号(ChirpK信号)至装置端电路400。也就是说，晶体管M3、M4导通，以使第一负载电路521可接收输入输出电源I1提供的电流。此时，由于信号输出端DP、DM的电压较大，因此晶体管M7、M8可同样被导通，以使第一负载电路521以及第二负载电路522可同时分担输入输出电源I1提供的电流。换言之，当USB电路500操作在握手模式时，本实施例的终端电路520可有效避免第一负载电路521的晶体管M3、M4承载过大的电流，以使晶体管M3、M4由线性区进入饱和区，而使信号输出端DP、DM输出的脉冲信号(Chirp K信号以及Chirp J信号)的电压发生漂移的情况。

当USB电路500操作在正常模式时，装置端电路400的开关S2、S3导通，以使装置端电路400的参考电压Ra、Rb以及终端电路520同时分担电流。USB电路500将通过信号输出端DP、DM交替地输出数据信号至装置端电路400。也就是说，晶体管M3、M4以及开关S2、S3导通，并且第一负载电路521可接收核心电源I2提供的电流。此时，由于信号输出端DP、DM的电压较小，晶体管M7、M8不会被导通。因此，当USB电路500操作在正常模式时，核心电源I2提供的电流不会流经第二负载电路522。

据此，当本实施例的USB电路500操作在握手模式时，USB电路500可藉由具有较高电压的输入输出电源I1所供应的电源信号来产生脉冲信号(Chirp K信号以及Chirp J信号)至装置端电路400。并且，当本实施例的USB电路500操作在正常模式时，USB电路500可藉由具有较低电压的核心电源I2所供应的电源信号来产生数据信号至装置端电路400。因此，本实施例的USB电路500可除了可有效避免信号输出端DP、DM输出的脉冲信号的电压发生漂移的情况，并且还可有效降低功率消耗。

图6是依照本发明的又一实施例的通用串行总线电路的电路图。参考图6，USB电路700包括电源电路710、终端电路720、下拉电路730以及保护电路740。终端电路720包括第一负载电路721以及第二负载电路722。USB电路700经由信号输出端DP、DM耦接至装置端电路600。在本实施例中，装置端电路600例如是指计算机设备的USB连接端口的等效电路，但本发明并不限于此。在本实施例中，装置端电路600例如包括上拉电阻Rp以及参考电阻Ra、Rb。上拉电阻Rp耦接开关S1。参考电阻Ra的一端耦接开关S2，并且参考电阻Ra的另一端耦接接地端。参考电阻Rb的一端耦接开关S3，并且参考电阻Rb的另一端耦接接地端。

电源电路710包括电流源电路以及晶体管M1’、M2’。电流源电路包括核心电源I2，并且核心电源I2可例如提供1.05V的电源信号。晶体管M1’的第一端耦接核心电源I2。晶体管M1’的第二端耦接信号输出端DP。晶体管M2’的第一端耦接核心电源I2。晶体管M2’的第二端耦接信号输出端DM。在本实施例中，晶体管M1’的第二端以及晶体管M2’的第二端经由信号输出端DP、DM可交替输出经由核心电源I2提供的电源信号以形成差分信号。值得注意的是，相较于图5实施例的电源电路510，本实施例的电源电路710只有包括一个电源。

第一负载电路721包括电阻R1、R2以及晶体管M3、M4。电阻R1的第一端耦接信号输出端DP。在本实施例中，晶体管M3的第一端耦接电阻R1的第二端，并且晶体管M3的第二端耦接接地端。电阻R2的第一端耦接第二信号输出端DM。晶体管M4的第一端耦接电阻R2的第二端，并且晶体管M4的第二端耦接接地端。晶体管M3、M4的控制端是由一控制信号(图未示)进行控制。当处于握手模式或是正常模式时，晶体管M3、M4皆会被开启。

第二负载电路722包括晶体管M5’、M6’。在本实施例中，晶体管M5’的第一端耦接晶体管M3的第一端，并且晶体管M5’的第二端耦接接地端。晶体管M6’的第一端耦接晶体管M4，并且晶体管M6’的第二端耦接接地端。另外，下拉电路730包括电阻R5、R6，并且电阻R5、R6可为15k欧姆。晶体管M5’、M6’的控制端是由另一控制信号(图未示)进行控制。当处于握手模式时，晶体管M5’、M6’会被开启。当处于正常模式时，晶体管M5’、M6’会被关闭。

在本实施例中，当USB电路700操作在握手模式时，电源电路710藉由核心电源I2输出电源信号至晶体管M1’的第一端以及晶体管M2’的第一端。当USB电路700操作在正常模式时，电源电路710同样藉由核心电源I2输出电源信号至晶体管M1’的第一端以及晶体管M2’的第一端。然而，晶体管M1’、M2’是对应于低电压的核心电源I2而配置的低压组件(coredevice)。在先进制程中，为了避免晶体管M1’、M2’在全速模式(电压为0V～3.3V)时被信号输出端DP、DM的电压毁损，因此本实施例的USB电路700还包括保护电路740。

保护电路740耦接在电源电路710以及终端电路720之间。保护电路740包括晶体管M9、M10。晶体管M9的第一端耦接电源电路710，并且晶体管M9的第二端耦接终端电路720。晶体管M10的第一端耦接电源电路710，并且晶体管M10的第二端耦接终端电路720。据此，当信号输出端DP、DM在全速模式时会介于电压为0V～3.3V，此时将晶体管M9、M10关闭便可保护晶体管M1’、M2’不至于损坏。

在本实施例中，当USB电路700经由信号输出端DP、DM耦接至装置端电路600时，USB电路700作为主控端，并且输出USB重置信号至装置端电路600。装置端电路600支持USB 2.0高速传输，因此装置端电路600接着输出负脉冲信号(Chirp K信号)至USB电路700，以使USB电路700确认装置端电路600支持USB 2.0高速传输。接着，USB电路700依据核心电源I2提供的电源信号交替回传负脉冲信号(Chirp K信号)以及正脉冲信号(Chirp J信号)至装置端电路600，以使装置端电路600可有效地确认USB电路700支持USB 2.0高速传输。最后，USB电路700可进入正常模式，并且同样依据核心电源I2提供的电源信号来输出数据信号至装置端电路600。

图7是依照图6实施例的脉冲信号的信号波形图。参考图6以及图7，当USB电路700操作在握手模式时，USB电路700可经由信号输出端DP、DM输出如图7所示的交替的正脉冲信号701以及负脉冲信号702至装置端电路600。具体而言，当USB电路700操作在握手模式时，装置端电路600的开关S2、S3不导通，以使终端电路720承受较大的电流。因此，USB电路700将通过信号输出端DP、DM输出正脉冲信号701以及负脉冲信号702至装置端电路600。在本实施例中，正脉冲信号701的峰值电压可为800mV，而负脉冲信号702的峰值电压可为-700mV。

也就是说，晶体管M3、M4、M5’、M6’导通，因此第一负载电路721以及第二负载电路722可接收核心电源I2提供的电流，以使第一负载电路721以及第二负载电路722可同时分担核心电源I2提供的电流。换言之，当USB电路700操作在握手模式时，本实施例的终端电路720可有效避免第一负载电路721的晶体管M3、M4承载过大的电流，以使晶体管M3、M4由线性区进入饱和区，而使信号输出端DP、DM输出的脉冲信号(Chirp K信号以及Chirp J信号)的电压发生漂移的情况。

再参考图6，当USB电路700操作在正常模式时，装置端电路600的开关S2、S3导通，以使装置端电路600的参考电阻Ra、Rb以及终端电路720同时分担电流。USB电路600将通过信号输出端DP、DM交替地输出数据信号至装置端电路600。也就是说，晶体管M3、M4以及开关S2、S3导通，并且第一负载电路721可接收核心电源I2提供的电流。此时，晶体管M5’、M6’的控制端是由另一控制信号(图未示)进行控制。当处于握手模式时，晶体管M5’、M6’会被开启。当处于正常模式时，晶体管M5’、M6’会被关闭。因此，当USB电路700操作在正常模式时，核心电源I2提供的电流不会流经第二负载电路722。

据此，当本实施例的USB电路700无论操作在正常模式或握手模式时，USB电路700都可藉由具有较低电压的核心电源I2所供应的电源信号来产生脉冲信号(Chirp J信号以及Chirp K信号)以及数据信号至装置端电路600。因此，本实施例的USB电路700除了可有效避免信号输出端DP、DM输出的脉冲信号的电压发生漂移的情况，并且还可有效降低功率消耗。更重要的是，相较于图5实施例的USB电路500，本实施例的USB电路700的终端电路720可通过较少的晶体管，即可有效产生脉冲信号(Chirp K信号以及Chirp J信号)以及数据信号。因此，本实施例的USB电路700还具有成本较低以及晶体管制程面积较小的特点。

另外，上述各实施例所述的各个晶体管可为金氧半导体(Metal OxideSemiconductor,MOS)晶体管或双载子连接晶体管(Bipolar Junction Transistor,BJT)等诸如此类的晶体管组件，本发明并不加以限制。并且，上述各实施例所述的各个晶体管的类型可为N型晶体管或P型晶体管，本发明亦不加以限制。

综上所述，本发明的通用串行总线电路，在执行握手模式时，可稳定地输出脉冲信号(Chirp K信号以及Chirp J信号)至装置端电路，以使装置端电路可有效地确认通用串行总线电路的数据传输能力。并且，本发明的通用串行总线电路还可通过电源电路以及负载电路的设计，而可进一步有效降低通用串行总线电路的功率消耗，并且减少终端电路的晶体管制程面积的效果。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (14)

1.一种通用串行总线电路，包括：

一电源电路，用以提供一差分信号；以及

一终端电路，耦接所述电源电路，用以经由一第一信号输出端以及一第二信号输出端接收所述差分信号，并且所述终端电路包括一第一负载电路以及一第二负载电路，所述第一负载电路经由第一信号输出端以及第二信号输出端耦接所述电源电路，并且所述第二负载电路经由第一信号输出端以及第二信号输出端耦接所述电源电路，

其中当所述通用串行总线电路操作在一握手模式时，所述终端电路藉由所述第一负载电路以及所述第二负载电路接收所述差分信号，并且经由所述第一信号输出端以及所述第二信号输出端输出一脉冲信号，

其中当所述通用串行总线电路操作在一正常模式时，所述终端电路藉由所述第一负载电路接收所述差分信号，并且经由所述第一信号输出端以及所述第二信号输出端输出一数据信号。

2.根据权利要求1所述的通用串行总线电路，其中所述电源电路包括：

一电流源电路，用以输出一电源信号；

一第一晶体管，其中所述第一晶体管的一第一端耦接所述电流源电路，所述第一晶体管的一第二端耦接所述第一信号输出端；以及

一第二晶体管，其中所述第二晶体管的一第一端耦接所述电流源电路，所述第二晶体管的一第二端耦接所述第二信号输出端，

其中所述第一晶体管的所述第二端以及所述第二晶体管的所述第二端经由所述第一信号输出端以及所述第二信号输出端交替输出所述电源信号以形成所述差分信号。

3.根据权利要求2所述的通用串行总线电路，其中所述电流源电路包括一输入输出电源，并且所述输入输出电源耦接所述第一晶体管的所述第一端以及所述第二晶体管的所述第一端。

4.根据权利要求2所述的通用串行总线电路，其中所述电流源电路包括一核心电源以及一输入输出电源，并且所述核心电源以及所述输入输出电源耦接所述第一晶体管的所述第一端以及所述第二晶体管的所述第一端，

其中当所述通用串行总线电路操作在所述握手模式时，所述输入输出电源输出一第一电源信号至所述第一晶体管的所述第一端以及所述第二晶体管的所述第一端，

其中当所述通用串行总线电路操作在所述正常模式时，所述核心电源输出一第二电源信号至所述第一晶体管的所述第一端以及所述第二晶体管的所述第一端。

5.根据权利要求4所述的通用串行总线电路，其中所述第一电源信号的电压大于所述第二电源信号。

6.根据权利要求2所述的通用串行总线电路，其中所述电流源电路包括一核心电源，并且所述核心电源耦接所述第一晶体管的所述第一端以及所述第二晶体管的所述第一端。

7.根据权利要求1所述的通用串行总线电路，其中所述第一负载电路包括：

一第一电阻，其中所述第一电阻的一第一端耦接所述第一信号输出端；

一第三晶体管，其中所述第三晶体管的一第一端耦接所述第一电阻的一第二端，所述第三晶体管的一第二端耦接一接地端；

一第二电阻，其中所述第二电阻的一第一端耦接所述第二信号输出端；以及

一第四晶体管，其中所述第四晶体管的一第一端耦接所述第二电阻的一第二端，所述第四晶体管的一第二端耦接所述接地端。

8.根据权利要求7所述的通用串行总线电路，其中所述第二负载电路包括：

一第三电阻，其中所述第三电阻的一第一端耦接所述第一信号输出端；

一第一二极管单元，耦接所述第三电阻的一第二端；

一第五晶体管，其中所述第五晶体管的一第一端耦接所述第一二极管单元，所述第五晶体管的一第二端耦接所述接地端；

一第四电阻，其中所述第四电阻的一第一端耦接所述第二信号输出端；

一第二二极管单元，耦接所述第四电阻的一第二端；以及

一第六晶体管，其中所述第六晶体管的一第一端耦接所述第二二极管单元，所述第六晶体管的一第二端耦接所述接地端，

其中当所述通用串行总线电路操作在所述正常模式时，所述第一二极管单元以及所述第二二极管单元不导通，其中当所述通用串行总线电路操作在所述握手模式时，所述第一二极管单元以及所述第二二极管单元依据所述电源电路提供的所述差分信号而导通。

9.根据权利要求8所述的通用串行总线电路，其中所述第一二极管单元包括一第七晶体管，其中所述第七晶体管的一第一端耦接所述第三电阻，所述第七晶体管的一控制端耦接所述第七晶体管的所述第一端，所述第七晶体管的一第二端耦接所述第五晶体管的所述第一端。

10.根据权利要求8所述的通用串行总线电路，其中所述第二二极管单元包括一第八晶体管，其中所述第八晶体管的一第一端耦接所述第四电阻，所述第八晶体管的一控制端耦接所述第八晶体管的所述第一端，所述第八晶体管的一第二端耦接所述第六晶体管的所述第一端。

11.根据权利要求7所述的通用串行总线电路，其中所述第二负载电路包括：

一第九晶体管，其中所述第九晶体管的一第一端耦接所述第三晶体管的所述第一端，所述第九晶体管的一第二端耦接所述接地端；以及

一第十晶体管，其中所述第十晶体管的一第一端耦接所述第四晶体管的所述第一端，所述第十晶体管的一第二端耦接所述接地端，

其中当所述通用串行总线电路操作在所述正常模式时，所述第九晶体管以及所述第十晶体管不导通，其中当所述通用串行总线电路操作在所述握手模式时，所述第九晶体管以及所述第十晶体管导通，以接收所述电源电路提供的所述差分信号。

12.根据权利要求1所述的通用串行总线电路，还包括：

一保护电路，耦接在所述电源电路以及所述终端电路之间，其中所述保护电路包括：

一第十一晶体管，其中所述第十一晶体管的一第一端耦接所述电源电路，所述第十一晶体管的一第二端耦接所述终端电路；以及

一第十二晶体管，其中所述第十二晶体管的一第一端耦接所述电源电路，所述第十二晶体管的一第二端耦接所述终端电路。

13.根据权利要求1所述的通用串行总线电路，还包括：

一下拉电路，耦接所述第一信号输出端以及所述第二信号输出端，其中所述下拉电路包括：

一第五电阻，其中所述第五电阻的一第一端耦接所述第一信号输出端，所述第五电阻的一第二端耦接一接地端；以及

一第六电阻，其中所述第六电阻的一第一端耦接所述第二信号输出端，所述第六电阻的一第二端耦接所述接地端。

14.根据权利要求1所述的通用串行总线电路，其中所述脉冲信号包括多个负脉冲信号以及多个正脉冲信号，并且所述负脉冲信号以及所述正脉冲信号交替排列。

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