JP6288386B2 - 表面実装型ｌｃデバイス - Google Patents
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Description
本発明は、インダクタおよびキャパシタを備える電子部品に関し、特に小型化、薄型化に適した表面実装型ＬＣデバイスに関する。
シリコン基板やアルミナ基板等に、薄膜プロセスによってインダクタとキャパシタが一体的に形成された薄膜型の受動部品（IPD:Integrated Passive Device）が知られている（例えば、特許文献１，２参照）。
特許文献１には、薄膜回路を形成する工程において、薄膜キャパシタの誘電体膜と薄膜インダクタの層間絶縁膜とを同時に成膜することが示されている。
特許文献２には、基板上に第１電極層、誘電体層、第２電極層を順に形成してキャパシタを構成し、その上に磁性膜およびコイルからなる平面インダクタを形成することで、キャパシタとインダクタのアイソレーションを確保することが示されている。
ＩＰＤは薄膜プロセスにより形成される受動部品であるため、厚膜プロセスやシート多層プロセスにより形成される受動部品に比べ、その厚み寸法を大幅に減らすことができる。しかし、特許文献１のように、同一面にインダクタとキャパシタを並べると、必要な基板面積が大きくなってしまい、薄膜型受動部品の大型化は避けられない。
一方、特許文献２のように、基板上にキャパシタを形成し、その上にインダクタを形成すると、必要な基板面積は小さくなるが、インダクタ用コイルの磁束をキャパシタ用電極が遮る構造となるので、キャパシタ用電極に渦電流が生じ、インダクタのＱ値が劣化する。また、入出力端子からキャパシタまでの距離が長くなるため、寄生インダクタンス成分が生じ、特に高周波回路における損失が大きくなってしまう。
このようなＩＰＤにおいても、例えばモバイル端末の電源回路や高周波回路用に、複数のインダクタを組み込んだアレイ型デバイスが要求されることがある。しかし、省スペースに複数のコイルパターンを形成すると、コイルパターン間で大きな不要結合が生じてしまうことがある。また、ＩＰＤがプリント配線板に表面実装される際、プリント配線板に形成されているグランド導体等の導体パターンとＩＰＤ内のコイルパターンとの距離が、ＩＰＤとプリント配線板との高さ精度に応じてばらつき、それに伴って各インダクタのインダクタンスがばらついてしまうことがある。
本発明の目的は、複数のインダクタを備え、各インダクタのＱ値の劣化を抑え、各インダクタ間での結合を制御した、表面実装型ＬＣデバイスを提供することにある。
（１）本発明の表面実装型ＬＣデバイスは、
第１面を有する基板と、
それぞれコイル状導体パターンで構成された複数のインダクタと、
面状電極によって構成されたキャパシタと、
前記キャパシタと複数の前記コイル状導体パターンの間に配置された第１絶縁層とを有し、
前記面状電極は、前記基板の平面視で、複数の前記コイル状導体パターンのうち、互いに近接し且つ電流方向が互いに逆関係にある第１領域を覆う、
ことを特徴とする。
第１面を有する基板と、
それぞれコイル状導体パターンで構成された複数のインダクタと、
面状電極によって構成されたキャパシタと、
前記キャパシタと複数の前記コイル状導体パターンの間に配置された第１絶縁層とを有し、
前記面状電極は、前記基板の平面視で、複数の前記コイル状導体パターンのうち、互いに近接し且つ電流方向が互いに逆関係にある第１領域を覆う、
ことを特徴とする。
上記構成により、面状電極に流れる渦電流が抑制されて、インダクタのＱ値の劣化が抑えられる。また、薄膜キャパシタおよび薄膜インダクタの形成領域の、平面視での面積が縮小化される。
（２）前記面状電極が覆う面積のうち、前記基板の平面視で、複数の前記コイル状導体パターンのうち、互いに近接し且つ電流方向が同方向である第２領域の総面積に対し、前記第１領域の総面積の割合が大きいことが好ましい。これにより、面状電極が大きくても面状電極に流れる渦電流が抑制されて、インダクタのＱ値の劣化が抑えられる。また、隣接するコイル状導体パターンによるインダクタ同士を結合させる磁束が面状導体によって遮られることで、インダクタ同士の結合が面状電極によって抑制される。
（３）上記（１）または（２）において、前記第１領域は、複数の前記コイル状導体パターンのうち、互いに並列的に近接する領域であることが好ましい。これにより、面状電極に流れようとする渦電流は効果的に相殺されて、インダクタのＱ値の劣化が効果的に抑えられる。
（４）上記（１）から（３）のいずれかにおいて、前記面状電極を覆う第２絶縁層と、前記第２絶縁層の表面に形成され、前記キャパシタおよび前記複数のインダクタに接続された複数の端子電極と、を有することが好ましい。これにより、薄膜インダクタ形成側ではなく、薄膜キャパシタ形成側に端子電極が形成されているので、薄膜キャパシタはプリント配線板（実装基板）に形成されている回路に最短距離で配置でき、寄生インダクタンスが低減される。
（５）上記（４）において、前記複数のインダクタおよび前記キャパシタはそれぞれ第１端と第２端を有し、前記キャパシタの第１端と前記複数のインダクタの第２端とはそれぞれ接続され、前記複数の端子電極は、前記キャパシタの第１端、前記キャパシタの第２端、前記複数のインダクタの第１端にそれぞれ接続された複数の端子電極を含むことが好ましい。これにより、複数のインダクタと共用のキャパシタとで時定数の異なるローパスフィルタや平滑回路が選択的に使用可能となる。
（６）上記（１）から（５）のいずれかにおいて、前記基板は高抵抗半導体基板であり、前記インダクタは、薄膜プロセスによって形成された薄膜インダクタであり、前記キャパシタは、薄膜プロセスによって形成された薄膜キャパシタである、ことが好ましい。これにより、薄型、小型の表面実装型ＬＣデバイスが構成される。
（７）上記（１）から（６）のいずれかにおいて、前記基板の平面視で、前記キャパシタは、複数の前記コイル状導体パターンの開口部の、少なくとも一部を覆わない位置に配置されていることが好ましい。これにより、インダクタのＱ値の劣化が効果的に抑制される。
（８）上記（１）から（６）のいずれかにおいて、前記基板の平面視で、複数の前記コイル状導体パターンは、前記キャパシタと重ならない部分を有することが好ましい。これにより、コイル状導体パターンの全体がキャパシタに重なることによる渦電流の問題が解消され、インダクタのＱ値の劣化が効果的に抑制される。
本発明によれば、複数のインダクタを備え、各インダクタのＱ値の劣化を抑え、各インダクタ間での結合を制御した、表面実装型ＬＣデバイスが得られる。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る表面実装型ＬＣデバイス１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＡ−Ａラインでの縦断面図である。但し、図１（Ａ）に表れる面はプリント配線板等への表面実装する際の実装面である。図２（Ａ）は表面実装型ＬＣデバイス１０１の平面図、図２（Ｂ）は図１（Ｂ）におけるＰ１−Ｐ１の層から視た平面図、図２（Ｃ）は図１（Ｂ）におけるＰ２−Ｐ２の層から視た平面図である。また、図３（Ａ）は図１（Ａ）におけるＡ−Ａラインでの断面図、図３（Ｂ）は図１（Ａ）におけるＢ−Ｂラインでの断面図、図３（Ｃ）は図１（Ａ）におけるＣ−Ｃラインでの断面図、図３（Ｄ）は図１（Ａ）におけるＤ−Ｄラインでの断面図、図３（Ｅ）は図１（Ａ）におけるＥ−Ｅラインでの断面図である。
図１（Ａ）は第１の実施形態に係る表面実装型ＬＣデバイス１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＡ−Ａラインでの縦断面図である。但し、図１（Ａ）に表れる面はプリント配線板等への表面実装する際の実装面である。図２（Ａ）は表面実装型ＬＣデバイス１０１の平面図、図２（Ｂ）は図１（Ｂ）におけるＰ１−Ｐ１の層から視た平面図、図２（Ｃ）は図１（Ｂ）におけるＰ２−Ｐ２の層から視た平面図である。また、図３（Ａ）は図１（Ａ）におけるＡ−Ａラインでの断面図、図３（Ｂ）は図１（Ａ）におけるＢ−Ｂラインでの断面図、図３（Ｃ）は図１（Ａ）におけるＣ−Ｃラインでの断面図、図３（Ｄ）は図１（Ａ）におけるＤ−Ｄラインでの断面図、図３（Ｅ）は図１（Ａ）におけるＥ−Ｅラインでの断面図である。
表面実装型ＬＣデバイス１０１は、基板１０と、４つのインダクタと、面状電極によって構成されるキャパシタとを備える。基板１０は第１面Ｓ１を有し、この基板１０の第１面Ｓ１に、コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄが形成されている。これらコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄによって４つの薄膜インダクタが構成される。
基板１０の第１面Ｓ１およびコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄの上層には第１絶縁層２１が覆われている。第１絶縁層２１の上部には面状電極２２、２４および誘電体層２３が形成されている。この面状電極２２、２４および誘電体層２３によって薄膜キャパシタが構成される。
第１絶縁層２１の上面および面状電極２２，２４の上層には、第２絶縁層２５が覆われている。この第２絶縁層２５の表面には端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５がそれぞれ形成されている。
コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄそれぞれの一方端はビア６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを介して端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄに接続されている。面状電極２２はビア４１を介して端子電極５２に接続されていて、面状電極２４はビア４２を介して端子電極５３に接続されている。端子電極５４，５５は空き端子（ノンコネクト端子）である。
以上に示した表面実装型ＬＣデバイスの製造方法の一例を次に示す。
（１）基板１０としてノンドープSi基板等の高抵抗半導体基板を用意する。
（２）基板１０の第１面Ｓ１にCuめっき膜を形成し、そのCuめっき膜をフォトリソグラフィによりパターンニングすることにより、コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄを形成する。
（３）エポキシやポリイミド等のソルダーレジスト膜をスピンコートすることによって、第１絶縁層２１を形成する。
（４）Cu等による下部面状電極２２、有機誘電体材料による誘電体層２３，Cu等による上部面状電極２４を、この順に形成する。
（５）エポキシやポリイミド等のソルダーレジスト膜をスピンコートすることによって、第２絶縁層２５を形成する。
（６）第２絶縁層２５の表面にCuめっき膜を形成し、そのCuめっき膜をフォトリソグラフィによりパターンニングすることにより、端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５を形成する。
（７）端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５の表面に、無電解Ni/Auめっき膜を形成する。
（８）上記（１）〜（７）は、ウエハー単位で処理がなされ、最終的に単一の部品（個片）に分割する。
図４は表面実装型ＬＣデバイス１０１の回路図である。図４において、ポートＰ１，Ｐ２，Ｐ３，Ｐ４は上記端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄにそれぞれ対応し、ポートＰ５，Ｐ６は上記端子電極５２，５３にそれぞれ対応する。表面実装型ＬＣデバイス１０１は、ポートＰ５−Ｐ６間に接続されたキャパシタＣ１と、ポートＰ１〜Ｐ４とポートＰ５との間に接続されたインダクタＬ１〜Ｌ４とで構成される。
本実施形態の表面実装型ＬＣデバイス１０１は、ポートＰ６をグランド電位、ポートＰ１〜Ｐ４を入力ポート、ポートＰ５を出力ポートとする、ローパスフィルタまたは平滑回路として作用する。
図５（Ａ）（Ｂ）は、面状電極２２による作用効果について示す図である。図５（Ａ）は、或る位相でのコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに流れる電流の向きを示す図である。図５（Ａ）中、矢印は電流の流れる方向を示す。図５（Ｂ）は上記コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに流れる電流によって面状電極２２に誘導される影像電流の経路および方向を表す図である。図５（Ａ）（Ｂ）において、基板の平面視で、複数のコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄのうち、互いに並列的に近接し且つ電流方向が互いに逆関係にある第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１を破線で示している。面状電極２２は、これら第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１を覆う。そのため、面状電極２２に流れる影像電流ｉａ，ｉｂ，ｉｃ，ｉｄは、第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１で近接して、それぞれ相殺される。したがって、コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに面状電極２２がコイル巻回軸方向（基板１０の厚み方向）に近接しているにもかかわらず、面状導体に生じる渦電流は抑制される。
本実施形態によれば、次のような効果を奏する。
薄膜キャパシタおよび薄膜インダクタの形成領域の、平面視での面積が縮小化される。また、薄膜インダクタ形成側ではなく、薄膜キャパシタ形成側に端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５がそれぞれ形成されているので、薄膜キャパシタはプリント配線板（実装基板）に形成されている回路に最短距離で配置でき、寄生インダクタンスが低減される。そのため、寄生インダクタンスと薄膜キャパシタとのＬＣ直列共振の共振周波数は使用周波数帯より高くでき、そのことで広帯域に亘ってローパスフィルタ特性または平滑特性を得ることができる。
また、面状導体に流れようとする渦電流は抑制されるので、Ｑ値の高い薄膜インダクタが構成される。
《第２の実施形態》
第２の実施形態では、各インダクタに流れる電流の方向およびキャパシタ形成用の面状導体の形状が第１の実施形態とは異なる例を示す。
第２の実施形態では、各インダクタに流れる電流の方向およびキャパシタ形成用の面状導体の形状が第１の実施形態とは異なる例を示す。
図６（Ａ）は表面実装型ＬＣデバイス１０２の平面図、図６（Ｂ）は図６（Ａ）におけるＢ−Ｂラインでの断面図である。図７（Ａ）は表面実装型ＬＣデバイス１０２の平面図、図７（Ｂ）は図６（Ｂ）におけるＰ１−Ｐ１の層から視た平面図、図７（Ｃ）は図６（Ｂ）におけるＰ２−Ｐ２の層から視た平面図である。
表面実装型ＬＣデバイス１０２は、基板１０と、４つのインダクタと、面状電極によって構成されるキャパシタとを備える。基板１０は第１面Ｓ１を有し、この基板１０の第１面Ｓ１に、コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄが形成されている。これらコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄによって４つの薄膜インダクタが構成される。
基板１０の第１面Ｓ１およびコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄの上層には第１絶縁層２１が覆われている。第１絶縁層２１の上部には面状電極２２、２４および誘電体層２３が形成されている。この面状電極２２、２４および誘電体層２３によって薄膜キャパシタが構成される。
第１絶縁層２１の上面および面状電極２２，２４の上層には、第２絶縁層２５が覆われている。その第２絶縁層２５の表面に端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５がそれぞれ形成されている。
コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄそれぞれの一方端はビア６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを介して端子電極５１Ａ，５１Ｂ，５１Ｃ，５１Ｄに接続される。面状電極２２はビア４１を介して端子電極５２に接続され、面状電極２４はビア４２を介して端子電極５３に接続される。端子電極５４，５５は空き端子（ノンコネクト端子）である。
本実施形態の表面実装型ＬＣデバイス１０２の回路図は、第１の実施形態の表面実装型ＬＣデバイス１０１と同様に、図４に示すとおりである。
図８（Ａ）（Ｂ）は、面状電極２２による作用効果について示す図である。図８（Ａ）は、或る位相でのコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに流れる電流の向きを示す図である。図８（Ａ）中、矢印は電流の流れる方向を示す。図８（Ｂ）は上記コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに流れる電流によって面状電極２２に誘導される影像電流の経路および方向を表す図である。図８（Ａ）（Ｂ）において、基板の平面視で、複数のコイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄのうち、互いに直列的に近接し且つ電流方向が互いに逆関係にある第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１を破線で示している。面状電極２２は、これら第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１を覆う。そのため、面状電極２２に流れる影像電流ｉａ，ｉｂ，ｉｃ，ｉｄは、第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１で近接して、それぞれ相殺される。したがって、コイル状導体パターン７０Ａ，７０Ｂ，７０Ｃ，７０Ｄに面状電極２２がコイル巻回軸方向（基板１０の厚み方向）に近接しているにもかかわらず、面状導体に生じる渦電流は抑制される。
なお、図８（Ｂ）において、影像電流が近接して同方向に流れる第２領域Ｚａｂ２，Ｚｂｄ２，Ｚｄｃ２，Ｚｃａ２も示している。これら第２領域の総面積に対し、上記第１領域Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１の総面積の割合が大きいことが好ましい。これにより、面状電極が大きくても面状電極に流れる渦電流が総合的には抑制されて、インダクタのＱ値の劣化が抑えられる。また、隣接するコイル状導体パターンによるインダクタ同士を結合させる磁束が面状導体によって遮られることで、インダクタ同士の結合が面状電極によって抑制される。
本実施形態によれば、第１の実施形態と同様に、薄膜キャパシタおよび薄膜インダクタの形成領域の、平面視での面積が縮小化される。また、薄膜キャパシタの寄生インダクタンスが低減される。そのため、寄生インダクタンスと薄膜キャパシタとのＬＣ直列共振の共振周波数は使用周波数帯より高くでき、そのことで広帯域に亘ってローパスフィルタ特性または平滑特性を得ることができる。また、面状導体に流れようとする渦電流は抑制されるので、Ｑ値の高い薄膜インダクタが構成される。
《他の実施形態》
第１、第２の実施形態では、Si基板である基板１０の表面に導体パターン７０を直接形成したが、Si基板の表面にSiO2等の保護膜を形成し、その表面に導体パターン７０を形成してもよい。
第１、第２の実施形態では、Si基板である基板１０の表面に導体パターン７０を直接形成したが、Si基板の表面にSiO2等の保護膜を形成し、その表面に導体パターン７０を形成してもよい。
第１の実施形態では、高抵抗Si基板を基板として用いた例を示したが、ガラス基板やアルミナセラミック基板等であってもよい。
第１の実施形態では、有機層間絶縁膜であるソルダーレジスト膜で第１絶縁層２１および第２絶縁層２５を形成する例を示したが、プラズマCVD法等によって無機絶縁膜を形成してもよい。また、絶縁樹脂シートの貼付によって絶縁膜を形成してもよい。
第１、第２の実施形態では、４つのコイル状導体パターンを備える表面実装型ＬＣデバイスを例示したが、本発明は、２，３，５以上のコイル状導体パターンを備える表面実装型ＬＣデバイスに同様に適用できる。
また、第１、第２の実施形態では、インダクタが基板に近い層（端子電極から離れた層）に形成され、キャパシタが基板から離れた層（端子電極に近い層）に形成された例を示したが、これとは逆に、キャパシタが基板に近い層（端子電極から離れた層）に形成され、インダクタが基板から離れた層（端子電極に近い層）に形成されてもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Ｃ１…キャパシタ
ｉａ，ｉｂ，ｉｃ，ｉｄ…影像電流
Ｌ１〜Ｌ４…インダクタ
Ｐ１〜Ｐ６…ポート
Ｓ１…第１面
Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１…第１領域
Ｚａｂ２，Ｚｂｄ２，Ｚｄｃ２，Ｚｃａ２…第２領域
１０…基板
２１…第１絶縁層
２２，２４…面状電極
２３…誘電体層
２５…第２絶縁層
４１，４２…ビア
５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５…端子電極
６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ…ビア
７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ…コイル状導体パターン
１０１，１０２…表面実装型ＬＣデバイス
ｉａ，ｉｂ，ｉｃ，ｉｄ…影像電流
Ｌ１〜Ｌ４…インダクタ
Ｐ１〜Ｐ６…ポート
Ｓ１…第１面
Ｚａｂ１，Ｚｂｄ１，Ｚｄｃ１，Ｚｃａ１…第１領域
Ｚａｂ２，Ｚｂｄ２，Ｚｄｃ２，Ｚｃａ２…第２領域
１０…基板
２１…第１絶縁層
２２，２４…面状電極
２３…誘電体層
２５…第２絶縁層
４１，４２…ビア
５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５２，５３，５４，５５…端子電極
６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ…ビア
７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ…コイル状導体パターン
１０１，１０２…表面実装型ＬＣデバイス
Claims (7)
- 第１面を有する基板と、
それぞれコイル状導体パターンで構成された複数のインダクタと、
面状電極によって構成されたキャパシタと、
前記キャパシタと複数の前記コイル状導体パターンの間に配置された第１絶縁層とを有し、
前記面状電極は、前記基板の平面視で、複数の前記コイル状導体パターンのうち、互いに近接し且つ電流方向が互いに逆関係にある第１領域を覆い、
前記基板の平面視で、前記キャパシタは、複数の前記コイル状導体パターンの開口部の、少なくとも一部を覆わない位置に配置されている、
ことを特徴とする、表面実装型ＬＣデバイス。 - 前記面状電極が覆う面積のうち、前記基板の平面視で、複数の前記コイル状導体パターンのうち、互いに近接し且つ電流方向が同方向である第２領域の総面積に対し、前記第１領域の総面積の割合が大きい、請求項１に記載の表面実装型ＬＣデバイス。
- 前記第１領域は、複数の前記コイル状導体パターンのうち、互いに並列的に近接する領域である、請求項１または２に記載の表面実装型ＬＣデバイス。
- 前記面状電極を覆う第２絶縁層と、
前記第２絶縁層の表面に形成され、前記キャパシタおよび前記複数のインダクタに接続された複数の端子電極と、
を有する、請求項１から３のいずれかに記載の、表面実装型ＬＣデバイス。 - 前記複数のインダクタおよび前記キャパシタはそれぞれ第１端と第２端を有し、
前記キャパシタの第１端と前記複数のインダクタの第２端とはそれぞれ接続され、
前記複数の端子電極は、前記キャパシタの第１端、前記キャパシタの第２端、前記複数のインダクタの第１端にそれぞれ接続された複数の端子電極を含む、請求項４に記載の表面実装型ＬＣデバイス。 - 前記基板は高抵抗半導体基板であり、
前記インダクタは、薄膜インダクタであり、
前記キャパシタは、薄膜キャパシタである、請求項１から５のいずれかに記載の表面実装型ＬＣデバイス。 - 前記基板の平面視で、複数の前記コイル状導体パターンは、前記キャパシタと重ならない部分を有する、請求項１から６のいずれかに記載の表面実装型ＬＣデバイス。
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