JP6286988B2

JP6286988B2 - 薄膜トランジスタの製造方法

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Publication number: JP6286988B2
Application number: JP2013200100A
Authority: JP
Inventors: 典昭池田
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2013-09-26
Filing date: 2013-09-26
Publication date: 2018-03-07
Anticipated expiration: 2033-09-26
Also published as: JP2015069984A

Description

本発明は、薄膜トランジスタ、及び薄膜トランジスタの製造方法に関するものである。

薄膜トランジスタは、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などの表示装置やセンサーなどに広く使用されている。

現在商品化されている薄膜トランジスタにおいては、半導体活性層として、非晶質シリコンや多結晶シリコンなどのシリコン材料を使用したものが主流となっている。非晶質シリコンにおいては、大面積で均一な性能の薄膜トランジスタを作製することが可能であるが、電界効果移動度が１ｃｍ^２／Ｖ・ｓｅｃ以下と低く、高性能な薄膜トランジスタを作製することが困難である。また、多結晶シリコンにおいては、高性能な薄膜トランジスタを作製することは可能であるが、高コストであり、かつ大面積に均一な性能のトランジスタを作製することが困難であるという問題がある。

そのような問題を解決するため、大面積に成膜可能であり、電界効果移動度が非晶質シリコンの数倍〜数十倍といわれる金属酸化物材料を半導体活性層として使用する酸化物半導体薄膜トランジスタの開発が盛んに行われている。

酸化物薄膜トランジスタの半導体活性層としては、ＺｎＯ系およびＩｎＯ系材料が多く用いられている。特に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（ＩＧＺＯ）は、良好な薄膜トランジスタ特性を示す材料として注目されている（非特許文献１）。

また、酸化物半導体は、真空成膜法だけでなく、金属酸化物の前駆体を溶解または分散させた溶液から形成できることが知られている。このような溶液プロセスを導入することで、脱真空プロセスによる低コストでの薄膜トランジスタ作製が注目されている。

金属酸化物からなる酸化物半導体は、バンドギャップエネルギーが３ｅＶ程度であり、シリコン系材料のそれと比較すると非常に大きく、光照射による性能の劣化は小さいと考えられていた。しかし、バンドギャップ近傍の裾準位の存在のため、バンドギャップエネルギー以下の光でも特性変化が生じ、性能が劣化することが知られている（非特許文献２）。

光照射による性能の劣化については、半導体活性層の表面（バックチャネル部分）に存在する欠陥が大きな要因となっており、特性の良い酸化物半導体薄膜トランジスタを作製するためには、バックチャネル部分の欠陥を少なくする必要がある。

このような問題を解決するために、一般的に酸化物半導体を半導体活性層に用いた薄膜トランジスタでは、バックチャネル部分を保護するためエッチングストッパー構造と呼ばれる構造が採用されている。

しかしながら、エッチングストッパー構造は、非晶質シリコン薄膜トランジスタで主に使用されているバックチャネルエッチ構造と比較すると、工程数が増えるため、コストを増大させる原因となっている。また、薄膜トランジスタのサイズもバックチャネルエッチ構造と比較すると大きいため、薄膜トランジスタ基板のさらなる高精細化に向けても不利な構造となっている。

Ｋ．Ｎｏｍｕｒａ，ｅｔ．ａｌ．，Ｎａｔｕｒｅ，４３２，４８８（２００４）．Ｋ．Ｎｏｍｕｒａ，ｅｔ．ａｌ．，Ｊ．ＳＩＤ，１８，７８９（２０１０）．

本発明は、上記状況を鑑みてなされたもので、酸化物半導体薄膜トランジスタにおいて、バックチャネル部分の欠陥発生を抑制し、良好な特性を得られると共に、バックチャネルエッチ構造によりエッチングストッパー構造と比較して工程数を削減することが可能な薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することである。

本発明は、薄膜トランジスタの製造方法であって、基板上に少なくともゲート電極と、ゲート絶縁層とを順次形成する工程と、ゲート絶縁層上に、非晶質な状態の金属酸化物導電材料を用いて成膜しフォトリソグラフィ法によりパターニングを行い、ソース電極及びドレイン電極を形成する工程と、ソース電極およびドレイン電極の上に、金属酸化物材料からなる半導体活性層の前駆体を塗布し焼成を行い、金属酸化物材料膜の形成とソース電極及びドレイン電極に用いられた金属酸化物導電材料の結晶化とを行う工程と、金属酸化物材料膜をフォトリソグラフィ法によりパターニングして半導体活性層を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法である。

本発明によれば、基板上に少なくともゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、金属酸化物材料からなる半導体活性層と、保護層とを有する薄膜トランジスタにおいて、ソース電極およびドレイン電極の少なくとも半導体活性層と接する面を結晶化した金属酸化物導電性材料で形成することにより、バックチャネル部分の欠陥発生を抑制しつつ、バックチャネルエッチ構造により工程数を削減した薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することが可能である。

本発明の実施の形態に係る薄膜トランジスタの概略断面図である。本発明の実施の形態に係る図１とは別の薄膜トランジスタの概略断面図である。本発明の実施の形態に係る薄膜トランジスタのＩ−Ｖ特性を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお実施の形態において、同一の構成要素については同一の符号を付ける。

実施形態に係る薄膜トランジスタ１０は、基板１上に少なくともゲート電極２と、ゲート絶縁層３と、ソース電極４と、ドレイン電極５と、金属酸化物材料からなる半導体活性層６と、保護層７とを有する。ソース電極４およびドレイン電極５の少なくとも半導体活性層６と接する面は、結晶化した金属酸化物導電性材料からなる。例えば、半導体活性層６は、ソース電極４およびドレイン電極５の上面（つまり、ゲート絶縁層３側とは反対面）に接続されている。例えば、半導体活性層６は、金属酸化物材料の前駆体を加熱処理することによって形成される。例えば、保護層７は、ケイ素を含む絶縁材料の前駆体を加熱処理することによって形成される、又は、有機物からなる絶縁材料で形成される。ソース電極４は、金属材料と金属酸化物導電性材料を積層して形成される。ドレイン電極５は、金属材料と金属酸化物導電性材料を積層して形成される。例えば、半導体活性層６と、ソース電極４およびドレイン電極５の少なくとも半導体活性層６と接する面が、インジウムを含む金属酸化物材料からなる。

また、実施形態に係る薄膜トランジスタ１０の製造方法は、基板１上に少なくともゲート電極２と、ゲート絶縁層３と、ソース電極４及びドレイン電極５とを順次形成する工程と、ソース電極４及びドレイン電極５の金属酸化物導電材料からなる領域に接するように、金属酸化物材料からなる半導体活性層６を形成する工程とを含む。例えば、半導体活性層６を形成する工程では、ソース電極４及びドレイン電極５の金属酸化物導電材料を結晶化する工程を含む。

図１は、本発明の実施の形態に係る薄膜トランジスタ１０の概略断面図である。

本発明において、非晶質とは、物質の構成原子が短距離秩序を保ちつつも、長距離秩序を持たない状態であることを言う。すなわち、本発明における非晶質状態では、Ｘ線回折（ＸＲＤ）法において明瞭なピークを得ることができない。また、本発明における結晶とは、物質の構成原子が長距離秩序を有する状態であり、ＸＲＤ法によりその物質の結晶面に起因するピークが観察される状態であることを言う。

本発明の実施の形態に係る薄膜トランジスタ１０は、図１に示すように、基板１の上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁層３と、ゲート絶縁層３上に離間して形成されたソース電極４およびドレイン電極５と、ソース電極４およびドレイン電極５に接続された半導体活性層６と、半導体活性層６を保護するための保護層７とを少なくとも備えている。

以下、本実施の形態に係る薄膜トランジスタ１０の各構成要素について、薄膜トランジスタ１０の製造工程に沿って説明する。

本発明の実施の形態に係る基板１としては、具体的には、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂、ガラス、石英ガラスなどを使用することができるが、本発明ではこれらに限定されるものではない。これらは単独で使用してもよいが、二種以上を積層した複合の基板１として使用することもできる。

基板１が有機物フィルムである場合は、薄膜トランジスタ１０の耐久性を向上させるために透明のガスバリア層（図示せず）を形成することが好ましい。ガスバリア層としては、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などを用いることができるが、本発明ではこれらに限定されるものではない。また、これらのガスバリア層は、２層以上積層して使用することもできる。ガスバリア層は、有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法、又はゾル−ゲル法などを用いて形成することができるが、本発明ではこれらに限定されるものではない。

また、基板１上に形成されるゲート電極２の基板１との密着性を向上させるために密着層を設けることもできる。

本発明の実施の形態に係るゲート電極２、ソース電極４およびドレイン電極５は、電極部分と配線部分は明確に分かれている必要はなく、本発明では、特に各薄膜トランジスタ１０の構成要素として電極と呼称している。なお、以下では、電極と配線を区別する必要のない場合に、配線を含めてゲート、ソース、ドレイン等と記載する場合がある。

ゲート電極２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、銀（Ａｇ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、タングステン（Ｗ）、マンガン（Ｍｎ）などの金属材料や酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料を用いることができるが、本発明ではこれらに限定されるものではない。これらの材料は、単層で用いても構わないし、積層および合金としてもちいても構わない。

ゲート電極２は、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体やナノ粒子などを使用するゾル−ゲル法、スクリーン印刷、凸版印刷、インクジェット法などのウェット成膜法で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これらの方法に限定されず、公知一般のパターニング方法を用いることができる。

次にゲート電極２を覆うようにゲート絶縁層３を形成する。ゲート絶縁層３は、ゲート電極２の接続部を除き、基板１上全面に形成することができる。

本発明の実施の形態に係るゲート絶縁層３は、酸化珪素（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）などの酸化物系絶縁材料や、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）や、ポリメチルメタクリレート（ＰＭＭＡ）等のポリアクリレート、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）等の材料を使用することができる。これらは、単層または２層以上積層してもよいし、成長方向に向けて組成を傾斜したものでも構わない。

ゲート絶縁層３は、薄膜トランジスタ１０のゲートリーク電流を抑えるために、その抵抗率が１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。

ゲート絶縁層３は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、スピンコート法、ダイコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。

本発明の実施の形態に係るソース電極４およびドレイン電極５は、少なくとも半導体活性層６と接続する面が結晶化した金属酸化物導電性材料によって形成される。

ソース電極４およびドレイン電極５に使用される結晶性の金属酸化物導電性材料としては、酸化インジウム（ＩｎＯｘ）、酸化スズ（ＳｎＯｘ）、酸化インジウムスズ（ＩＴＯ）、酸化ルテニウム（ＲｕＯ）などが使用できるが、半導体活性層６の形成工程において損傷を受けないような材料を選択することが好ましい。特に酸化インジウムスズは導電性が高く、好適に用いられる。ソース電極４およびドレイン電極５については、はじめから結晶性を有していても良いし、非晶質な状態で成膜し、パターニングを行った後に熱処理などにより結晶化しても良いし、半導体活性層６の形成工程および形成後に結晶化しても良いし、この限りではない。また、結晶化の方法については、公知一般の方法を用いることができる。

ソース電極４およびドレイン電極５に用いられる金属酸化物導電材料は、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体やナノ粒子などを使用するゾル−ゲル法、スクリーン印刷、凸版印刷、インクジェット法などのウェット成膜法で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これらの方法に限定されず、公知一般のパターニング方法を用いることができる。

ソース電極４およびドレイン電極５については、その配線抵抗を低減させるために、ソース電極４およびドレイン電極５を、より抵抗率の低い金属材料などと積層して形成しても良いし、ソース電極４の配線部分（またはその一部）、及び、ドレイン電極５の一部を導電性の高い金属材料で形成するなどして、図２に示すように、ソース電極補助配線４ａおよびドレイン電極補助配線５ａを形成してもよい。

ソース電極補助配線４ａおよびドレイン電極補助配線５ａについては、前述したゲート電極２と同様の材料および形成方法などを使用して形成することができる。

本発明の実施の形態に係る半導体活性層６としては、金属酸化物を主成分とする酸化物半導体材料を使用できる。酸化物半導体材料は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、及びガリウム（Ｇａ）のうち１種類以上の元素を含む酸化物である。例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化亜鉛インジウムジルコニウム（ＺＩＺＯ）、及び酸化亜鉛インジウムガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料を用いることができるが、これらに限定されるものではない。これらの材料の構造は、非晶質であっても良いし、単結晶または多結晶であっても良いし、非晶質とナノ結晶などの混晶であっても構わない。

半導体活性層６は、ＣＶＤ法、スパッタリング法、パルスレーザー堆積法、真空蒸着法などの真空成膜法や、有機金属化合物を前駆体とするゾルゲル法や化学浴堆積法、また、金属酸化物の微結晶およびナノ結晶を分散させた溶液を塗布または印刷する等のウェット成膜法を用いることができるが、これらに限定されず、公知一般の方法を用いることができる。

半導体活性層６のパターニングには、例えばフォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うことができるが、印刷法などを用いて成膜とパターニングを同時に行っても良い。半導体活性層６のパターニングは、これらの方法に限定されず、公知一般のパターニング方法を用いることができる。

本発明の実施の形態における保護層７は、半導体活性層６のバックチャネル部を保護するために形成される。保護層７は、少なくとも半導体活性層６のチャネル部分と重なる領域であるバックチャネル部分を覆うように形成される。

保護層７の材料としては、酸化珪素、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニウム、酸化チタン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等の絶縁材料を用いることができるが、これらに限定されるものではない。保護層７の材料については、薄膜トランジスタ１０のオフ時のリーク電流を低く抑えるために、その抵抗率が１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。

保護層７は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等の真空成膜法や、スピンコート法、ダイコート法、スクリーン印刷法等のウェット成膜法を材料に応じて適宜用いて形成される。これらの保護層７は、単層として用いても構わないし、２層以上積層して用いることもできる。また成長方向に向けて組成を傾斜したものでも構わない。

＜実施例＞
本発明の実施例として、図１に示す薄膜トランジスタ１０を作製した。
基板１として厚さ０．７ｍｍの無アルカリガラスを使用した。基板１上に、ＤＣマグネトロンスパッタ法を用いてＭｏ合金を２００ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングを行った。具体的には、感光性ポジ型フォトレジストを塗布後、マスク露光、アルカリ現像液による現像を行い、所望の形状のレジストパターンを形成した。さらにエッチング液によりエッチングを行い、不要なＭｏ合金を溶解させた。その後、レジスト剥離液によりフォトレジストを除去し、所望の形状のＭｏ合金の電極を形成し、ゲート電極２を形成した。以下、このようなパターニング方法をフォトリソグラフィ法とだけ記載して詳細な説明は省略する。

次に、ゲート電極２上に、ゲート絶縁層３として、ＰＥＣＶＤ法により酸化珪素（ＳｉＯｘ）を４００ｎｍの膜厚で成膜した。

次に、スパッタリング法により酸化インジウムスズ（ＩＴＯ）を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、ソース電極４およびドレイン電極５を形成した。

次に、酸化亜鉛インジウムガリウム（ＩＧＺＯ）の前駆体を溶解させた溶液をスピンコート法により塗布し、焼成を行うことで膜厚約３０ｎｍの非晶質ＩＧＺＯ膜の形成と、ソース電極４およびドレイン電極５の結晶化を行った。その後、フォトリソグラフィ法によりパターニングを行い、半導体活性層６を形成した。

なお、ＩＧＺＯ膜のエッチングには、ソース電極４およびドレイン電極５の形成時に使用したものと同様のエッチング液を使用したが、ソース電極４およびドレイン電極５は、半導体活性層６の形成における焼成工程にて結晶化されているため、半導体活性層６のエッチング工程における損傷は確認されなかった。

続いて、ポリシラザン溶液をスピンコート法により塗布し、焼成を行い約５０ｎｍの酸化珪素（ＳｉＯ）の膜を形成し、保護層７とした。

図３は、本実施例で作製した薄膜トランジスタ１０のＩ−Ｖ特性を示す図である。この図は、本発明により、良好な特性を示す薄膜トランジスタ１０を得られることを示している。

ソース電極４およびドレイン電極５上の少なくとも半導体活性層６と接する面を、結晶化した金属酸化物導電性材料とすることにより、半導体活性層６の形成時においてもソース電極４およびドレイン電極５が損傷することなく、製造方法の簡便なバックチャネルエッチ構造においても半導体活性層６のバックチャネル領域の欠陥発生を低減し、良好な特性を示す薄膜トランジスタ１０を形成することができた。

以上の結果から、本発明を用いることにより、バックチャネルエッチ構造により、従来酸化物半導体薄膜トランジスタ１０で使用されているエッチングストッパー構造と比較して工程数を削減しつつ、良好な特性を示す薄膜トランジスタ１０を提供することが可能である。

本発明は、薄膜トランジスタ、及び薄膜トランジスタの製造方法などに利用可能である。

１・・・基板
２・・・ゲート電極
３・・・ゲート絶縁層
４・・・ソース電極
５・・・ドレイン電極
６・・・半導体活性層
７・・・保護層
１０・・薄膜トランジスタ

Claims

薄膜トランジスタの製造方法であって、
基板上に少なくともゲート電極と、ゲート絶縁層とを順次形成する工程と、
前記ゲート絶縁層上に、非晶質な状態の金属酸化物導電材料を用いて成膜しフォトリソグラフィ法によりパターニングを行い、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の上に、金属酸化物材料からなる半導体活性層の前駆体を塗布し焼成を行い、前記金属酸化物材料膜の形成と前記ソース電極及び前記ドレイン電極に用いられた金属酸化物導電材料の結晶化とを行う工程と、
前記金属酸化物材料膜をフォトリソグラフィ法によりパターニングして前記半導体活性層を形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。