JP2011049297A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】基板との密着性が高いゲート絶縁層を設けることにより信頼性の高い電界効果トランジスタを提供することを目的とする。
【解決手段】絶縁基板上に少なくともゲート電極、ゲート絶縁層、酸化物を含む半導体層、ソース電極およびドレイン電極が設けられ、前記ゲート絶縁層は前記絶縁基板と接触する下部ゲート絶縁層と、該下部ゲート絶縁層の上に形成された一層以上の上部ゲート絶縁層を積層してなる薄膜トランジスタの製造方法であって、前記下部ゲート絶縁層がイオンビームスパッタ法により成膜されることを特徴とする薄膜トランジスタの製造方法としたものである。
【選択図】図１

Description

本発明は薄膜トランジスタの製造方法に関する。

現在、一般的な平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ；ＦＰＤ)は非晶質シリコンや多結晶シリコンを活性層に用いた電界効果トランジスタのアクティブマトリックスにより駆動されている。

一方、ＦＰＤのさらなる薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに可撓性基板を用いる試みが近年なされている。

しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い可撓性基板上に直接形成することは困難である。

そこで、低温形成が可能な酸化物半導体を活性層とした薄膜トランジスタの開発が活発に行われている（特許文献１）。

そして、上述の酸化物半導体を活性層とした薄膜トランジスタのゲート絶縁層としては、例えばマグネトロンスパッタ法で形成した酸化シリコン、窒化シリコン、酸化アルミニウム等の単膜またはそれらを積層した膜が用いられている（特許文献２）。

しかしマグネトロンスパッタ法で成膜したゲート絶縁層は、基板との密着性が低いため、基板からゲート絶縁膜が剥がれやすく、信頼性の高い薄膜トランジスタが得られないという問題があった。

特開２００６−１６５５３２号公報 特開２００７−７３６９７号公報

そこで本発明では、上記のような要求を解決するため、基板との密着性が高いゲート絶縁層を設けることにより信頼性の高い電界効果トランジスタを提供することを目的とする。

本発明は上記目的を達成するためになされたものであり、請求項１の係る発明は絶縁基板上に少なくともゲート電極、ゲート絶縁層、酸化物を含む半導体層、ソース電極およびドレイン電極が設けられ、前記ゲート絶縁層は前記絶縁基板と接触する下部ゲート絶縁層と、該下部ゲート絶縁層の上に形成された一層以上の上部ゲート絶縁層を積層してなる薄膜トランジスタの製造方法であって、前記下部ゲート絶縁層がイオンビームスパッタ法により成膜されることを特徴とする薄膜トランジスタの製造方法である。

請求項２の係る発明は前記下部ゲート絶縁層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか１種の化合物を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法である。

請求項３の係る発明は前記上部ゲート絶縁層の少なくとも一層がマグネトロンスパッタ法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法である。

請求項４の係る発明は前記上部ゲート絶縁層の少なくとも一層がＣＶＤ法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法である。

請求項５の係る発明は前記上部ゲート絶縁層の少なくとも一層が塗布法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法である。

請求項６の係る発明は前記上部ゲート絶縁層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか１種の化合物を含むことを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法。

請求項７の係る発明は前記上部ゲート絶縁層の少なくとも一層が、ポリアクリレート、ポリビニルアルコール、ポリスチレン、ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコールのいずれか１種の化合物を含むことを特徴とする請求項６に記載の薄膜トランジスタの製造方法である。

請求項８の係る発明は前記下部ゲート絶縁層の膜厚が１０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１乃至７に記載の薄膜トランジスタの製造方法である。

請求項９の係る発明は前記酸化物を含む半導体層がＩｎとＧａとＺｎのうち少なくとも一種を含むことを特徴とする請求項１乃至８に記載の薄膜トランジスタの製造方法である。

請求項１０の係る発明は前記絶縁基板が可撓性基板であることを特徴とする請求項１乃至９のいずれかに記載の薄膜トランジスタの製造方法である。

本発明の薄膜トランジスタの製造方法によれば、基板から絶縁層が剥離しにくく、かつ良好なトランジスタ特性を示す、信頼性の高い薄膜トランジスタを製造することが可能となる。イオンビームスパッタ法を用いて成膜した膜はマグネトロンスパッタ法等を用いた膜と比較して、絶縁基板、特に可撓性基板に対して高い密着性を示す。よって絶縁基板上に少なくともゲート電極、ゲート絶縁層、酸化物を含む半導体層、ソース電極およびドレイン電極が設けられ、該ゲート絶縁層が絶縁基板と接触する下部ゲート絶縁層と、該下部ゲート絶縁層の上に積層された少なくとも一層以上の上部ゲート絶縁層からなる薄膜トランジスタにおいて、該下部ゲート絶縁層がイオンビームスパッタ法により成膜されることにより基板からゲート絶縁層が剥離しにくい薄膜トランジスタを得ることができる。

ゲート絶縁層の下部ゲート絶縁層または上部ゲート絶縁層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか１種の化合物を含むことで、十分な絶縁性を呈し、ゲートリーク電流が抑制される。

イオンビームスパッタ法による成膜は成膜速度が遅いため、ゲート絶縁層の下部ゲート絶縁層をイオンビームスパッタ法で薄く成膜した後に、マグネトロンスパッタ法等で上記に示したような無機材料からなる上部ゲート絶縁層を高速成膜することは、製造コストを低減させる上で有効である。

ゲート絶縁層の上部ゲート絶縁層が半導体層と接する場合、イオンビームスパッタ法よりも緻密な膜を成膜することが可能であるＣＶＤ法を用いて、半導体に接する前記上部ゲート絶縁層を成膜することは、トランジスタ特性を向上させる上で有効な手段である。

イオンビームスパッタ法による成膜は成膜速度が遅いため、ゲート絶縁層の下部ゲート絶縁層をイオンビームスパッタ法で薄く成膜した後に、真空保持を必要としない塗布法により上部ゲート絶縁層を成膜することは、製造コストを低減させる上で有効である。

または前記上部ゲート絶縁層の少なくとも一層が、ポリアクリレート、ポリビニルアルコール、ポリスチレン、ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコールのいずれか１種の化合物を含むことで、十分な絶縁性を呈し、ゲートリーク電流が抑制される。

ゲート絶縁層の下部ゲート絶縁層の膜厚が１０ｎｍ以上であることで、島状成長を抑制し、基板全体を完全に被覆した膜を形成することができる。またゲート絶縁層の下部ゲート絶縁層の膜厚が２００ｎｍ以下であることで、膜の応力の増大を抑え、剥がれが生じにくい膜を形成することができる。イオンビームスパッタ法により成膜した膜は、マグネトロンスパッタ法やＣＶＤ法で成膜した膜と比較して応力が高いため、厚膜化による膜応力の増大により、膜剥がれが生じることが確認されている。また基板にプラスチック基板等を用いた場合には、厚膜化による膜応力の増大により、基板の反りが発生することが確認されている。

さらに、半導体層にＩｎ、Ｚｎ、Ｇａのいずれか一種を含む酸化物を用いることで優れたトランジスタ特性を得ることができる。

また絶縁基板として可撓性基板を用いることで、薄型、軽量、フレキシブルな薄膜トランジスタを提供することが可能となる。

本発明の一実施形態を示す薄膜トランジスタの構造を表す模式図 本発明の一実施形態を示す薄膜トランジスタの構造を表す模式図 本発明の一実施形態を示す薄膜トランジスタの構造を表す模式図 実施例１〜５の薄膜トランジスタの構造を表す模式図 比較例１の薄膜トランジスタの構造を表す模式図

以下、本発明の実施の形態を、図面を参照しつつ説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

図１に本発明の薄膜トランジスタの一例を示す。絶縁基板１０上に、ゲート電極１１、ゲート絶縁層１２、半導体層１３、ソース電極１４、ドレイン電極１５が順次形成されたボトムゲート−トップコンタクト型の薄膜トランジスタである。そしてゲート絶縁層１２が下部ゲート絶縁層１２ａと上部ゲート絶縁層１２ｂからなり、絶縁基板に接する下部ゲート絶縁層１２ａがイオンビームスパッタ法で成膜されることを特徴とする。

図２に本発明の薄膜トランジスタの他の例を示す。絶縁基板１０上に、ゲート電極１１、ゲート絶縁層１、半導体層１３、ソース電極１４、ドレイン電極１５が順次形成されたボトムゲート−ボトムコンタクト型の薄膜トランジスタである。そしてゲート絶縁層１２が下部ゲート絶縁層１２ａと上部ゲート絶縁層１２ｂからなり、絶縁基板に接する下部ゲート絶縁層１２ａがイオンビームスパッタ法で成膜されることを特徴とする。

図３に本発明の薄膜トランジスタの他の例を示す。絶縁基板１０上に、ソース電極１４、ドレイン電極１５、半導体層１３、ゲート絶縁層１２、ゲート電極１１、が順次形成されトップゲート−ボトムコンタクト型の薄膜トランジスタである。そしてゲート絶縁層１２が下部ゲート絶縁層１２ａと上部ゲート絶縁層１２ｂからなり、絶縁基板に接する下部ゲート絶縁層１２ａがイオンビームスパッタ法で成膜されることを特徴とする。

本発明の実施の形態に係る薄膜トランジスタの構造は、上記に限定されるものではなく、トップゲート−トップコンタクト型などの構造であってもよい。

絶縁基板１０には、例えばガラスやプラスチック基板を用いることができる。プラスチック基板としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン（ＰＥＳ）、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン系樹脂等を使用することができる。これらの基板は単独で使用することもでき、二種以上を積層した複合基板を使用することもできる。

プラスチック基板等の可撓性基板であれば、薄型、軽量、フレキシブルな薄膜トランジスタを得ることができ好ましい。また、製造工程に乾燥工程等の熱処理を含む場合には、熱安定性の高い石英などのガラス基板の他、プラスチック基板ではＰＥＳやＰＥＮが好ましい。

本発明のゲート電極１１、ソース電極１４及びドレイン電極１５には、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_４）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料が好適に用いられる。またこの酸化物材料に不純物をドープすることも導電率を上げるために好ましい。例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどである。この中では特に酸化インジウムにスズをドープした酸化インジウムスズ（通称ＩＴＯ)が低い抵抗率のために特に好適に用いられる。またＡｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料も好適に用いられる。また導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。またＰＥＤＯＴ(ポリエチレンジオキシチオフェン)等の有機導電性材料も好適に用いることができる。ゲート電極、ソース電極及びドレイン電極は全て同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極とドレイン電極は同一の材料であることがより望ましい。これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、光ＣＶＤ法、ホットワイヤーＣＶＤ法等で形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、凸版印刷、インクジェット法等で塗布し、焼成して形成することもできるが、これらに限定されるものではない。

ゲート絶縁層１２は下部ゲート絶縁層１２ａと上部ゲート絶縁層１２ｂで構成される。ゲート絶縁層１２の厚さは５０ｎｍ〜２μｍとすることが好ましい。本発明の絶縁基板１０と接する下部ゲート絶縁層１２ａはイオンビームスパッタ法により成膜されることを特徴とする。材料としては、例えば、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか一種の化合物を含むことが特に好ましい。または酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタンのいずれか１種の化合物を含むことが好ましい。上記、下部ゲート絶縁層１２ａの抵抗値は１０^１０Ω・ｃｍ以上が好ましく、より好ましくは１０^１２Ω・ｃｍ以上である。抵抗値が１０^１０Ω・ｃｍより小さいと、ゲート絶縁層全体として十分な絶縁性を呈することができず、ゲートリーク電流が増大するため、良好な素子特性を得ることができない。

また下部ゲート絶縁層１２ａの膜厚は、１０ｎｍ以上２００ｎｍ以下が好ましい。１０ｎｍより薄いと層状でなく島状になったり、基板の凹凸等により基板全体を完全に被覆することができない恐れがある。また、２００ｎｍより厚いと膜の応力が高くなり、膜剥離が生じる、プラスチック基板を用いた場合には基板の反りが発生するという問題がある。
なお、膜厚が１０ｎｍ以下又は２００ｎｍ以上であっても、基板全体が被覆され膜剥離や基板の反り等の問題が生じなければ、これを妨げるものではない。

本発明で用いられる薄膜トランジスタの上部ゲート絶縁層１２ｂは単層とすることもでき、複数の層を積層することもできる。上部ゲート絶縁層１２ｂの材料はゲートリーク電流を抑制するための十分な絶縁性を有していれば特に制限はないが、抵抗率が１０^１１Ω・ｃｍ以上の材料が好ましく、さらには１０^１４Ω・ｃｍ以上であることが好ましい。

例えば無機材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等を挙げることができ、これらの材料を用いることでゲートリーク電流を抑制するために十分な絶縁性を得ることができる。

また有機材料としては、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられ、これらの材料を用いることで、ゲートリーク電流を抑制するために十分な絶縁性を得ることができる。

上部ゲート絶縁層１２ｂは真空蒸着法、イオンプレーティング法、マグネトロンスパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート、ディップコート、スクリーン印刷などの方法を用いて形成される。これらの上部ゲート絶縁層１２ｂは膜の成長方向に向けて組成を傾斜したものもまた好適に用いることができる。真空蒸着法、マグネトロンスパッタ法等の比較的高速成膜が可能な真空成膜法や、スピンコート法等の真空保持を必要としない成膜法を用いることで製造コストを低減することが可能となる。また上部ゲート絶縁層１２ｂが半導体と接する場合、ＣＶＤ法等の緻密な膜が得られる成膜法を用いることで、トランジスタ特性を向上させることが可能となる。

本発明で用いられる薄膜トランジスタの半導体層１３としては、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム（Ｉｎ―Ｇａ―Ｚｎ―Ｏ）等公知の材料が挙げられるがこれらに限定されるものではない。これらの材料の構造は単結晶、多結晶、微結晶、結晶/アモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであってもかまわない。半導体層の膜厚は少なくとも１０ｎｍ以上が望ましい。１０ｎｍより小さいと島状成長により膜中に半導体が形成されていない部分が生じるという問題が起こりうる。

半導体層１３はスパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法、ゾルゲル法などの方法を用いて形成されるが、好ましくはスパッタ法、パルスレーザー堆積法、真空蒸着法、ＣＶＤ法である。スパッタ法ではＲＦマグネトロンスパッタ法、ＤＣスパッタ法、イオンビームスパッタ法、真空蒸着では加熱蒸着、電子ビーム蒸着、イオンプレーティング法、ＣＶＤ法ではホットワイヤーＣＶＤ法、プラズマＣＶＤ法などが挙げられるがこれらに限定されるものではない。

ゲート絶縁層の上部ゲート絶縁層１２ｂの半導体層と接する層と、半導体層１３の成膜方法は同一であるとより好ましい。同一チャンバー内で連続成膜を行うことで、優れた素子特性を持ち、信頼性の高い薄膜トランジスタを得ることができる。

以下、本発明を実施例１から６並びに比較例１用いて説明するが、これに限るものではない。

（実施例１）
実施例１では図４に示すような薄膜トランジスタを作製した。

絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５ 厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いてＩＴＯを１００ｎｍ成膜し、フォトリソグラフィー法を用いたエッチングによりゲート電極１１を形成した。ＩＴＯ成膜時の投入電力は１００Ｗ、ガス流量はＡｒ＝５０ＳＣＣＭ、Ｏ_２＝０．１ＳＣＣＭ、成膜圧力は１．０Ｐａとした。次にイオンビームスパッタ装置を用いてＳｉＮからなる下部ゲート絶縁層１２ａを５０ｎｍ成膜した（ターゲットＳｉ、印加電圧３ｋＶ、ガス流量Ｎ_２＝２０ＳＣＣＭ、成膜圧力０．０１Ｐａ）。その後ＲＦマグネトロンスパッタ装置を用いてＳｉＯＮからなる上部ゲート絶縁層１２ｂを４００ｎｍ（投入電力は５００Ｗ、ガス流量Ａｒ＝５０ＳＣＣＭ、Ｏ_２＝２０ＳＣＣＭ、成膜圧力１．０Ｐａ）、Ｉｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなる半導体層１３を４０ｎｍ（投入電力１００Ｗ、ガス流量Ａｒ＝１００ＳＣＣＭ、Ｏ_２＝２ＳＣＣＭ、成膜圧力１．０Ｐａ）を連続成膜した。各成膜時の基板温度はいずれも室温である。半導体層１３をフォトリソグラフィー法を用いてエッチングにより形成した後、メタルマスクを用いたＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着によりＡｌからなるソース電極１４とドレイン電極１５を膜厚１００ｎｍとして形成し、薄膜トランジスタ素子１を得た。ソース／ドレイン電極間の長さは０．２ｍｍであり、ソース／ドレイン電極間の幅は２ｍｍである。また、膜厚は触針式膜厚計（ＵＬＶＡＣ製 Ｄｅｋｔａｋ６Ｍ）で測定した。

作製した薄膜トランジスタ素子１の下部ゲート絶縁層１２ａと絶縁基板１０の間の密着性をクロスカット法で評価した結果、剥離は観察されず、良好な密着性を示した。また、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子１のトランジスタ特性は、移動度８ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は４．２×１０^−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（実施例２）
図４において下部ゲート絶縁層１２ａの膜厚を２００ｎｍ、上部ゲート絶縁層１２ｂの膜厚を２５０ｎｍとした以外は実施例１と同様に素子を作製し、薄膜トランジスタ素子２を得た。

実施例１と同様に密着性を評価した結果、作製した薄膜トランジスタ素子２の下部ゲート絶縁層１２ａと絶縁基板１０の間に剥離は観察されず良好な密着性を示した。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子２のトランジスタ特性は、移動度６ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は３．５×１０^−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（実施例３）
図４において下部ゲート絶縁層１２ａの膜厚を２５０ｎｍ、上部ゲート絶縁層１２ｂの膜厚を２００ｎｍとした以外は実施例１と同様に素子を作製し、薄膜トランジスタ素子３を得た。

実施例１と同様に密着性を評価した結果、作製した薄膜トランジスタ素子３の下部ゲート絶縁層１２ａと絶縁基板１０の間に剥離は観察されず良好な密着性を示したが、下部ゲート絶縁層の膜応力による基板の反りが顕著に観察された。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子３のトランジスタ特性は、移動度７ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．１×１０^−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（実施例４）
図４において下部ゲート絶縁層１２ａの膜厚を１０ｎｍ、上部ゲート絶縁層１２ｂの膜厚を４４０ｎｍとした以外は実施例１と同様に素子を作製し、薄膜トランジスタ素子４を得た。

実施例１と同様に密着性を評価した結果、作製した薄膜トランジスタ素子４の下部ゲート絶縁層１２ａと絶縁基板１０の間に剥離は観察されず良好な密着性を示した。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子４のトランジスタ特性は、移動度８ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は６桁、ゲート電圧２０Ｖ時のゲートリーク電流は４．９×１０^−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（実施例５）
図４において上部ゲート絶縁層１２ｂとして平行平板型プラズマＣＶＤ装置を用いてＳｉＯ_２を成膜した以外は実施例１と同様に素子を作製し、薄膜トランジスタ素子５を得た。ＳｉＯ_２は基板温度を１２０℃とし、ヘキサメチルジシロキサン（５０℃）をガス流量５ＳＣＣＭ、Ｏ_２をガス流量５０ＳＣＣＭ流し、投入電力１００Ｗ、成膜圧力２０Ｐａとして成膜した。

実施例１と同様に密着性を評価した結果、作製した薄膜トランジスタ素子５の下部ゲート絶縁層１２ａと絶縁基板１０の間に剥離は観察されず良好な密着性を示した。半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子５のトランジスタ特性は、移動度９ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は７桁、ゲート電圧２０Ｖ時のゲートリーク電流は１．０×１０^−１１Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（実施例６）
図４において上部ゲート絶縁層１２ｂとしてポリビニルフェノールをスピンコーターを用いて１０００ｎｍ成膜し、成膜後１８０℃で１時間、大気中で熱処理を行った以外は実施例１と同様に素子を作製し、薄膜トランジスタ素子６を得た。

作製した薄膜トランジスタ素子６の下部ゲート絶縁層１２ａと絶縁基板１０の間の密着性をクロスカット法で評価した結果、剥離は観察されず、良好な密着性を示した。また、半導体パラメータアナライザ（Ｋｅｉｔｈｌａｙ製 ＳＣＳ４２００）を用いて測定した薄膜トランジスタ素子６のトランジスタ特性は、移動度１ｃｍ^２／Ｖｓ、ソース／ドレイン電極間に１０Ｖの電圧が印加されたときのＯＮ／ＯＦＦ比は３桁、ゲート電圧２０Ｖ時のゲートリーク電流は４．２×１０^−９Ａであり、良好なトランジスタ特性を示すとともに、十分にゲートリーク電流が抑制されていた。

（比較例１）
図５においてゲート絶縁層１２として、ＳｉＯＮ（膜厚４５０ｎｍ）をＲＦマグネトロンスパッタ装置を用いて単層で形成した以外は、実施例１と同様に作製し、薄膜トランジスタ素子７を得た。ＳｉＯＮの成膜条件は、投入電力５００Ｗ、ガス流量Ａｒ＝５０ＳＣＣＭ、Ｏ_２＝２０ＳＣＣＭ、成膜圧力１．０Ｐａとした。

実施例１と同様に密着性を評価した結果、作製した薄膜トランジスタ素子７のゲート絶縁層１２と絶縁基板１０の間の一部に剥離が観察され、密着不良であることが確認された。このためトランジスタ特性は測定不能であった。

実施例１から６、及び比較例１の薄膜トランジスタのトランジスタ特性を示す表を表１に示した。

薄膜トランジスタ、特にフレキシブル薄膜トランジスタにおいて、ゲート絶縁層を二層以上の多層構造とし、基板と接触する層をイオンビームスパッタ法で成膜することで、ゲート絶縁層と基板の密着性が強く、基板からゲート絶縁層が剥離しない信頼性の高い薄膜トランジスタを提供することができる。
このような薄膜効果トランジスタは電子ペーパー、ＬＣＤ、有機ＥＬディスプレイ等のスイッチング素子として利用できる。また特にフレキシブル基材を基板とするフレキシブルディスプレイや、ＩＣカード、ＩＣタグ等にも広く応用することができる。

１０ 絶縁基板
１１ ゲート電極
１２ ゲート絶縁層
１２ａ 下部ゲート絶縁層
１２ｂ 上部ゲート絶縁層
１３ 半導体層
１４ ソース電極
１５ ドレイン電極

Claims (10)

1. 絶縁基板上に少なくともゲート電極、ゲート絶縁層、酸化物を含む半導体層、ソース電極およびドレイン電極が設けられ、前記ゲート絶縁層は前記絶縁基板と接触する下部ゲート絶縁層と、該下部ゲート絶縁層の上に形成された一層以上の上部ゲート絶縁層を積層してなる薄膜トランジスタの製造方法であって、前記下部ゲート絶縁層がイオンビームスパッタ法により成膜されることを特徴とする薄膜トランジスタの製造方法。
2. 前記下部ゲート絶縁層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか１種の化合物を含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
3. 前記上部ゲート絶縁層の少なくとも一層がマグネトロンスパッタ法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法。
4. 前記上部ゲート絶縁層の少なくとも一層がＣＶＤ法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法。
5. 前記上部ゲート絶縁層の少なくとも一層が塗布法により成膜されることを特徴とする請求項１乃至２に記載の薄膜トランジスタの製造方法。
6. 前記上部ゲート絶縁層の少なくとも一層が、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウムのいずれか１種の化合物を含むことを特徴とする請求項１乃至５のいずれかに記載の薄膜トランジスタの製造方法。
7. 前記上部ゲート絶縁層の少なくとも一層が、ポリアクリレート、ポリビニルアルコール、ポリスチレン、ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコールのいずれか１種の化合物を含むことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
8. 前記下部ゲート絶縁層の膜厚が１０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１乃至７に記載の薄膜トランジスタの製造方法。
9. 前記酸化物を含む半導体層がＩｎとＧａとＺｎのうち少なくとも一種を含むことを特徴とする請求項１乃至８に記載の薄膜トランジスタの製造方法。
10. 前記絶縁基板が可撓性基板であることを特徴とする請求項１乃至９のいずれかに記載の薄膜トランジスタの製造方法。

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