JP6286087B2 - メモリセルのセンシング - Google Patents

Description

本開示は、概して、半導体記憶装置および方法に関し、より詳細には、メモリセルのセンシングに関する。

メモリデバイスは、典型的には、コンピュータまたはその他の電子装置における内部半導体集積回路として設けられる。多くの異なるタイプのメモリがあり、中でも、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、およびフラッシュメモリを含む。

フラッシュメモリのための用途には、様々なその他の電子装置の中でも、ソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、ポータブルミュージックプレーヤ（例えば、ＭＰ３プレーヤ）、およびムービープレーヤのためのメモリが含まれる。フラッシュメモリセルは、アレイ型のアーキテクチャ（例えば、ＮＡＮＤ型またはＮＯＲ型アーキテクチャ）に構成でき、また特定の（例えば、所望の）データ状態にプログラミングできる。例えば、電荷は、メモリセルの電荷蓄積構造（例えば、フローティングゲートまたはチャージトラップ）に配置されて、または、そこから取り除かれて、２つの二進数字（例えば、１または０）のうちの１つを表すなど、そのセルを２つのデータ状態のうちの１つにプログラミングする。

フラッシュメモリセルはまた、４、８、または１６のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０）のうちの１つを表すなど、３つ以上のデータ状態のうちの１つにプログラミングされ得る。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれることもある。各セルが２つ以上の数字（例えば、２ビット以上）を表すことができることから、ＭＬＣは、メモリセルの物理的な数を増加することなく、より高密度のメモリの製造を可能にし得る。データ状態のうちの１つは、消去状態であり得る。例えば、「最下位（ｌｏｗｅｒｍｏｓｔ）」のデータ状態は、その消去状態の上にはプログラミングされないこともある。つまり、セルが、最下位のデータ状態にプログラミングされる場合、追加的な電荷をセルの電荷蓄積構造に与えるのではなく、セルは、消去状態に留まる（例えば、プログラミング動作中）。消去状態以外のデータ状態は、「未消去（ｎｏｎ−ｅｒａｓｅｄ）」状態と呼ばれ得る。

フラッシュメモリセルの電荷蓄積構造（例えば、フローティングゲート）上に蓄積されるプログラミングされた電荷は、隣接（例えば、隣接する）セル（例えば、隣接データ線に接続されるセル）の電荷蓄積構造間の結合に応じてシフトし得る。例えば、隣接するデータ線上のフローティングゲートメモリセルの一方または両方に先立って、特定のフローティングゲートメモリセルがプログラミングされる場合では、後続の隣接するデータ線上のセルのプログラミングは、フローティングゲート間（ＦＧ−ＦＧ）の容量結合に起因して、特定のセルの閾値電圧（Ｖｔ）をシフトし得る。このようなＶｔのシフトは、センシング（例えば、読み出し）動作に応じて、結果として得られる特定のセルのデータ状態に影響し得、一部の例では、データの誤検知（例えば、結果として得られるデータ状態の誤読み出し）をもたらし得る。ＦＧ−ＦＧ結合の影響を減らすために、シールドビット線（ＳＢＬ）プログラミングなどの一部のプログラミング技術が用いられ得る。しかしながら、隣接するデータ線（例えば、ビット線）およびアクセス用の線（例えば、ワード線）の間の空間が減らされるにつれて、隣接するセル間のＦＧ−ＦＧ結合の影響は増大する。

本開示のいくつかの実施形態によるメモリアレイの一部分の概略図である。 本開示のいくつかの実施形態による、隣接するデータ線の対によって共用されるデータ線制御ユニットを含む、メモリアレイの一部分の概略図である。 本開示のいくつかの実施形態による共用データ線制御ユニットを示すブロック図である。 本開示のいくつかの実施形態によって動作されるメモリデバイスを有する電子メモリシステムの形態の装置のブロック図である。

本開示は、メモリセルをセンシングするための装置および方法を含む。例えば、メモリセルのセンシングは、第１のデータ線に接続される第１のメモリセル（例えば、第１のアグレッサメモリセル）のデータ状態を判定するステップと、第３のデータ線に接続される第３のメモリセル（例えば、第２のアグレッサメモリセル）のデータ状態を判定するステップと、第１および第３のメモリセルのうちの少なくとも１つの判定されたデータを、第２のメモリセル（例えば、ターゲットメモリセル）が接続される第２のデータ線に対応するデータ線制御ユニットへ転送するステップであって、第２のデータ線が、第１のデータ線および第３のデータ線に隣接する、転送するステップと、第２のメモリセル（例えば、ターゲットメモリセル）のデータ状態を、（例えば、第１および／または第２のアグレッサメモリセルから）転送された判定されたデータに少なくとも部分的に基づいて判定するステップとを含み得る。

本開示のいくつかの実施形態は、従来のセンス手法と比べて、電荷蓄積構造と電荷蓄積構造の（例えば、ＦＧ−ＦＧ）結合によって生じるセンシングエラー（例えば、読み出しエラー）を低減し得る。例として、読み出されるターゲットセルに隣接するいくつかのメモリセル（例えば、アグレッサメモリセル）のデータ状態が、ターゲットセルが読み出される前に判定され得る。いくつかの実施形態では、ターゲットセルおよび隣接するメモリセルが接続される選択されたアクセス用の線に、複数のセンス電圧（例えば、異なるセンス電圧）が印加され得、この結果、ターゲットセルに関するいくつかの電位データ状態の出力をもたらし得る。本明細書に詳述されるように、いくつかの電位データ状態の中からの特定のデータ状態が、いくつかの隣接するセルの転送された判定されたデータ状態（例えば、プログラミングされた状態）に少なくとも部分的に基づいて選択され得る。

本開示の以下の詳細な説明では、本開示の一部分を形成し、例としてどのように本開示の１つまたは２つ以上の実施形態が実行され得るかを示している、添付の図面を参照する。これらの実施形態は、当業者が、本開示の実施形態を実施できるように十分に詳しく記載される。そして、本開示の範囲から逸脱せずに、その他の実施形態が使用され得ること、またプロセス上の、電気的な、および／または構造的な変更がなされ得ることが理解されるべきである。本明細書で用いられる場合、表記「Ｎ」および「Ｍ」は、特に、図面の参照番号に関しては、そのように表記されるいくつかの特定の特徴が、本開示の１つまたは２つ以上の実施形態に含まれ得ることを示す。

本明細書の図は、最初の数字（ｄｉｇｉｔ ｏｒ ｄｉｇｉｔｓ）が図面の図番号に対応し、残りの数字が図面中の要素または部品を特定する番号付け規則に従う。異なる図の間における類似の要素またはコンポーネントは、類似の数字を使用することによって特定され得る。例えば、１０５は、図１において、要素「０５」を指すことがあり、また図４において、類似の要素を４０５として指すこともある。理解されるように、本明細書の様々な実施形態において示される要素は、本開示のいくつかのさらなる実施形態を提供するように、追加、交換、および／または省略が行われ得る。さらに、理解されるように、図示の要素の比率および相対的な大きさは、本発明の実施形態を説明することを意図しているため、限定的な意味で解釈されるべきではない。

図１は、本開示のいくつかの実施形態によるメモリアレイ１００の一部分の概略図を示している。図１の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリアレイを示している。しかしながら、本明細書に記載される実施形態は、この実施例に限定されない。図１に示されるように、メモリアレイ１００は、アクセス用の線（例えば、ワード線）１０５−１、…、１０５−Ｎと、交差するデータ線（例えば、ビット線）１０７−１、１０７−２、１０７−３、…、１０７−Ｍとを含む。デジタル環境においてアドレス指定を容易にするために、ワード線１０５−１、…、１０５−Ｎの数と、ビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍの数とは、なんらかの２のべき乗（例えば、２５６本のワード線×４，０９６本のビット線）であり得る。

メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、…、１１１−Ｎを含み、それぞれが、それぞれのワード線１０５−１、…、１０５−Ｎに通信可能に接続される。各ＮＡＮＤストリング（およびその構成要素であるメモリセル）はまた、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍに関連付けられている。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍの不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソースセレクトゲート（ＳＧＳ）、例えば、電界効果トランジスタ（ＦＥＴ）１１３と、ドレインセレクトゲート（ＳＧＤ）、例えば、ＦＥＴ１１９との間で、ソースからドレインへ直列に接続される。各ソースセレクトゲート１１３は、ソースセレクト線１１７上の信号に応答して、それぞれのＮＡＮＤストリングを共通ソース１２３に選択的に接続するように構成される一方、各ドレインセレクトゲート１１９は、ドレインセレクト線１１５上の信号に応答して、それぞれのＮＡＮＤストリングをそれぞれのビット線に選択的に接続するように構成される。

図１に示される実施形態で示されるように、ソースセレクトゲート１１３のソースは、共通ソース線１２３に接続されている。ソースセレクトゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続されている。ドレインセレクトゲート１１９のドレインは、対応するＮＡＮＤストリング１０９−１のビット線１０７−１に、ドレイン接点１２１−１で接続されている。ドレインセレクトゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の、最後のメモリセル１１１−Ｎ、例えば、フローティングゲートトランジスタのドレインに接続されている。

いくつかの実施形態では、不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソースと、ドレインと、フローティングゲートなどの電荷蓄積構造と、制御ゲートとを含む。不揮発性メモリセル１１１−１、…、１１１−Ｎは、それらの制御ゲートをワード線、それぞれ、１０５−１、…、１０５−Ｎに接続させている。不揮発性メモリセルの「列」は、所与のローカルデータ線（例えば、ビット線）１０７に接続されるいくつかのストリング１０９を含む。不揮発性メモリセルの「行」は、所与のアクセス用の線（例えば、ワード線）１０５−１、…、１０５−Ｎに共通に接続されるメモリセルである。「列」および「行」語の使用は、不揮発性メモリセルの特定の直線的な（例えば、垂直および／または水平）向きを暗示することを意味しない。ＮＯＲアレイアーキテクチャは、メモリセルのストリングがセレクトゲート間において並列に接続されることになる点を除いて、同様に配置される。

選択されたワード線（例えば、１０５−１、…、１０５−Ｎ）に接続されるセルのサブセット（例えば、ＳＢＬアーキテクチャにおける）は、メモリセルのページとして、まとめてプログラミング／センシング（例えば、読み出し）され得る。プログラミング動作（例えば、書き込み動作）は、その選択されたアクセス用の線に接続された選択されたセルの閾値電圧（Ｖｔ）を、所望のデータ状態に対応する所望のプログラム電圧レベルに増加させるために、いくつかのプログラミングパルス（例えば、１６Ｖ〜２０Ｖ）を選択されたワード線に印加することを含み得る。

ＳＢＬアーキテクチャなどの様々な場合において、ビット線１０７−１、…、１０７−Ｍは、偶数ビット線および奇数ビット線に分けることができる。このような場合、選択されたワード線と偶数ビット線とに対応するセルは、まとめてプログラミングされ得、データの偶数ページと呼ばれ得る。同様に、選択されたワード線と奇数ビット線とに対応するセルは、まとめてプログラミングされ得、データの奇数ページと呼ばれ得る。交互にならぶ偶数および奇数ビット線（例えば、偶数ページおよび奇数ページ）に接続されるセルは、異なる時間にプログラミングおよび／またはセンシングされ得る。例えば、選択されたワード線に関係する偶数ページは、選択されたワード線に関係する奇数ページの前にプログラミングおよび／またはセンシングされ得る。上述のように、そして本明細書に詳述されるように、ＦＧ−ＦＧ結合および／またはビット線とビット線との結合は、異なる時間にプログラミングおよび／または読み出しされる隣接（例えば、隣接する）メモリセル（例えば、データの偶数ページおよび奇数ページ）の判定されたデータ状態に影響し得る。

消去動作は、セルの電荷蓄積構造から電荷（例えば、電子）を除去するために、メモリセルの制御ゲートとそれらのチャネル領域との間に比較的高い電位差を印加することを含み得る。ＮＡＮＤアレイでは、メモリセルの複数のページを含むメモリセルのブロックは、消去動作においてまとめて消去され得る。例えば、基板本体には、２０Ｖが印加され得、また消去されるメモリセルのブロックにおけるセルの制御ゲートに０Ｖが印加され得る。高電圧の消去パルス、または複数のパルスは、メモリセルの電荷蓄積構造から基板の活性化領域内に電子を注入することを意図している。

読み出しまたはプログラム確認動作などのセンス動作は、選択されたセルのデータ状態を判定するために、選択されたセルに接続されたビット線の電圧および／または電流の変化をセンシングすることを含み得る。センス動作は、選択されたメモリセルに関係するビット線（例えば、ビット線１０７−１）に、選択されたメモリセルと関係するソース線（例えば、ソース線１２３）に印加される信号（例えば、バイアス電圧）を上回る信号を印加する（例えば、駆動する、またはバイアスをかける）ことを含み得る。センス動作は、ビット線１０７−１を予め充電した後、選択されたメモリセル上に蓄積された電荷量に応じて放電すること、および、次いで、放電量をセンシングすることを含み得る。

選択されたセルのデータ状態をセンシングすることは、いくつかのセンス信号（例えば、読み出し電圧）を選択されたワード線に印加する一方で、選択されていないセルの閾値電圧とは独立に、選択されていないセルを導電状態にするのに十分な、いくつかのパス信号（例えば、読み出しパス電圧）をストリングの選択されていないセルに接続されるワード線に印加することを含み得る。読み出しおよび／または確認される選択されたセルに対応するビット線は、センシングされて、選択されたワード線に印加される特定のセンス電圧に応じて、選択されたセルが導通しているか否かを判定し得る。

ＮＡＮＤストリングにおける選択されたメモリセルで実行されるセンス動作では、ストリングの選択されていないメモリセルは、導電状態となるようにバイアスをかけられる。そのようなセンス動作では、選択されたセルのデータ状態は、ストリングに対応するビット線上でセンシングされた電流および／または電圧に基づいて判定され得る。例えば、選択されたセル内のデータ状態は、ビット線電流が、特定量だけ変わるか、または、所与の期間中に特定のレベルに達するかどうかに基づいて判定され得る。選択されたセルが導通状態である場合、電流は、ストリングの一方の端部でのソース線接点と、ストリングの他方の端部でのビット線接点との間で流れる。そのため、選択されたセルのセンシングに関係する電流は、ストリング中のその他のセルおよびセレクトトランジスタのそれぞれを通して流れる。

本明細書に詳述されるように、ターゲットセルと選択されたワード線に接続される隣接するメモリセルとの間のＦＧ−ＦＧ結合などの容量結合は、ターゲットセルのＶｔに影響し得る。例えば、ターゲットセルは、特定のデータ状態に対応する特定のＶｔにプログラミングされ得る。ターゲットセルと隣接するセルとの間のＦＧ−ＦＧ結合は、ターゲットセルのＶｔをシフトさせ得る。ＦＧ−ＦＧ結合に関係するシフト量は、ターゲットセルに隣接するメモリセルのデータ状態（例えば、選択されたワード線に接続される隣接するメモリセルの一方または両方が、消去データ状態にプログラミングされるか、それとも未消去データ状態にプログラミングされるか）などの要因に依存し得る。したがって、既定のセンス電圧を維持して、特定のデータ状態を判定することは、ターゲットセルに隣接するメモリセルのデータ状態に基づいて、複数のセンス電圧の印加の結果として得られ得るデータ状態出力が適切であるかを選択することよりも信頼性が劣り得る。

中でも、隣接するデータ線の間、隣接するデータ線上の隣接するメモリセルの間、および／またはデータ線と接地電圧との間における容量結合の量は、例えば、その他の要因の中でも、データ線および／またはメモリセルの間の距離ならびにデータ線および／またはメモリセル上の電圧などの様々な要因に依存し得る。本明細書に詳述されるように、メモリセルとメモリセルとの容量結合は、センス動作によって、少なくとも部分的に克服され得る。センス動作は、評価されるべき「ターゲット」メモリセルに容量的に結合され得る「アグレッサ」メモリセルのデータ状態（例えば、プログラミングされた状態）を判定して、そのターゲットメモリセルのデータ状態を判定するために、適切なセンス電圧（例えば、その特定のセンス電圧の結果により得られる出力データ状態）を判定する。

アグレッサメモリセルによって（例えば、そのＦＧによって）蓄積される電荷は（例えば、接続されたデータ線に印加されると）、第１の電圧（例えば、消去データ状態にある）から第２の電圧（例えば、未消去データ状態にある）に変化され得る。メモリセルの未消去データ状態に関係する第２の電圧は、例えば、約５００ｍＶなどの値であり得る。未消去データ状態電圧の特定の値は、例えば、電圧が関連付けられるいくつかの未消去状態（例えば、ＭＬＣ動作における）の特定の未消去状態に応じて変わり得る。第１の電圧は、例えば、メモリセルの消去データ状態に関係する接地電圧（例えば、０Ｖ）であり得る。

少なくとも部分的に、アグレッサおよびターゲットメモリセルの間の容量結合に起因し得る、いくつかの隣接するアグレッサメモリセル上での電圧変化に応じて、いくつかのターゲットメモリセルに起こり得る影響（例えば、誘導される電圧変化）が存在し得る。例えば、ＭＬＣではなくシングルレベルセル（ＳＬＣ）を考える。ターゲットメモリセルに隣接するアグレッサメモリセルが、電荷を第１の電圧（例えば、消去データ状態における）から第２の電圧に変化させない（例えば、ターゲットメモリセルとアクセス用の線を共用する両方のアグレッサメモリセルが、消去データ状態に留まる）場合、ターゲットメモリセル（例えば、そのＦＧ）上に蓄積される電荷は、変化されずに留まり得る。

しかしながら、蓄積された電荷を有するアグレッサメモリセルのうちの１つが、例えば、消去データ状態から未消去データ状態に変化されるのに応じて、電圧変化は、ターゲットメモリセル上に誘導され得る。ターゲットメモリセル上の電荷は、第１の電圧（例えば、消去データ状態における）から特定の第２の電圧に変化（例えば、シフト）し得る。蓄積された電荷を有する両方の隣接するアグレッサメモリセルが、例えば、消去データ状態から未消去データ状態に変化されるのに応じて、より大きな電圧変化がターゲットメモリセル上に誘導され得る。加えて、未消去データ状態におけるターゲットメモリセルの蓄積された電荷は、同様に増加する。ターゲットセルに蓄積された電荷におけるそのような変化の大きさは、実験的観察によって判定され得る。

ターゲットセルのデータ状態を読み出しするのに適切なセンス電圧は、例えば、各ターゲットセルに隣接する２つのアグレッサセルのデータ状態（例えば、プログラミングされた状態）（例えば、ゼロ、一方、または両方のアグレッサセルが、未消去データ状態にあるか、それとも消去データ状態にあるか）に依存し得る。しかしながら、（例えば、アグレッサメモリセルおよびターゲットメモリセルが接続される）アクセス用の線に印加されるセンス電圧は、センス（例えば、読み出し）動作の前に判定される。

したがって、ターゲットメモリセルについてのいくつかの電位データ状態を出力するため、ターゲットメモリセルが接続される選択されたアクセス用の線に、複数のセンス電圧が印加され得る。例えば、ＳＬＣでは、隣接するアグレッサセルが両方とも第１のデータ状態（例えば、消去データ状態）にあるターゲットセルを読み出しするのに適切であると判定された第１のセンス電圧は、選択されたアクセス用の線に印加されて、隣接するアグレッサセルが第１のデータ状態（例えば、消去データ状態）にあるターゲットセルを読み出し得る。隣接するアグレッサセルが第１の状態（例えば、消去データ状態）にある第１のアグレッサと、第２の状態（例えば、未消去データ状態）にある第２のアグレッサとを含むターゲットセルを読み出しするのに適切であると判定された第２のセンス電圧は、選択されたアクセス用の線に印加されて、隣接するアグレッサセルが第１の状態にある第１のアグレッサと、第２の状態にある第２のアグレッサとを含むターゲットセルを読み出し得る。隣接するアグレッサセルが両方とも第２のデータ状態（例えば、未消去データ状態）にあるターゲットセルを読み出しするのに適切であると判定された第３のセンス電圧は、選択されたアクセス用の線に印加されて、隣接するアグレッサセルが両方とも第２のデータ状態にあるターゲットセルを読み出し得る。

メモリセルがＭＬＣである場合、ターゲットセルのデータ状態を読み出しするための適切なセンス電圧はまた、アグレッサセルがプログラミングされ得る特定の未消去状態（例えば、アグレッサセルが、最上位の未消去データ状態にプログラミングされるか、それともいくつかの中間的な未消去データ状態のうちの１つにプログラミングされるか）に依存し得る。したがって、今説明した３つのセンス電圧よりも多く、アグレッサセルの電位データ状態の組み合わせに基づいて、選択されたアクセス用の線に印加され得る。

図２は、本開示のいくつかの実施形態による、隣接するデータ線の対によって共用されるデータ線制御ユニットを含む、メモリアレイ２４０の一部分の概略図である。この例では、それぞれの偶数および奇数の隣接するデータ線の対は、共通データ線制御ユニット（例えば、ＤＬＣＵ）を共用している。例えば、偶数データ線２４２ｅ−１および奇数データ線２４２ｏ−１は、共通ＤＬＣＵ２６２−１を共用し、データ線２４２ｅ−２および２４２ｏ−２は、共通ＤＬＣＵ２６２−２を共用し、データ線２４２ｅ−３および２４２ｏ−３は、共通ＤＬＣＵ２６２−３を共用し、データ線２４２ｅ−４および２４２ｏ−４は、共通ＤＬＣＵ２６２−４を共用している。図２に示されているＤＣＬＵ（例えば、２６２−１、２６２−２、２６２−３、および２６２−４）のそれぞれは、偶数および奇数のデータ線の対に、回路（例えば、インターフェース線）２６０−１、２６０−２、２６０−３、および２６０−４）を介して選択的に接続され得る。図２に示されるデータ線は、例えば、図１に示されるデータ線などのデータ線であり得る。

図２に示されるメモリアレイ２４０は、いくつかの絶縁デバイス２５４および２５５（例えば、トランジスタ）を含み得、これは、偶数／奇数の対のデータ線のうちの１つをＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４のうちのそれぞれの１つに（例えば、インターフェース線２６０−１、２６０−２、２６０−３、および２６０−４を介して）選択的に接続するように動作（例えば、制御信号の印加によりオン／オフ切り替え）され得る。例えば、トランジスタ２５４および２５５は、それぞれの偶数／奇数のデータ線の対（例えば、２４２ｅ−１／２４２ｏ−１、２４２ｅ−２／２４２ｏ−２、２４２ｅ−３／２４２ｏ−３、および２４２ｅ−４／２４２ｏ−４）のどのデータ線が、そのそれぞれのＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４に選択的に接続されるべきかを選択するように動作され得る。例えば、トランジスタ２５４および２５５を制御するために、異なる制御信号が用いられ得る。本明細書で用いる場合、「接続する（ｔｏ ｃｏｕｐｌｅ）」とは、説明されるコンポーネントが回路によって直接接続されることを示し、「選択的に接続する（ｓｅｌｅｃｔｉｖｅｌｙ ｃｏｕｐｌｅ）」とは、説明されるコンポーネントが回路によって（例えば、スイッチ、例えば、トランジスタを介して）任意に接続されることを示す。

ＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４は、例えば、それぞれの偶数／奇数のデータ線の対２４２ｅ−１／２４２ｏ−１、２４２ｅ−２／２４２ｏ−２、２４２ｅ−３／２４２ｏ−３、および２４２ｅ−４／２４２ｏ４に選択的に接続されるメモリセルにプログラミングされるべきデータを（例えば、ホストおよび／またはコントローラを介して）受信し得る。同様に、ＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４は、（例えば、ホストおよび／またはコントローラからの読み出し要求に応じて）それぞれの偶数／奇数のデータ線の対２４２ｅ−１／２４２ｏ−１、２４２ｅ−２／２４２ｏ−２、２４２ｅ−３／２４２ｏ−３、および２４２ｅ−４／２４２ｏ−４に選択的に接続されるメモリセルから読み出しされるべきデータを送信し得る。図２に示されるように、メモリセルのサブセットは、各データ線に接続される。例えば、メモリセルストリング２４４ｅ−１、２４４ｅ−２、２４４ｅ−３、および２４４ｅ−４は、偶数データ線２４２ｅ−１、２４２ｅ−２、２４２ｅ−３、および２４２ｅ−４に接続され、メモリセルストリング２４４ｏ−１、２４４ｏ−２、２４４ｏ−３、および２４４ｏ−４は、奇数データ線２４２ｏ−１、２４２ｏ−２、２４２ｏ−３、および２４２ｏ−４に接続される。そのため、選択されたアクセス用の線に接続されるメモリセルのサブセットは、異なる時間にプログラミングおよび／または読み出しされ得る。例えば、選択されたアクセス用の線（例えば、２４６）と、偶数データ線（例えば、２４２ｅ−１、２４２ｅ−２、２４２ｅ−３、および２４２ｅ−４）とに接続されるメモリセルは、同時に（例えば、並列して）プログラミングおよび／または読み出しされ得、選択されたアクセス用の線（例えば、２４６）と、奇数データ線（例えば、２４２ｏ−１、２４２ｏ−２、２４２ｏ−３、および２４２ｏ−４）とに接続されるメモリセルは、並列してプログラミングおよび／または読み出しされ得る。

例として、動作中、偶数データ線（例えば、２４２ｅ−１、２４２ｅ−２、２４２ｅ−３、および２４２ｅ−４）に接続されるメモリセルは、奇数データ線（例えば、２４２ｏ−１、２４２ｏ−２、２４２ｏ−３、および２４２ｏ−４）に接続されるセルの前に、それらの所望の（例えば、最終的な）データ状態にプログラミングされ得る。結果として、後続の奇数データ線に接続されるセルのプログラミングが、偶数データ線に接続されるセルのプログラミングされたＶｔを（例えば、容量結合に起因して）シフトさせ得る。そのため、偶数データ線に接続されるセルは、ターゲットセルであり得、隣接する奇数データ線に接続されるセルは、アグレッサセルであり得る。追加的または代替的に、奇数データ線（例えば、２４２ｏ−１、２４２ｏ−２、２４２ｏ−３、および２４２ｏ−４）に接続されるメモリセルは、偶数データ線（例えば、２４２ｅ−１、２４２ｅ−２、２４２ｅ−３、および２４２ｅ−４）に接続されるセルの前に、それらの所望の（例えば、最終的な）データ状態（例えば、消去）にプログラミングされ得、そして、後続の偶数データ線に接続されるセルのプログラミングが、奇数データ線に接続されるセルのプログラミングされたＶｔを（例えば、容量結合に起因して）シフトさせ得る。そのため、奇数データ線に接続されるセルは、ターゲットセルであり得、隣接する偶数データ線に接続されるセルは、アグレッサセルであり得る。

アグレッサセルの特定のデータ状態を判定することは、ターゲットセルのデータ状態をセンシング（例えば、読み出し）する場合に有用であり得る。例えば、アグレッサセルのデータ状態（例えば、アグレッサセルは消去データ状態にあるか、それとも未消去データ状態にあるか）は、アグレッサセルのプログラミング中に（例えば、容量結合に起因して）、ターゲットセルのＶｔが変化したか否かを示し得る。そのため、複数のセンス電圧は、選択されたアクセス用の線に印加されて、（例えば、読み出し動作における）ターゲットセルのデータ状態をセンシングし得る。複数のセンス電圧を印加することは、ターゲットメモリセルに関するいくつかのデータ状態を出力（例えば、取得）し得る。データ状態のための特定の数は、その他の要因の中でも、結果として得られるターゲットセルによって蓄積された電荷、ならびにどのように複数のセンス電圧のそれぞれがその特定の結果として蓄積される電荷を読み出すかに依存し得る。本明細書に説明されるように、いくつかのデータ状態の中からの特定のデータ状態は、アグレッサセルの特定のデータ状態に少なくとも部分的に基づいて選択され得る。

したがって、ターゲットメモリセル上で実行されるセンス（例えば、読み出し）動作に、アグレッサメモリセルのデータ状態を組み込むことが有益であり得る。しかしながら、データ線の対が１つの共通ＤＬＣＵ（例えば、ＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４）を共用する図２などの場合では、両方のアグレッサセルの判定されたデータ状態をターゲットセルに関係するＤＬＣＵに提供することが困難であり得る。

例として、図２に示されるように、メモリセル２５０がターゲットメモリセルであるように、また偶数データ線２４２ｅ−２に接続されるメモリセル２４８および偶数データ線２４２ｅ−３に接続されるメモリセル２５２が、両方とも選択されたアクセス用の線２４６に接続される、２つの隣接するアグレッサメモリセルであるように、選択されたアクセス用の線２４６と奇数データ線２４２ｏ−２とに接続される、メモリセル２５０のデータ状態をセンシングする要求の場合を考える。このような場合、読み出し動作は、ターゲットセル（例えば、奇数データ線２４２ｏ−２に接続されるセル２５０）のデータ状態をセンシングする要求に応じて、アグレッサセル（例えば、偶数データ線２４２ｅ−２および２４２ｅ−３に接続されたセル２４８および２５２）上で実行され得る。ターゲットセル２５０のデータ線２４２ｏ−２と、１つの隣接するアグレッサセル２４８のデータ線２４２ｅ−２とによって共用されるＤＬＣＵ２６２−２は、データ線２４２ｅ−２に接続されるアグレッサセル２４８のデータ状態を判定するように用いられ得、またその判定されたデータ状態を記憶し得る。

ターゲットセルのデータ線に関係するＤＬＣＵ（例えば、この例では、データ線２４２ｏ−２およびセル２５０に関係するＤＬＣＵ２６２−２）は、同じＤＬＣＵ（例えば、この例では、データ線２４２ｅ−２およびセル２４８に関係するＤＬＣＵ２６２−２）を共用するデータ線に接続されるアグレッサセルのデータ状態を記憶するが、ターゲットメモリセルと関係するＤＬＣＵ（例えば、この例では、ＤＬＣＵ２６２−２）には、隣接するＤＬＣＵ（例えば、この例では、データ線２４２ｅ−３およびセル２５２に関係するＤＬＣＵ２６２−３）に記憶されているアグレッサセルの状態情報を取得することは困難であり得る。

したがって、本開示に説明されるように、ＤＬＣＵが、両方のアグレッサセルのデータ状態（例えば、プログラミングされた状態）を取得するために、データ転送回路（例えば、様々な構成を含み得る、トランジスタ２６６−１、２６６−２、２６６−３、および２６６−４などのいくつかのデータ転送デバイス（ＤＴＤ）の形態のシフト論理回路）が用いられて、アグレッサメモリセルに対応する記憶されたデータ状態をあるＤＬＣＵから別のＤＬＣＵに（例えば、ＤＬＣＵ２６２−３からＤＬＣＵ２６２−２に）転送する。本明細書で用いる場合、情報を転送すること（例えば、本明細書に説明されるように、記憶したデータ状態を、あるＤＬＣＵから、別のＤＬＣＵに、および／またはその他の複数のコンポーネントに、もしくはその他のコンポーネント間で転送すること）には、さらに、そのような情報の交換および／または供給が含まれる。

例えば、図２に示されるように、ＤＴＤは、回路によって選択的に接続されて、ＤＬＣＵの間で信号（例えば、選択的に接続されたメモリセルのデータ状態に関する情報）の交換を有効または無効にするいくつかの「イネーブル信号」が送信されるようにする、トランジスタ２６６−１、２６６−２、２６６−３、および２６６−４を含み得る。例えば、イネーブル信号１（Ｅｎ１）２６４−１によって制御されるＤＴＤ２６６−１および２６６−３のトランジスタ、ならびにイネーブル信号２（Ｅｎ２）２６４−２によって制御されるＤＴＤ２６６−２および２６６−４のトランジスタは、動作（例えば、イネーブル信号の印加によりオン／オフ切り替え）されて、対応するＤＬＣＵに選択的に接続されたメモリセルの記憶されたデータ状態（例えば、インターフェース線２６０−１、２６０−２、２６０−３、および２６０−４を介して取得されたデータ状態）に関する情報を転送するために、ＤＬＣＵのうちの１つをＤＬＣＵのうちの別の１つまたは２つ以上に選択的に接続し得る。図２に示される例では、ＤＬＣＵ２６２−３に選択的に接続されたアグレッサメモリセル２５２のデータ状態（例えば、プログラミングされた状態）は、ＤＴＤ２６６−２のトランジスタをオンに切り替えるＥｎ２ ２６４−２の送信によってアグレッサメモリセル２４８のデータ状態を既に有するＤＬＣＵ２６２−２に転送され得る。

一部の例では、代替的または追加的に、隣接するメモリセル（例えば、ターゲットメモリセル２５０およびアグレッサメモリセル２５２）のデータ状態（例えば、プログラミングされた状態）は、関係するＤＬＣＵを絶縁デバイス２５４および２５５（例えば、トランジスタ）を介して選択的に接続することによって、関係するＤＬＣＵ（例えば、それぞれ、ＤＬＣＵ２６２−２およびＤＣＬＵ２６２−３）に、関係するＤＬＣＵ（例えば、それぞれ、ＤＬＣＵ２６２−２およびＤＣＬＵ２６２−３）から、および／または関係するＤＬＣＵ（例えば、それぞれ、ＤＬＣＵ２６２−２およびＤＣＬＵ２６２−３）の間で転送され得る。例えば、絶縁デバイス２５４および２５５（例えば、トランジスタ）は、動作（例えば、制御信号の印加によりオン／オフ切り替え）されて、隣接するメモリセルに関係するＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４を（例えば、インターフェース線２６０−１、２６０−２、２６０−３、および２６０−４を介して）選択的に接続し得る。

ターゲットメモリセル２５０のデータ状態を判定することは、アグレッサセル２４８および２５２の判定されたデータ状態に少なくとも部分的に基づいて判定され得る。代替的または追加的に、ＤＬＣＵ２６２−３に選択的に接続されたアグレッサメモリセル２５２のデータ状態（例えば、プログラミングされた状態）は、ＤＴＤ２６６−２のトランジスタをオンに切り替えるＥｎ２ ２６４−２の送信によって、アグレッサメモリセル２４８のデータ状態と、ターゲットメモリセル２５０のための複数の取り得るデータ状態とを既に有するＤＬＣＵ２６２−２に転送され得る。結果として得られるターゲットメモリセル２５０のデータ状態を判定することは、これらのデータ状態を収集し、かつこれらを（例えば、図４に示されるプロセッサ４８２を用いて）後処理することによって判定され得る。

本明細書に説明されるように、アグレッサセルおよびターゲットセルは、必ずしも（例えば、ターゲットセル２５０が、直接隣接するデータ線２４２ｅ−２および２４２ｅ−３上のアグレッサセル２４８および２５２と、同じアクセス用の線２４６を共用する図２に示される場合のように）互いに直接隣接するわけではない。したがって、アグレッサセルおよびターゲットセルの相対的な位置は、（例えば、その他の考慮すべき事項の中でも、メモリアレイの構成、アグレッサセルおよび／またはターゲットセルの電圧に応じて）アレイ２４０のあらゆる場所に配置され得る。したがって、関連するターゲットセルに対するアグレッサセルのその他の取り得る位置と、それらの間の電荷蓄積構造と電荷蓄積構造の結合（例えば、ＦＧ−ＦＧ容量結合）を補償するＤＣＬＵおよびＤＴＤの機能とを示すために、図２は、限定ではなく例として、その他のコンポーネントの中でも、追加的なデータ線（例えば、２４２ｅ−１、２４２ｏ−１、２４２ｏ−３、２４２ｅ−４、および２４２ｏ−４）と、追加的なメモリセルストリング（例えば、２４４ｅ−１、２４４ｏ−１、２４４ｏ−３、２４４ｅ−４、および２４４ｏ−４）と、追加的なアクセス用の線と、追加的なＤＬＣＵ（例えば、２６２−１および２６２−４）とを示す。

本開示で用いる場合、「隣接する（“ａｄｊａｃｅｎｔ，”“ａｄｊａｃｅｎｔ ｔｏ，”および“ｎｅｉｇｈｂｏｒｉｎｇ”）」は、電圧におけるシフトの誘導を（例えば、容量結合により）生じるのに十分に近いメモリセルおよび／またはデータ線を示し得る。例えば、特定のメモリセルは、特定のメモリセルをいくつかのその他のメモリセル（例えば、ターゲットセル）に対するアグレッサセルにさせるのに十分に高い電圧でプログラミングされ得る。したがって、これらのターゲットセルは、その他の取り得る位置の中でも（例えば、その他の考慮すべき事項の中でも、メモリアレイの構成、アグレッサセルおよび／またはターゲットセルの電圧に応じて）、アグレッサセルと同じデータ線、アグレッサセルのデータ線と直接隣接するデータ線、アグレッサセルのデータ線と直接隣接しない（例えば、別の介在するデータ線を有する）データ線、アグレッサセルと同じアクセス用の線、アグレッサセルとは異なる（例えば、アレイ内で対角線上に位置する）アクセス用の線上に配置され得る。

本開示と調和するメモリアレイのいくつかの例（例えば、図２に示されるメモリアレイ２４０）は、ＦＧ−ＦＧ結合の影響を減らすために、ＳＢＬプログラミングをシールド電圧源２５８とシールド電圧供給線２５６と共に利用し得る。しかしながら、隣接するデータ線およびアクセス用の線の間の空間が減らされるにつれて、隣接するセル間のＦＧ−ＦＧ結合の影響は、少なくとも部分的にシールディングの効果を乗り越え得る。したがって、アグレッサおよびターゲットが同じＤＣＬＵを共用しているか否かにかかわらず、隣接するアグレッサメモリセルのデータ状態をターゲットメモリセルのＤＬＣＵに転送することによって、ＦＧ−ＦＧ結合により、少なくとも部分的に生じる影響を克服することは、ＦＧ−ＦＧ結合の影響をさらに補償し得る。例えば、複数のセンス電圧をターゲットセルのためのアクセス用の線に印加することによって得られる適切なデータ状態出力は、ターゲットセルのＤＣＬＵによって蓄積される、隣接するアグレッサメモリセルのデータ状態に関する情報に基づいて選択され得る。

したがって、いくつかの実施形態では、装置（例えば、メモリデバイスおよび／またはシステム）は、第１のメモリセル（例えば、アグレッサメモリセル２４８）に接続される第１のデータ線（例えば、２４２ｅ−２）と、ターゲットメモリセル（例えば、２５０）に接続される第２のデータ線（例えば、２４２ｏ−２）とを含み、ただし、第１およびターゲットメモリセルが、隣接し、第１のメモリセルのデータ状態を判定するように構成される第１のＤＬＣＵ（例えば、２６２−２）を共用する、アレイ（例えば、アレイ２４０）を備え得る。装置は、第２のメモリセル（例えば、アグレッサメモリセル２５２）に接続される第３のデータ線（例えば、２４２ｅ−３）を含み得、ただし、第２のメモリセルは、ターゲットメモリセルに隣接し、そこに関係し、第２のメモリセルのデータ状態を判定するように構成される第２のＤＬＣＵ（例えば、２６２−３）を有する。

装置は、いくつかの実施形態では、第１のＤＬＣＵ（例えば、２６２−２）および第２のＤＬＣＵ（例えば、２６２−３）に選択的に接続されるいくつかのＤＴＤ（例えば、２６６−２）を含み得る。ＤＴＤおよびＤＬＣＵの組み合わせは、装置が、いくつかのＤＴＤを介して、第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を、第２のＤＬＣＵ（例えば、２６２−３）から第１のＤＬＣＵ（例えば、２６２−２）に転送可能にするように構成される。いくつかの実施形態では、第２のメモリセル（例えば、アグレッサメモリセル２５２）のデータ状態は、ターゲットメモリセル（例えば、２５０）のデータ状態をセンシングする要求に応じて、判定され得る。

いくつかの実施形態では、第１のＤＬＣＵ（例えば、２６２−２）は、第１のデータ線（例えば、２４２ｅ−２）に接続される第１のメモリセル（例えば、アグレッサメモリセル２４８）の判定されたデータ状態と、第３のデータ線（例えば、２４２ｅ−３）に接続される第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態とに少なくとも部分的に基づいて、第２のデータ線（例えば、２４２ｏ−２）に接続されるターゲットメモリセル（例えば、２５０）のデータ状態を判定するように構成される。第１のＤＬＣＵ（例えば、２６２−２）は、ターゲットメモリセル（例えば、２５０）が接続される選択されたアクセス用の線（例えば、２４６）に複数のセンス電圧を印加することによるいくつかのデータ状態出力に少なくとも部分的に基づいて、ターゲットメモリセル（例えば、２５０）のデータ状態を判定するように構成される。

図３は、本開示のいくつかの実施形態による共用ＤＬＣＵ３６２を示すブロック図である。ＤＬＣＵ３６２は、例えば、図２に関連して説明されるＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４などのＤＬＣＵであり得る。ＤＬＣＵ３６２は、メモリアレイの偶数／奇数のデータ線の対によって共用され得、そこに、インターフェース線３６０（例えば、図２に示されるインターフェース線２６０−１、２６０−２、２６０−３、および２６０−４）に選択的に接続される絶縁デバイス（例えば、図２に示される絶縁デバイス２５４および２５５）を介して選択的に接続され得る。すなわち、ＤＬＣＵ３６２は、各偶数／奇数のデータ線対が１つのＤＬＣＵを共用するアーキテクチャに含められ得る。

ＤＬＣＵ３６２は、本明細書に説明される実施形態によるメモリ装置を動作させるように用いられ得る。例えば、ＤＬＣＵ３６２は、本開示のいくつかの実施形態によるメモリセルのセンシング（例えば、読み出し）と関係して用いられ得る。各ＤＬＣＵ３６２（例えば、図２に関連して説明されるＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４）は、そこに選択的に接続されるデータ線に関係するメモリセルのデータ状態を記憶し、異なるＤＬＣＵ（例えば、ターゲットメモリセルと関係するＤＬＣＵ）に選択的に接続されたメモリセルの記憶されたデータ状態を転送するように構成され得る。例として、ＤＴＤ（図２に関連して説明されるＤＴＤ２６６−１、２６６−２、２６６−３、および２６６−４など）は、記憶されたデータ状態をあるＤＬＣＵから別のＤＬＣＵに転送することと関連して用いられ得る。ＤＬＣＵ３６２（例えば、図２に関連して説明されるＤＬＣＵ２６２−１、２６２−２、２６２−３、および２６２−４）は、ターゲットメモリセルのデータ状態を判定するために、ターゲットメモリセルに接続される選択されたアクセス用の線（例えば、ターゲットセル２５０に接続される選択されたアクセス用の線２４６は図２に示される）に複数のセンス電圧を印加することによって得られる適切なデータ状態出力を選択するように用いられ得る。これらおよびその他のデータ動作は、例えば、各ＤＬＣＵ３６２のエラボレーションコンポーネント（ＥＬＡＢ）３７５によって、実行され得る。

ＤＬＣＵ３６２はまた、いくつかのデータキャッシュコンポーネントを含む。データキャッシュコンポーネントは、保存したデータをＥＬＡＢ３７５に入力するおよび／または出力データをＥＬＡＢ３７５から保存するいくつかの静的データキャッシュ（例えば、３７６の静的キャッシュ１および３７７の静的キャッシュ２）、いくつかの動的キャッシュ（例えば、３７８の動的キャッシュ）、一次データキャッシュおよび／または二次データキャッシュ（図示せず）、組み合わせ要素（例えば、その他の関数の中でも、ＡＮＤ／ＯＲ演算を実行する）、ならびに／またはその他のメモリおよび／または回路を含み得る。一部の実施形態では、ＤＬＣＵ３６２および／または関係するコンポーネントは、インターフェース線３７２を介して、外部回路（例えば、コントローラ、プロセッサ、および／またはその他の外部回路）に接続され得る。いくつかの実施形態では、ＤＬＣＵ３６２は、アグレッサセルのデータ線が選択的に接続される別のＤＬＣＵから（例えば、インターフェース線３６０を介して）アグレッサセルのデータ状態を受信することによって、その関係するデータ線偶数／奇数対以外のデータ線に接続されたアグレッサメモリセルのデータ状態（例えば、プログラミングされた状態）を判定するために用いられ得る。

いくつかの実施形態では、３７６のキャッシュ１、３７７の静的キャッシュ２、および３７８の動的キャッシュは、図３に示されていないＤＬＣＵ３６２のその他のコンポーネントと共に、判定されたデータ状態を記憶および／または交換するために用いられ得る。例えば、これらのキャッシュは、同じＤＬＣＵ（例えば、図２のＤＬＣＵ２６２−２に選択的に接続されるアグレッサメモリセル２４８）に選択的に接続されるアグレッサメモリセルに関して、および／または隣接するＤＬＣＵ（例えば、図２のＤＬＣＵ２６２−３に選択的に接続されるアグレッサメモリセル２５２）に選択的に接続されるアグレッサメモリセルに関して判定されたデータ状態を記憶および／または交換するために用いられ得る。一部の例では、アグレッサセルは、ターゲットメモリセル（例えば、図２のＤＬＣＵ２６２−２に選択的に接続されるターゲットメモリセル２５０）と同じアクセス用の線（例えば、図２のアクセス用の線２４６）を共用し得る。これらのデータキャッシュは、例えば、ＥＬＡＢ３７５コンポーネントに、および／またはＥＬＡＢ３７５コンポーネントと、判定されたデータ状態に関する情報を供給および／または交換し得る。

したがって、本明細書に説明されるように、２つまたは３つ以上の隣接するアグレッサメモリセルの判定されたデータ状態は、ＤＬＣＵ３６２に選択的に接続される偶数／奇数の対のデータ線に接続されるターゲットメモリセル上で実行される読み出し動作に組み込まれ得る。例えば、その他の動作の中でも、ＥＬＡＢ３７５は、本開示の様々な実施形態で説明されるように、２つまたは３つ以上の隣接するアグレッサメモリセルの判定されたデータ状態に少なくとも部分的に基づいて、ターゲットメモリセルに複数の異なるセンス電圧を印加することにより得られる、いくつかの出力状態の中から適切な出力データ状態を判定し得る。

図４は、本開示のいくつかの実施形態によって動作されるメモリデバイス４８４を有する電子メモリシステム４８０の形態の装置のブロック図を示している。メモリシステム４８０は、いくつかのプロセッサ４８２、いくつかのプロセッサ４８２を含むコンピューティングデバイス、および／またはメモリデバイス４８４に接続される（例えば、４８６）特定用途向け集積回路（ＡＳＩＣ）を含み得、これは、それ自体が「装置」であるとみなされ得る。メモリデバイス４８４は、メモリアレイ４８９を含み得る。メモリアレイ４８９は、それぞれ図１および図２に関連して本明細書に説明されるメモリアレイ１００および２４０に類似し得る。１つのメモリアレイ４８９が図４に示されているが、本開示の実施形態はそのように限定されるものではない。メモリデバイス４８４のメモリアレイ４８９は、例えば、本明細書に説明されるような、ＮＡＮＤアーキテクチャのフローティングゲートフラッシュメモリセルを含み得る。

メモリデバイス４８４は、メモリアレイ４８９に接続される制御回路４８７（例えば、コントローラ）を含む。コントローラ４８７は、本明細書に説明される１つまたは２つ以上の実施形態にしたがって、メモリセル上でのセンス（例えば、読み出し）動作などの様々な動作の実行を制御するように構成される。コントローラ４８７は、例えば、センス回路（例えば、ＤＬＣＵ）を用いて、メモリアレイ４８９のメモリセルのデータ状態（例えば、プログラミングされた状態）のセンシングを制御することによって、メモリアレイ４８９におけるデータのセンシングを制御し得る。コントローラ４８７は、例えば、隣接するアグレッサセルの電位データ状態の組み合わせに基づいて、特定のアクセス用の線への複数の異なるセンス電圧の印加、ならびに／あるいは複数の異なるセンス電圧の数および／または特定の電圧の判定を制御し得る。いくつかの実施形態では、コントローラ４８７は、プロセッサ４８２からの命令を実行して、本開示の実施形態による動作を実行することに携わる。コントローラ４８７は、状態機械、シーケンサ、または何らかのその他のタイプのコントローラであり得る。当業者には当然のことながら、追加の回路および制御信号が提供されてもよく、また説明し易くするために図４のメモリデバイスの詳細は、省略されている。

本明細書に説明されるように、本開示のいくつかの実施形態では、図２から図４に示されるものなどの装置は、第１のメモリセル（例えば、アグレッサメモリセル２４８）に接続される第１のデータ線（例えば、２４２ｅ−２）と、ターゲットメモリセル（例えば、２５０）に接続される第２のデータ線（例えば、２４２ｏ−２）とを含み得、ただし、第１のメモリセルは、ターゲットメモリセルに隣接する。第３のデータ線（例えば、２４２ｅ−３）は、第２のメモリセル（例えば、アグレッサメモリセル２５２）に接続され得、ただし、第２のメモリセルは、ターゲットメモリセルに隣接する。

いくつかの実施形態は、回路（例えば、ＤＬＣＵ２６２−２、２６２−３、および３６２、ＤＴＤ２６６−２、Ｅｎ１ ２６４−１、Ｅｎ２ ２６４−２、制御回路４８７など）を備え得る。回路は、いくつかの実施形態では、選択されたアクセス用の線（例えば、２４６）および第２のデータ線（例えば、２４２ｏ−２）に接続されるターゲットメモリセル（例えば、２５０）のデータ状態をセンシングするための要求に応じて、選択されたアクセス用の線（例えば、２４６）および第１のデータ線（例えば、２４２ｅ−２）に接続される第１のメモリセル（例えば、アグレッサメモリセル２４８）のデータ状態を判定するように構成され得る。回路は、選択されたアクセス用の線（例えば、２４６）および第２のデータ線（例えば、２４２ｏ−２）に接続されるターゲットメモリセル（例えば、２５０）のデータ状態をセンシングするための要求に応じて、選択されたアクセス用の線（例えば、２４６）および第３のデータ線（例えば、２４２ｅ−３）に接続される第２のメモリセル（例えば、アグレッサメモリセル２５２）のデータ状態を判定するようにさらに構成され得る。加えて、回路は、第１のメモリセル（例えば、アグレッサメモリセル２４８）の判定されたデータ状態と、第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態とに少なくとも部分的に基づいて、選択されたアクセス用の線（例えば、２４６）および第２のデータ線（例えば、２４２ｏ−２）に接続されるターゲットメモリセル（例えば、２５０）のデータ状態を判定するように構成され得る。

回路は、いくつかの実施形態では、複数のセンス電圧を選択されたアクセス用の線（例えば、２４６）に印加するように構成され得、複数のセンス電圧が、第１および第２のメモリセル（例えば、アグレッサメモリセル２４８および２５２）の電位データ状態の組み合わせに少なくとも部分的に基づき、また複数のセンス電圧が、いくつかのデータ状態を出力する。回路は、本明細書のいくつかの実施形態で説明されるように、判定されたデータ状態に少なくとも部分的に基づいて、いくつかのデータ状態のうちの１つを選択するように構成され得る。

いくつかの実施形態では、回路は、いくつかのＤＴＤ（例えば、２６６−２）を含んで、第１のメモリセル（例えば、アグレッサメモリセル２４８）とターゲットメモリセル（例えば、２５０）との間に共用される第１のＤＬＣＵ（例えば、２６２−２）に、第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を転送し得る。いくつかのＤＴＤ（例えば、２６６−２）は、いくつかの実施形態では、第１のＤＬＣＵ（例えば、２６２−２）のインターフェース線（例えば、２６０−２）と、第２のＤＬＣＵ（例えば、２６２−３）のインターフェース線（例えば、２６６−３）との間に選択的に接続され得る。イネーブル信号（例えば、Ｅｎ１ ２６４−１および／またはＥｎ２ ２６４−２）は、いくつかのＤＴＤが第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を第１のＤＬＣＵ（例えば、２６２−２）に転送するのを可能にし得る。各ＤＴＤは、いくつかの実施形態では、第１のＤＬＣＵ（例えば、２６２−２）のインターフェース線（例えば、２６０−２）に接続される第１の端子（例えば、ソース／ドレイン）と、第２のＤＬＣＵ（例えば、２６２−３）のインターフェース線（例えば、２６０−３）に接続される第２の端子（例えば、ソース／ドレイン）と、イネーブル信号（例えば、Ｅｎ２ ２６４−２）を受信するように構成されるゲートとを有する、トランジスタ（例えば、２６６−２）を備え得る。

本明細書に説明されるように、本開示のいくつかの実施形態では、図２から図４に示されるものなどの装置は、第１のメモリセル（例えば、アグレッサメモリセル２４８）および第１のＤＬＣＵ（例えば、２６２−２）に接続される第１のデータ線（例えば、２４２ｅ−２）と、第２のメモリセル（例えば、ターゲットメモリセル２５０）および第１のＤＬＣＵ（例えば、２６２−２）に接続される第２のデータ線（例えば、２４２ｏ−２）とを含み得、第２のデータ線は、第１のデータ線に隣接する。装置は、第３のメモリセル（例えば、アグレッサメモリセル２５２）および第２のＤＬＣＵ（例えば、２６２−３）に接続される第３のデータ線（例えば、２４２ｅ−３）を含み得、第３のデータ線は、第２のデータ線に隣接する。

いくつかの実施形態では、制御回路４８７（例えば、示された図２に示されるアレイ２４０または図４に示されるアレイ４８９などのアレイに接続され得るコントローラ）などの制御回路は、第２のメモリセル（例えば、ターゲットメモリセル２５０）のデータ状態を判定するように構成され得る。第２のメモリセル（例えば、ターゲットメモリセル２５０）のデータ状態は、第２のＤＬＣＵ（例えば、２６２−３）から第１のＤＬＣＵ（例えば、２６２−２）に転送された第３のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態と、第１のＤＬＣＵ（例えば、２６２−２）によって判定された第１のメモリセル（例えば、アグレッサメモリセル２４８）の判定されたデータ状態とのうちの少なくとも１つに少なくとも部分的に基づき得る。制御回路４８７は、いくつかの実施形態では、第２のメモリセル（例えば、ターゲットメモリセル２５０）が接続される選択されたアクセス用の線（例えば、２４６）に、複数のセンス電圧を印加して、いくつかのデータ状態を出力するように構成され、および、判定されたデータ状態に少なくとも部分的に基づいて、いくつかのデータ状態のうちの１つを選択するように構成され得る。

第１のＤＴＤ（例えば、２６６−２）は、いくつかの実施形態では、第１のＤＬＣＵ（例えば、２６２−２）のインターフェース線（例えば、２６０−２）と、第２のＤＬＣＵ（例えば、２６２−３）のインターフェース線（例えば、２６０−３）との間に選択的に接続され得、第２のＤＴＤ（例えば、２６６−３）は、第２のＤＬＣＵ（例えば、２６２−３）のインターフェース線（例えば、２６０−３）と、第３のＤＬＣＵ（例えば、２６２−４）のインターフェース線（例えば、２６０−４）との間に選択的に接続され得る。一部の実施形態では、第１のＤＬＣＵは、共用ＤＬＣＵ（例えば、ＳＢＬアーキテクチャにおける２６２−２）であり得、第１および第２のデータ線（例えば、２４２ｅ−２および２４２ｏ−２）は、（例えば、絶縁デバイス２５４および２５５を介して）共用ＤＬＣＵ（例えば、２６２−２）に選択的に接続される。

図２から図４に示されるものなどのアレイ（例えば、２４０）を備え得るメモリのいくつかの動作方法は、第１のデータ線（例えば、２４２ｅ−２）に接続される第１のメモリセル（例えば、アグレッサメモリセル２４８）のデータ状態を判定するステップと、第３のデータ線（例えば、２４２ｅ−３）に接続される第３のメモリセル（例えば、アグレッサメモリセル２５２）のデータ状態を判定するステップと、第１および第３のメモリセルのうちの少なくとも１つの判定されたデータを、第２のメモリセル（例えば、ターゲットメモリセル２５０）が接続される第２のデータ線（例えば、２４２ｏ−２）に対応するＤＬＣＵ（例えば、２６２−２）に転送するステップとを含み得、第２のデータ線が第１のデータ線および第３のデータ線に隣接する。このような方法は、いくつかの実施形態では、転送された判定されたデータに少なくとも部分的に基づいて、第２のメモリセル（例えば、ターゲットメモリセル２５０）のデータ状態を判定するステップを含み得る。

本方法は、いくつかの実施形態では、ＤＬＣＵ（例えば、２６２−２）を第１のデータ線（例えば、２４２ｅ−２）または第２のデータ線（例えば、２４２ｏ−２）に（例えば、絶縁デバイス２５４および２５５を介して）選択的に接続するステップを含み得る。一部の実施形態では、ＤＬＣＵは、動的データキャッシュを備え得る。

いくつかの実施形態では、本方法は、第２のメモリセル（例えば、ターゲットメモリセル２５０）のデータ状態をセンシングする要求に応じて、第１のメモリセル（例えば、アグレッサメモリセル２４８）および第３のメモリセル（例えば、アグレッサメモリセル２５２）のデータ状態を判定するステップを含み得る。ターゲットメモリセルのデータ状態を判定するステップは、ターゲットメモリセルが接続される選択されたアクセス用の線（例えば、２４６）に複数のセンス電圧を印加して、いくつかのデータ状態を出力すること、および、転送されたデータ状態に少なくとも部分的に基づいて、いくつかのデータ状態のうちの１つを選択することによって実行され得る。そのため、ターゲットメモリセルの複数のデータ状態の中から選択されたデータ状態は、アグレッサメモリセルの判定されたデータ状態（例えば、転送された判定されたデータ状態）に少なくとも部分的に基づき得る。

本方法は、いくつかの実施形態では、第１、第２、および／または第３のメモリセルのデータ状態を判定する前に、第１のメモリセル、第２のメモリセル、および第３のメモリセルをＳＢＬ技術によりプログラミングするステップを含み得る。メモリを動作させることには、いくつかの実施形態では、第１、第２、および／または第３のメモリセルをＭＬＣとして動作させることを含み得る。

いくつかの実施形態では、メモリの動作方法は、第１のデータ線に接続される第１のメモリセル（例えば、アグレッサメモリセル２４８）と、第３のデータ線に接続される第２のメモリセル（例えば、アグレッサメモリセル２５２）とによって記憶されたデータを判定するステップを含み得る。第１のメモリセルおよび第２のメモリセルのうちの少なくとも１つによって記憶される判定されたデータは、ターゲットメモリセルが接続される第２のデータ線に選択的に接続される第１のＤＬＣＵに転送され得る。第２のデータ線は、第１のデータ線および第３のデータ線に隣接し得、本方法は、第１のメモリセル、第２のメモリセル、およびターゲットメモリセルが接続される選択されたアクセス用の線に印加される複数のセンス電圧を用いて、ターゲットメモリセル（例えば、２５０）によって記憶されたデータをセンシングするステップを含み得る。いくつかの実施形態では、センス電圧は、第１および第２のメモリセル（例えば、アグレッサメモリセル２４８および２５２）の電位データ状態の組み合わせに少なくとも部分的に基づく。

第１および第２のメモリセル（例えば、アグレッサメモリセル２４８および２５２）の電位データ状態の組み合わせを判定するステップは、いくつかの実施形態では、第１および第２のメモリセル上に蓄積可能な電荷の組み合わせに基づき得る。追加的または代替的に、第１および第２のメモリセルの電位データ状態の組み合わせを判定するステップは、いくつかの実施形態では、第１および第２のメモリセルのそれぞれについての消去状態および未消去状態の組み合わせに基づき得る。

いくつかの実施形態では、本方法は、ターゲットメモリセル（例えば、２５０）に記憶されたデータを判定するための要求に応じて、第１のメモリセルおよび第２のメモリセル（例えば、アグレッサメモリセル２４８および２５２）のデータ状態を判定するステップを含み得る。第１のメモリセルおよびターゲットメモリセルは、第１のＤＬＣＵに選択的に接続され得、第２のメモリセルは、第２のＤＬＣＵに選択的に接続され得る。いくつかの実施形態では、第１のＤＬＣＵおよび第２のＤＬＣＵは、ＤＴＤに選択的に接続され得る。したがって、本方法は、いくつかの実施形態では、第２のメモリセル（例えば、アグレッサメモリセル２５２）によって記憶された判定されたデータを、ＤＴＤを介して、第２のＤＬＣＵから第１のメモリセル（例えば、アグレッサメモリセル２４８）およびターゲットメモリセル（例えば、２５０）に選択的に接続される第１のＤＬＣＵに転送するステップを含み得る。

本開示のいくつかの実施形態では、メモリの動作方法は、第１のデータ線に隣接する第２のデータ線に接続されるターゲットメモリセル（例えば、２５０）のデータ状態をセンシングするための要求に応じて、第１のデータ線に接続される第１のメモリセル（例えば、アグレッサメモリセル２４８）のデータ状態を判定するステップを含み得、ただし、第１および第２のデータ線は、第１の共用ＤＬＣＵに選択的に接続される。本方法は、ターゲットメモリセル（例えば、２５０）のデータ状態をセンシングするための要求に応じて、第２のデータ線に隣接する第３のデータ線に接続される第２のメモリセル（例えば、アグレッサメモリセル２５２）のデータ状態を判定するステップを含み得、ただし、第３のデータ線は、第２の共用ＤＬＣＵに選択的に接続される。本方法は、いくつかの実施形態では、第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を第２の共用ＤＣＬＵから第１の共用ＤＣＬＵに転送するステップと、第２のメモリセル（例えば、アグレッサメモリセル２５２）の転送された判定されたデータ状態に少なくとも部分的に基づいて、ターゲットメモリセル（例えば、２５０）のデータ状態を判定するステップとを含み得る。

いくつかの実施形態では、本方法は、第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を、第１の共用ＤＬＣＵのインターフェース線と第２の共用ＤＬＣＵのインターフェース線との間に選択的に接続されるＤＴＤを介して、第１の共用ＤＬＣＵに転送するステップを含み得る。第２のメモリセル（例えば、アグレッサメモリセル２５２）の判定されたデータ状態を第１の共用ＤＬＣＵに転送するステップは、ＤＴＤに提供されるイネーブル信号に応じて行われ得る。

いくつかの実施形態では、本方法は、第２のメモリセル（例えば、アグレッサメモリセル２５２）の転送された判定されたデータ状態と、ターゲットメモリセルに選択的に接続される第１のＤＬＣＵに転送された、第１のメモリセル（例えば、アグレッサメモリセル２４８）の判定されたデータ状態とのうちの少なくとも１つに少なくとも部分的に基づいて、ターゲットメモリセル（例えば、２５０）のデータ状態を判定するステップを含み得る。ターゲットメモリセルのデータ状態を判定するステップは、いくつかの実施形態では、第１のメモリセル、ターゲットメモリセル、および第２のメモリセルが接続される選択されたアクセス用の線に複数のセンス電圧を印加するステップを含み得、複数のセンス電圧が、第１および第２のメモリセル（例えば、アグレッサメモリセル２４８および２５２）の電位データ状態の組み合わせに少なくとも部分的に基づく。複数のセンス電圧は、第１および第２のメモリセルがプログラム可能である、いくつかの取り得るデータ状態に対応し得、本方法は、第１および第２のメモリセルの判定されたデータ状態に少なくとも部分的に基づいて、いくつかの出力データ状態のうちの１つを選択するステップを含み得る。

＜結論＞
本開示は、メモリセルをセンシングするための装置および方法を含む。例えば、メモリセルのセンシングには、第１のデータ線に接続される第１のメモリセルのデータ状態を判定するステップと、第３のデータ線に接続される第３のメモリセルのデータ状態を判定するステップと、第１および第３のメモリセルのうちの少なくとも１つの判定されたデータを、第２のメモリセルが接続される第２のデータ線に対応するデータ線制御ユニットへ転送するステップであって、第２のデータ線が、第１のデータ線および第３のデータ線に隣接する、転送するステップと、第２のメモリセルのデータ状態を、転送された判定されたデータに少なくとも部分的に基づいて判定するステップとが含まれ得る。

当然のことながら、ある要素が、別の要素「に隣接する（“ａｄｊａｃｅｎｔ,”“ａｄｊａｃｅｎｔ ｔｏ”）」、または「に接続される（“ｃｏｕｐｌｅｄ ｔｏ”）」と称される場合、これは、他方の要素に直接的に隣接、または直接的に接続されることができ、あるいは介在要素が存在するのであってもよい。逆に、ある要素が、別の要素「に直接隣接する（“ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ，”“ｄｉｒｅｃｔｌｙ ａｄｊａｃｅｎｔ ｔｏ”）」、または「に直接接続される（“ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ”）」と称される場合、介在要素または層は存在しない。

本明細書で用いられる場合、「および／または」の語は、列挙される関連項目のうちの１つまたは２つ以上の任意およびすべての組み合わせを含む。本明細書で用いられる場合、「または（ｏｒ）」の語は、特に指示のない限り、論理的に包含的な論理和を意味する。つまり、「ＡまたはＢ」は、（Ａのみ）、（Ｂのみ）、または（ＡおよびＢの両方）を含み得る。換言すると、「ＡまたはＢ」は、「Ａおよび／またはＢ」または「ＡおよびＢのうちの１つまたは２つ以上」を意味し得る。

当然のことながら、第１、第２、第３などの語は、本明細書において様々な要素を記述するのに用いられる場合があり、これらの要素は、これらの語により限定されるべきではない。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、第１の要素は、本開示の教示から逸脱せずに、第２の要素または第３の要素と呼ばれてもよい。

本明細書において特定の実施形態を図示および説明してきたが、当業者であれば、示された特定の実施形態に対して、同じ結果を得るように考案された構成を置き換え得ることを理解するであろう。本開示は、本開示の１つまたは２つ以上の実施形態の適用または変形を包含するように意図されている。上記の説明が、例示的な方法でなされたものであり、制限的な方法でなされたものではないことを理解されたい。上記の実施形態の組み合わせ、および、本明細書に具体的に記載されていないその他の実施形態は、上の説明を検討すれば、当業者には自明である。本開示の１つまたは２つ以上の実施形態の範囲は、上記の構造および方法が用いられるその他の用途を含む。したがって、本開示の１つまたは２つ以上の実施形態の範囲は、添付の特許請求の範囲を基準に、そのような特許請求の範囲が権利範囲に含む均等物の全範囲と共に、定められるべきである。

上記の詳細な説明では、一部の特徴は、本開示を合理化するために単一の実施形態にまとめてある。この開示方法は、本開示の開示されている実施形態が、各請求項に明示的に列挙されている特徴よりも多くの特徴を使用しなければならないという意図を反映するものとして解釈されるべきではない。そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の一部の特徴にある。したがって、以下の特許請求の範囲は、ここに、各請求項が別個の実施形態としてそれ自体で成立している状態で、詳細な説明に組み込まれる。

Claims (10)

1. 第１のメモリセルに接続される第１のデータ線と、
   第２のメモリセルに接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
   第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
   第１及び第２のデータ線制御ユニットと、
   前記第１のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第１の絶縁デバイスと、
   前記第２のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第２の絶縁デバイスと、
   前記第３のデータ線と前記第２のデータ線制御ユニットとの間に設けられた第３の絶縁デバイスと、
   前記第２の絶縁デバイスと前記第３の絶縁デバイスとの間に設けられた第４の絶縁デバイスと、
   を備え、
   前記第１および第３の絶縁デバイスを活性化して、前記第１および第３のデータ線を前記第１および第２のデータ線制御ユニットにそれぞれ接続することにより、第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させると共に、前記第２のデータ線制御ユニットに、前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ、
   前記第２、第３および第４の絶縁デバイスを活性化して、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記第２、第３および第４の絶縁デバイスを介して前記第１のデータ線制御ユニットに転送し、前記第１のデータ線制御ユニットに、前記第３のデータ状態を記憶させ、
   前記第２の絶縁デバイスを活性化して、前記第２のデータ線を前記第１のデータ線制御ユニットに接続することにより、第１のデータ線制御ユニットに、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させる、
   ように構成された装置。
2. 前記第４の絶縁デバイスは、前記２の絶縁デバイスと前記第３の絶縁デバイスとの間に直列に接続された第１および第２のトランジスタを含んで構成され、
   前記第４の絶縁デバイスを活性化することは、前記第１および第２のトランジスタを共に活性化することである、
   請求項１に記載の装置。
3. シールド電源を更に備え、
   前記第１および第２のトランジスタの接続点はシールド電源に結合されるように構成されている、
   請求項２に記載の装置。
4. 第１及び第２のデータ線制御ユニットと、
   前記第１及び第２のデータ線制御ユニットにそれぞれ接続された第１および第２のインターフェース線と、
   第１のメモリセルに接続されると共に、前記第１のインターフェース線に第１の絶縁デバイスを介して接続される第１のデータ線と、
   第２のメモリセルに接続されると共に、前記第１のインターフェース線に第２の絶縁デバイスを介して接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
   第３のメモリセルに接続されると共に、前記第２のインターフェース線に第３の絶縁デバイスを介して接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
   前記第１及び第２のインターフェース線間に設けられ、第１のイネーブル信号により活性化が制御される第１のデータ転送回路と、
   を備え、
   前記第２のデータ線制御ユニットは、前記第３のメモリセルのデータ状態を判定して当該データ状態を第３のデータ状態として記憶すると共に、当該第３のデータ状態を前記第２のインターフェース線、前記第１のデータ転送回路および前記第１のインターフェース線を介して前記第１のデータ線制御ユニットに転送するように構成され、
   前記第１のデータ線制御ユニットは、前記第１のメモリセルのデータ状態を判定して当該データ状態を第１のデータ状態として記憶する共に、当該第１のデータ状態と前記第２のデータ線制御ユニットから前記第２のインターフェース線、前記第１のデータ転送回路および前記第１のインターフェース線を介して転送された前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成されている、
   装置。
5. 第３のデータ線制御ユニットと、
   前記第３のデータ線制御ユニットに接続された第３のインターフェース線と、
   第４のメモリセルに接続されると共に、前記第２のインターフェース線に第４の絶縁デバイスを介して接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線と、
   第５のメモリセルに接続されると共に、前記第３のインターフェース線に第５の絶縁デバイスを介して接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線と、
   前記第２及び第３のインターフェース線間に設けられ、第２のイネーブル信号により活性化が制御される第２のデータ転送回路と、
   を更に備え、
   前記第３のデータ線制御ユニットは、前記第５のメモリセルのデータ状態を判定して当該データ状態を第５のデータ状態として記憶すると共に、当該第５のデータ状態を前記第３のインターフェース線、前記第２のデータ転送回路および前記第２のインターフェース線を介して前記第２のデータ線制御ユニットに転送するように構成され、
   前記第２のデータ線制御ユニットは、記憶している前記第３のデータ状態と前記第３のデータ線制御ユニットから前記第３のインターフェース線、前記第２のデータ転送回路および前記第２のインターフェース線を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定して当該データ状態を第４のデータ状態として記憶するように構成される、
   請求項４に記載の装置。
6. 前記第１および第２のイネーブル信号は互いに独立している、
   請求項５に記載の装置。
7. 前記第１のデータ転送回路は、前記第１のイネーブル信号により導通および非導通が制御される第１のトランジスタを含み、
   前記第２のデータ転送回路は、前記第２のイネーブル信号により導通および非導通が制御される第２のトランジスタを含む、
   請求項６に記載の装置。
8. 第１のメモリセルに接続される第１のデータ線と、
   第２のメモリセルに接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
   第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
   第１及び第２のデータ線制御ユニットと、
   前記第１及び第２のデータ線制御ユニット間に設けられたデータ転送回路と、
   シールド電源と、
   前記シールド電源と前記第１のデータ線との間に設けられた第１の絶縁デバイスと、
   前記第１のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第２の絶縁デバイスと、
   前記シールド電源と前記第２のデータ線との間に設けられた第３の絶縁デバイスと、
   前記第２のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第４の絶縁デバイスと、
   前記シールド電源と前記第３のデータ線との間に設けられた第５の絶縁デバイスと、
   前記第３のデータ線と前記第２のデータ線制御ユニットとの間に設けられた第６の絶縁デバイスと、
   を備え、
   前記第１および第３のデータ線を前記第１および第２のデータ線制御ユニットに前記第２および第６の絶縁デバイスを介してそれぞれ接続することにより、第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させると共に、前記第２のデータ線制御ユニットに、前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ、
   前記データ転送回路を活性化して、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記データ転送回路を介して前記第１のデータ線制御ユニットに転送し、
   前記第２のデータ線を前記第１のデータ線制御ユニットに前記第４の絶縁デバイスを介して接続することにより、第１のデータ線制御ユニットに、前記第１のデータ状態と前記第２のデータ線制御ユニットから前記データ転送回路を介して転送された前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させる、
   ように構成された装置。
9. 前記第１乃至第６の絶縁デバイスの夫々は、トランジスタを含む、
   請求項８に記載の装置。
10. 前記データ転送回路は、別のトランジスタを含む、
    請求項９に記載の装置。

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