JP6286087B2 - メモリセルのセンシング - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 357
- 238000002955 isolation Methods 0.000 claims description 31
- 230000008859 change Effects 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims 6
- 230000004913 activation Effects 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 2
- 238000000034 method Methods 0.000 description 23
- 230000008878 coupling Effects 0.000 description 22
- 238000010168 coupling process Methods 0.000 description 22
- 238000005859 coupling reaction Methods 0.000 description 22
- 230000004044 response Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000007667 floating Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/452—Instruction code
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Description
本開示は、メモリセルをセンシングするための装置および方法を含む。例えば、メモリセルのセンシングには、第1のデータ線に接続される第1のメモリセルのデータ状態を判定するステップと、第3のデータ線に接続される第3のメモリセルのデータ状態を判定するステップと、第1および第3のメモリセルのうちの少なくとも1つの判定されたデータを、第2のメモリセルが接続される第2のデータ線に対応するデータ線制御ユニットへ転送するステップであって、第2のデータ線が、第1のデータ線および第3のデータ線に隣接する、転送するステップと、第2のメモリセルのデータ状態を、転送された判定されたデータに少なくとも部分的に基づいて判定するステップとが含まれ得る。
Claims (10)
- 第1のメモリセルに接続される第1のデータ線と、
第2のメモリセルに接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
第1及び第2のデータ線制御ユニットと、
前記第1のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第1の絶縁デバイスと、
前記第2のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第2の絶縁デバイスと、
前記第3のデータ線と前記第2のデータ線制御ユニットとの間に設けられた第3の絶縁デバイスと、
前記第2の絶縁デバイスと前記第3の絶縁デバイスとの間に設けられた第4の絶縁デバイスと、
を備え、
前記第1および第3の絶縁デバイスを活性化して、前記第1および第3のデータ線を前記第1および第2のデータ線制御ユニットにそれぞれ接続することにより、第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させると共に、前記第2のデータ線制御ユニットに、前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ、
前記第2、第3および第4の絶縁デバイスを活性化して、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記第2、第3および第4の絶縁デバイスを介して前記第1のデータ線制御ユニットに転送し、前記第1のデータ線制御ユニットに、前記第3のデータ状態を記憶させ、
前記第2の絶縁デバイスを活性化して、前記第2のデータ線を前記第1のデータ線制御ユニットに接続することにより、第1のデータ線制御ユニットに、前記第1のデータ状態と前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させる、
ように構成された装置。 - 前記第4の絶縁デバイスは、前記2の絶縁デバイスと前記第3の絶縁デバイスとの間に直列に接続された第1および第2のトランジスタを含んで構成され、
前記第4の絶縁デバイスを活性化することは、前記第1および第2のトランジスタを共に活性化することである、
請求項1に記載の装置。 - シールド電源を更に備え、
前記第1および第2のトランジスタの接続点はシールド電源に結合されるように構成されている、
請求項2に記載の装置。 - 第1及び第2のデータ線制御ユニットと、
前記第1及び第2のデータ線制御ユニットにそれぞれ接続された第1および第2のインターフェース線と、
第1のメモリセルに接続されると共に、前記第1のインターフェース線に第1の絶縁デバイスを介して接続される第1のデータ線と、
第2のメモリセルに接続されると共に、前記第1のインターフェース線に第2の絶縁デバイスを介して接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続されると共に、前記第2のインターフェース線に第3の絶縁デバイスを介して接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
前記第1及び第2のインターフェース線間に設けられ、第1のイネーブル信号により活性化が制御される第1のデータ転送回路と、
を備え、
前記第2のデータ線制御ユニットは、前記第3のメモリセルのデータ状態を判定して当該データ状態を第3のデータ状態として記憶すると共に、当該第3のデータ状態を前記第2のインターフェース線、前記第1のデータ転送回路および前記第1のインターフェース線を介して前記第1のデータ線制御ユニットに転送するように構成され、
前記第1のデータ線制御ユニットは、前記第1のメモリセルのデータ状態を判定して当該データ状態を第1のデータ状態として記憶する共に、当該第1のデータ状態と前記第2のデータ線制御ユニットから前記第2のインターフェース線、前記第1のデータ転送回路および前記第1のインターフェース線を介して転送された前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定して当該データ状態を第2のデータ状態として記憶するように構成されている、
装置。 - 第3のデータ線制御ユニットと、
前記第3のデータ線制御ユニットに接続された第3のインターフェース線と、
第4のメモリセルに接続されると共に、前記第2のインターフェース線に第4の絶縁デバイスを介して接続される第4のデータ線であって、前記第4のデータ線が前記第3のデータ線に隣接する、第4のデータ線と、
第5のメモリセルに接続されると共に、前記第3のインターフェース線に第5の絶縁デバイスを介して接続される第5のデータ線であって、前記第5のデータ線が前記第4のデータ線に隣接する、第5のデータ線と、
前記第2及び第3のインターフェース線間に設けられ、第2のイネーブル信号により活性化が制御される第2のデータ転送回路と、
を更に備え、
前記第3のデータ線制御ユニットは、前記第5のメモリセルのデータ状態を判定して当該データ状態を第5のデータ状態として記憶すると共に、当該第5のデータ状態を前記第3のインターフェース線、前記第2のデータ転送回路および前記第2のインターフェース線を介して前記第2のデータ線制御ユニットに転送するように構成され、
前記第2のデータ線制御ユニットは、記憶している前記第3のデータ状態と前記第3のデータ線制御ユニットから前記第3のインターフェース線、前記第2のデータ転送回路および前記第2のインターフェース線を介して転送された前記第5のデータ状態との両方に基づいて、前記第4のメモリセルのデータ状態を判定して当該データ状態を第4のデータ状態として記憶するように構成される、
請求項4に記載の装置。 - 前記第1および第2のイネーブル信号は互いに独立している、
請求項5に記載の装置。 - 前記第1のデータ転送回路は、前記第1のイネーブル信号により導通および非導通が制御される第1のトランジスタを含み、
前記第2のデータ転送回路は、前記第2のイネーブル信号により導通および非導通が制御される第2のトランジスタを含む、
請求項6に記載の装置。 - 第1のメモリセルに接続される第1のデータ線と、
第2のメモリセルに接続される第2のデータ線であって、前記第2のデータ線が前記第1のデータ線に隣接する、第2のデータ線と、
第3のメモリセルに接続される第3のデータ線であって、前記第3のデータ線が前記第2のデータ線に隣接する、第3のデータ線と、
第1及び第2のデータ線制御ユニットと、
前記第1及び第2のデータ線制御ユニット間に設けられたデータ転送回路と、
シールド電源と、
前記シールド電源と前記第1のデータ線との間に設けられた第1の絶縁デバイスと、
前記第1のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第2の絶縁デバイスと、
前記シールド電源と前記第2のデータ線との間に設けられた第3の絶縁デバイスと、
前記第2のデータ線と前記第1のデータ線制御ユニットとの間に設けられた第4の絶縁デバイスと、
前記シールド電源と前記第3のデータ線との間に設けられた第5の絶縁デバイスと、
前記第3のデータ線と前記第2のデータ線制御ユニットとの間に設けられた第6の絶縁デバイスと、
を備え、
前記第1および第3のデータ線を前記第1および第2のデータ線制御ユニットに前記第2および第6の絶縁デバイスを介してそれぞれ接続することにより、第1のデータ線制御ユニットに、前記第1のメモリセルのデータ状態を判定させて当該データ状態を第1のデータ状態として記憶させると共に、前記第2のデータ線制御ユニットに、前記第3のメモリセルのデータ状態を判定させて当該データ状態を第3のデータ状態として記憶させ、
前記データ転送回路を活性化して、前記第3のデータ状態を前記第2のデータ線制御ユニットから前記データ転送回路を介して前記第1のデータ線制御ユニットに転送し、
前記第2のデータ線を前記第1のデータ線制御ユニットに前記第4の絶縁デバイスを介して接続することにより、第1のデータ線制御ユニットに、前記第1のデータ状態と前記第2のデータ線制御ユニットから前記データ転送回路を介して転送された前記第3のデータ状態との両方に基づいて、前記第2のメモリセルのデータ状態を判定させて当該データ状態を第2のデータ状態として記憶させる、
ように構成された装置。 - 前記第1乃至第6の絶縁デバイスの夫々は、トランジスタを含む、
請求項8に記載の装置。 - 前記データ転送回路は、別のトランジスタを含む、
請求項9に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/486,767 | 2012-06-01 | ||
US13/486,767 US9001577B2 (en) | 2012-06-01 | 2012-06-01 | Memory cell sensing |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015515258A Division JP6329137B2 (ja) | 2012-06-01 | 2013-05-31 | メモリセルのセンシング |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017142878A JP2017142878A (ja) | 2017-08-17 |
JP6286087B2 true JP6286087B2 (ja) | 2018-02-28 |
Family
ID=49670083
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015515258A Active JP6329137B2 (ja) | 2012-06-01 | 2013-05-31 | メモリセルのセンシング |
JP2017081056A Active JP6286087B2 (ja) | 2012-06-01 | 2017-04-17 | メモリセルのセンシング |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015515258A Active JP6329137B2 (ja) | 2012-06-01 | 2013-05-31 | メモリセルのセンシング |
Country Status (7)
Country | Link |
---|---|
US (2) | US9001577B2 (ja) |
EP (1) | EP2859554B1 (ja) |
JP (2) | JP6329137B2 (ja) |
KR (1) | KR101645844B1 (ja) |
CN (1) | CN104395966B (ja) |
TW (1) | TWI532044B (ja) |
WO (1) | WO2013181591A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150170754A1 (en) * | 2013-01-17 | 2015-06-18 | Empire Technology Development Llc | Mitigating Inter-Cell Interference |
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KR20160094154A (ko) * | 2015-01-30 | 2016-08-09 | 에스케이하이닉스 주식회사 | 데이터 전송 회로 |
KR102369307B1 (ko) * | 2015-12-02 | 2022-03-03 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
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-
2012
- 2012-06-01 US US13/486,767 patent/US9001577B2/en active Active
-
2013
- 2013-05-31 JP JP2015515258A patent/JP6329137B2/ja active Active
- 2013-05-31 KR KR1020147035924A patent/KR101645844B1/ko active IP Right Grant
- 2013-05-31 CN CN201380034820.6A patent/CN104395966B/zh active Active
- 2013-05-31 TW TW102119450A patent/TWI532044B/zh active
- 2013-05-31 WO PCT/US2013/043702 patent/WO2013181591A1/en unknown
- 2013-05-31 EP EP13798041.3A patent/EP2859554B1/en active Active
-
2015
- 2015-03-19 US US14/663,179 patent/US9576674B2/en active Active
-
2017
- 2017-04-17 JP JP2017081056A patent/JP6286087B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
TW201403606A (zh) | 2014-01-16 |
EP2859554B1 (en) | 2019-07-24 |
EP2859554A4 (en) | 2016-03-09 |
CN104395966B (zh) | 2018-01-30 |
CN104395966A (zh) | 2015-03-04 |
KR101645844B1 (ko) | 2016-08-04 |
US9576674B2 (en) | 2017-02-21 |
KR20150014510A (ko) | 2015-02-06 |
JP6329137B2 (ja) | 2018-05-23 |
US20130322170A1 (en) | 2013-12-05 |
EP2859554A1 (en) | 2015-04-15 |
WO2013181591A1 (en) | 2013-12-05 |
JP2017142878A (ja) | 2017-08-17 |
JP2015518232A (ja) | 2015-06-25 |
US20150194218A1 (en) | 2015-07-09 |
US9001577B2 (en) | 2015-04-07 |
TWI532044B (zh) | 2016-05-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180202 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |