JP6279266B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置に関する。さらに本発明は、半導体装置の製造方法に関する。

ＷＯ２０１１／１０７４８７Ａ１号には、半導体装置および半導体装置の製造方法が記載されている。この半導体装置は、複数の光学的なセンサ素子を含んでいる。これらのセンサ素子の半導体領域はＳＯＩ基板から構造化されている。各光学的なセンサ素子は、金属から成る支持部材およびボンディング接続部を介して、担体基板に固定されている。

ＷＯ２０１１／１０７４８７Ａ１号

半導体装置内で短絡および／または漏れ電流が生じるのを確実に阻止すること。

少なくとも１つのトランスデューサー素子の少なくとも１つの半導体領域および少なくとも１つのトランスデューサー素子に形成されている導電性構造体が完全に少なくとも１つの絶縁材料内に埋設されている、ことを特徴とする半導体装置および半導体装置の製造方法。

製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な平面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第１の実施形態を説明するための基板の概略的な横断面図 製造方法の第２の実施形態を説明するための基板の概略的な横断面図 製造方法の第２の実施形態を説明するための基板の概略的な横断面図 製造方法の第２の実施形態を説明するための基板の概略的な横断面図 製造方法の第２の実施形態を説明するための基板の概略的な横断面図 製造方法の第２の実施形態を説明するための基板の概略的な平面図 半導体装置の第１の実施形態の概略図 半導体装置の第２の実施形態の概略図 半導体装置の第３の実施形態の概略図 半導体装置の第４の実施形態の概略図

少なくとも１つのトランスデューサー素子の少なくとも１つの半導体領域、および、少なくとも１つのトランスデューサー素子に形成された導電性構造体を完全に、少なくとも１つの絶縁材料内に埋設することは、少なくとも１つの半導体領域と、実質的にこの少なくとも１つの半導体領域に平行に配向されている、この少なくとも１つの半導体領域に（直接的に）接触している導電性構造体とが、少なくとも１つの絶縁材料内に完全に埋設されることを意味する。これは、少なくとも１つのトランスデューサー素子の完全な（周囲）表面パッシベーション化としても置き換え可能である。

本発明の利点
少なくとも１つのトランスデューサー素子およびこの少なくとも１つのトランスデューサー素子に形成された導電性構造体を、少なくとも１つの導電性材料内に完全に埋め込むことによって、本発明の半導体装置内で短絡および／または漏れ電流が生じるのが、確実に阻止される。従って、本発明によって実現可能な、少なくとも１つのトランスデューサー素子およびこのトランスデューサー素子に形成された導電性構造体、殊に少なくとも１つのトランスデューサー素子と担体基板との間のリード線のパッシベーション化は本発明の半導体装置の信頼性を有利に向上させることができる。

以降に詳細に記載されるように、本発明は殊に、担体基板に向けて配向されている、少なくとも１つのトランスデューサー素子の表面の有利なパッシベーション化を可能にする。このようにして、障害となる表面漏れ電流および／または高い信号ノイズが阻止される。従って従来の半導体装置でしばしば行われていた制限的な熱ソリューションは、本発明の半導体装置では行われない。

さらに、本発明の製造方法によって、以降でより詳細に説明するように、全ての構造体がエッチングストップを用いたプロセスステップを介して製造される。従って、エッチングステップの時間的な制限は、本発明の製造方法においては生じない。これによって、大量生産時にも、少なくとも１つのトランスデューサー素子の構造体寸法を比較的正確に保持することが可能である。従って本発明の製造方法は、大量生産における半導体装置の迅速かつ低コストの製造のために使用される。

有利には、少なくとも１つの、少なくとも部分的に導電性の支持部材は、少なくとも１つのボンディング接続部を含む。従って、少なくとも１つのトランスデューサー素子は、比較的容易に、担体基板に固定的に配置される。

有利な実施形態では、少なくとも１つのトランスデューサー素子に形成されている構造体は、割り当てられているトランスデューサー素子の少なくとも１つの半導体領域の担体基板に向けて配向されている面に形成されている。これによってこの構造体は付加的に保護される。

例えば、少なくとも１つのトランスデューサー素子は、光学的なセンサ素子および／または画像ピクセルとして形成される。殊に、この少なくとも１つのトランスデューサー素子は、少なくとも１つのダイオードを、温度測定のために有している。本発明の製造方法を用いて、このような半導体装置が大量生産において、低コストに、容易にかつ有利には高い歩留まりで製造可能である。

有利な実施形態では、少なくとも１つのトランスデューサー素子はそれぞれ複数の量子薄膜を有している。これは次のように形成されている。すなわち、量子薄膜の最大境界面が、コンタクト面に対して垂直に、および／または、少なくとも１つのトランスデューサー素子に向けて配向されている担体基板の外面に対して垂直に配向されているように形成されている。以降でより詳細に説明するように、この場合には、量子薄膜は、析出された唯一の層から構造化される。

上述した実施例形態と択一的にまたは組み合わせて、少なくとも１つのトランスデューサー素子を、担体基板と逆の方向に向けられている、割り当てられているトランスデューサー素子の外面に形成されている吸収層を含むことができる。このように形成されたトランスデューサー素子も、光学的なセンサ素子および／または画像ピクセルとして良好に適している。

上述した利点は、相応する製造方法を実施することによっても実現可能である。製造方法は殊に、上述した実施形態および発展形態に相応して発展可能である。

本発明による方法のさらなる特徴および利点を、以降で、図面に基づいて詳細に説明する。

図１Ａ〜１Ｉは、製造方法の第１の実施形態を説明するための基板の概略的な横断面図および平面図を示している。

図１Ａ〜１Ｉによって概略的に再現された製造方法では、少なくとも１つのトランスデューサー素子１０は、半導体基板１２から少なくとも部分的に構造化されている。この少なくとも１つのトランスデューサー素子１０は例えば、熱光学（ＩＲ）センサ素子および／または画像ピクセルとして、例えば以降で説明する製造方法において形成される。しかし、この製造方法が少なくとも１つのトランスデューサー素子１０の特定のタイプに制限されないことに留意されたい。その代わりに、多数の種々に形成されたトランスデューサー素子１０が以降に記載する製造方法によって形成される。

ここに記載された実施形態では、半導体基板１２は、ＳＯＩ基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）である。これは、半導体ウェハ１４と、半導体ウェハ１４の表面を覆っている二酸化ケイ素層１６と、この二酸化ケイ素層１６によって半導体ウェハ１４と分離されている半導体層１８とを含んでいる。有利には、半導体層１８は、単結晶ケイ素層である。しかしこの製造方法は、半導体基板１２としてのＳＯＩ基板の使用に制限されない。

図１Ａに示されているように、例えば、複数の貫通している陥入部２０をエッチングすることによって、少なくとも１つの後のトランスデューサー素子１０の少なくとも１つの半導体領域２２（半導体アイランド）を半導体層１８から構造化することができる。半導体基板１２としてＳＯＩ基板を使用することによって、後の少なくとも１つのトランスデューサー素子１０の少なくとも１つの単結晶半導体領域２２が実現される。この場合には、後の少なくとも１つのトランスデューサー素子１０の少なくとも１つの半導体領域２２は、（ほぼ）粒界ノイズを有していない。これは、通常、多結晶ケイ素から成る従来のセンサ素子／画像ピクセルの熱的な解決方法を制限してしまう。ここに記載されている製造方法のように、複数の半導体領域２２を各トランスデューサー素子１０に対して提供することもできる。

製造方法法の選択的なステップでは、少なくとも１つの線路２４が担体基板２６上に形成される。担体基板２６も、ケイ素等の少なくとも１つの半導体材料を有することができる。有利には少なくとも１つの線路２４が、担体基板２６の外面２８に被着された少なくとも１つの絶縁層３０内に埋設されている。この少なくとも１つの絶縁層３０内に陥入部３２を形成／エッチングすることによって、少なくとも１つの線路２４の後の接触接続に利用されるコンタクト領域３４のみが、少なくとも１つの絶縁層３０の絶縁材料から露出される。このような結果は、図１Ａに示されている。

半導体層１８内に構造化された、貫通している陥入部２０は、少なくとも１つのトランスデューサー素子１０を形成する後続のステップにおいて、絶縁材料３６、例えば二酸化ケイ素によって充填される。次に選択的に、平坦化によって、少なくとも１つの絶縁材料３６の突出部が除去される。さらに、後の少なくとも１つのトランスデューサー素子１０の半導体領域２２（半導体アイランド）内にドーピング部３８が埋設される。このドーピング部３８によって、後の少なくとも１つのトランスデューサー素子１０の半導体領域２２の少なくとも部分領域が導電性に形成される。ドーピング部３８の濃度およびイオンは、少なくとも１つのトランスデューサー素子１０の後の用途に対して特別に選択される。図１Ｂは、ドーピング部３８の形成後の半導体基板１２を示している。

選択的に、第１の中間絶縁層４０が、後の少なくとも１つのトランスデューサー素子１０半導体領域２２上に被着される。その後、犠牲層４２がこの第１の中間絶縁層４０上に析出され、ここから、絶縁層領域４４から構造化される。場合によっては、犠牲層領域４４は完全に、第２の中間絶縁層４６によって覆われる。次に、中間絶縁層４０および４６を通って、陥入部４８が構造化／エッチングされる。これらの陥入部は、有利にはドーピング部３８で／ドーピング部３８の近傍での、半導体領域２２の部分面５０を、露出させる。この結果は図１Ｃに示されている。

次に少なくとも１つの金属が、少なくとも１つトランスデューサー素子１０の半導体領域２２の部分面５０上に析出される。さらに、陥入部４８に隣接する、第２の中間絶縁層４６の部分表面が、少なくとも１つのこの金属によって覆われ、これによって、導電性構造体５２が少なくとも１つの後のトランスデューサー素子１０に形成される。完成した半導体装置での導電性構造体の機能については、以下でさらに言及する。

導電性構造体５２は、次に、少なくとも１つの外側絶縁層５４によって完全に覆われる。この後、少なくとも１つの外側絶縁層５４を通る少なくとも１つの貫通している陥入部５６が、構造化／エッチングされ、この陥入部は導電性構造体５２の少なくとも１つのコンタクト領域５８を露出させる。図１Ｄは、導電性構造体５２での少なくとも１つのコンタクト領域５８が露出された後の半導体基板１２を示している。選択的に、さらに、エッチングホール６４が犠牲層領域４４までエッチングされる。しかしこれは導電性構造体を露出させない。

少なくとも１つのトランスデューサー素子１０は、既に上述した担体基板２６で、少なくとも１つの導体路２４と結合される。ここでこの少なくとも１つのトランスデューサー素子１０は、少なくとも１つの導電性（中間）支持部材を介して、少なくとも１つの導体路４０に電気的に結合されている。この支持部材は、担体基板２６のコンタクト面６０と、担体基板２６に向かって配向されている、トランスデューサー素子１０の内面６２との間に配置されている。少なくとも１つのトランスデューサー素子１０は、少なくとも１つの導電性（中間）支持部材を介して、担体基板２６のコンタクト面６０に配置され、これによって、トランスデューサー素子１０の内面６２は、担体基板２６のコンタクト面６０から間隔を空けて保持される。これは、少なくとも１つのトランスデューサー素子１０を担体基板２６に結合させた後に、少なくとも１つのエアギャップが面６０と６２との間に存在していることによっても置き換え可能である。

有利には、少なくとも１つのトランスデューサー素子１０は、導電性の（中間）支持部材のボンディング接続部によって担体基板２６に結合される。ボンディング金属化部として形成されるボンディング接続部は、例えば銅またはスズから形成される。このために銅６６が担体基板２６の少なくとも１つの線路２４の少なくとも１つのコンタクト領域３４上と、少なくとも１つのトランスデューサー素子１０に形成されている導電性構造体５２の少なくとも１つのトランスデューサー素子１０の対応するコンタクト領域５８に析出される。次にスズ６８が、少なくとも１つのコンタクト領域３４ないしは５８上に析出される。これは図１Ｅに示されている。

図１Ｆは、少なくとも１つのトランスデューサー素子１０と担体基板２６との間の、ボンディング金属化部７０として形成されている導電性（中間）支持部材を示している。図１Ｆから見て取れるように、ここに示されている製造方法の実施形態では、少なくとも１つのトランスデューサー素子１０に形成されている導電性構造体５２は、割り当てられているトランスデューサー素子１０の少なくとも１つの半導体領域２２の、担体基板２６に少なくとも１つのトランスデューサー素子１０を取り付ける際に、担体基板２６の方に配向されている側に形成されている。これによって、導電性構造体５２の付加的な保護が保証される。

選択的に、担体基板２６に少なくとも１つのトランスデューサー素子１０を取り付けた後、半導体ウェハ１４をエッチングして戻す、殊に除去することができる。図１Ｇは、半導体ウェハ１４を除去した後の、製造方法の中間製品の概略的な平面図を示している。ここで二酸化ケイ素層１６は、見やすくするために、図示されていない。図示された導電性構造体５２はハンギング構造体５２ａ、配線構造体５２ｂおよび反射器構造体５２ｃを含んでいる。各ハンギング構造体５２ａは、割り当てられた（中間）支持部材／ボンディング金属化部７０とともに、割り当てられているトランスデューサー素子１０のハンギング／支持部を形成している。ここでこのトランスデューサー素子１０は、少なくとも２つのハンギング／支持部を介して機械的に担体基板２６と接続されており、電気的に担体基板２６の少なくとも２つの線路２４に結合されている。少なくとも１つの配線構造体５２ｂによって、少なくとも２つの半導体領域２２が相互に接続される。反射器構造体５２ｃは、完成したトランスデューサー素子１０の光学的な感度を改善する。

図１Ｈに示されている別の選択的なステップでは、担体基板２６と逆の方向に配向されている、少なくとも１つのトランスデューサー素子１０の外面７２に、吸収層７４が形成されている。この吸収層７４の代わりに、またはこの吸収層７４に加えて、吸収構造体、例えばプラズモン共振構造体、フォトニック結晶および／またはλ／４共振器を、外面７２に形成することもできる。

少なくとも１つのトランスデューサー素子１０を開放するために、すぐ前の半導体基板１２と、その上に析出されている層４０、４６、５４および７４を通る分断溝７６をエッチングすることができる。この結果は図１Ｉに示されている。

分断溝７６のエッチング時に犠牲層領域４４が露出される領域において、これは後続の犠牲層エッチングによって除去される。この犠牲層エッチングは例えば、ＸｅＦ_２および／またはＣＩＦ_３を用いて実施される（犠牲層エッチングの結果は図３に示されている）。

この製造方法において、少なくとも１つの半導体領域２２と、少なくとも１つのトランスデューサー素子１０と、少なくとも１つのトランスデューサー素子１０に形成されている導電性構造体５２とが完全に、少なくとも１つの絶縁材料（領域３６、４０、４６および５４）内に埋設されることに留意されたい。これは、殊に、少なくとも１つの（中間）支持部材、有利にはボンディング金属化部７０のみが、この製造方法の終了後に、少なくとも１つの絶縁材料によって覆われていない、ということである。少なくとも１つの絶縁材料は、例えば、二酸化ケイ素である。しかし、少なくとも１つの半導体領域１０およびこの半導体領域に形成されている導電性構造体５２の完全な埋設が、二酸化ケイ素の使用に制限されていないことに留意されたい。二酸化ケイ素の代わりに、または、二酸化ケイ素に加えて、別の絶縁材料も、少なくとも１つのトランスデューサー素子１０およびトランスデューサー素子に形成されている導電性構造体５２の埋設／パッシベーション化に使用可能である。

少なくとも１つの半導体領域２２および、少なくとも１つのトランスデューサー素子に形成された導電性構造体５２を少なくとも１つの導電材料内に完全に埋設することは有利には、少なくとも１つのトランスデューサー素子１０の少なくとも１つの半導体領域２２と、少なくとも１つの半導体領域２２に実質的に平行に配向されている、少なくとも１つの半導体領域２２に直接的にコンタクトしている／接触している導電性構造体５２とが、少なくとも１つの絶縁材料内に完全に埋設されることを意味している。従って、これは、少なくとも１つのトランスデューサー素子１０の完全な（周囲）表面パッシベーション化でもある。少なくとも１つのトランスデューサー素子１０とこのトランスデューサー素子に形成されている導電性構造体５２との有利な（周囲）表面パッシベーション化によって、少なくとも１つのトランスデューサー素子１０は、自身の後の動作時に、従来のトランスデューサーコンポーネントと比べて良好なノイズ特性を有する。さらに、少なくとも１つのトランスデューサー素子１０の後の動作時に、場合によって生じる表面漏れ電流が、従来のトランスデューサー素子と比べて低減されている。付加的な利点としては、表面パッシベーション化によって、例えば高い加速に対する後のハンギング構造体５２ａの高い機械的な頑強性が得られる。

選択的なステップでは、図１Ｉに示された半導体装置は、適切なキャップウェハによって被覆される。半導体装置を被覆することによって、汚れおよび／または湿気の侵入に対する半導体装置の確実な保護が保証される。外部環境に対する少なくとも１つのトランスデューサー素子１０の熱絶縁も、適切な被覆によって可能になる。さらに、低圧、殊に真空が、少なくとも１つのトランスデューサー素子１０のすぐ近くの周辺において、被覆によって調整される。低圧、殊に真空によって、担体基板２６および場合によってはその上に形成される電子回路に対する、少なくとも１つのトランスデューサー素子１０のより良好な熱絶縁が可能になる。

図２Ａ〜２Ｅは、製造方法の第２の実施形態を説明するための基板の概略的な横断面を示している。

図２Ａに示されている、この製造方法の本願に記載されている実施形態の中間製品は、図１Ａに相応する。従って、この中間製品を形成するために実施されるべきステップに関しては、上述の説明を参照されたい。

図２Ａ〜２Ｅに示されている製造方法では、少なくとも１つのトランスデューサー素子１０内にそれぞれ複数の量子薄膜が形成される。このために、貫通している陥入部２０を少なくとも１つの絶縁材料３６で充填した後に、その中央長手軸８２が相互に平行に配向されている複数の貫通している陥入部８０が、少なくとも１つのトランスデューサー素子１０の少なくとも１つの半導体領域２２を通って、エッチングされている。

図２Ｃは、貫通している陥入部８０を量子薄膜材料８４によって充填した後の半導体基板１２を示している。量子薄膜８４としては、例えば、ケイ素−ゲルマニウムが使用される。しかしケイ素−ゲルマニウムに対して選択的にまたは付加的に、別の材料が、量子薄膜材料８４として使用されてもよい。

次に、量子薄膜材料８４を薄くして戻すことが、例えばエッチングまたは化学−機械的な研磨によって行われる。このようにして、溝８０から張り出している、量子薄膜材料８４の突出部が確実に除去される。この薄化の後に、半導体領域２２には複数の量子薄膜８６が装備される（図２Ｄ）。

上述したステップによって、多数の量子薄膜８６がトランスデューサー素子１０の各半導体領域２２内に形成可能である、ということに留意されたい。ここでは、量子薄膜材料８４が一度だけ析出されればよい。従って、上述したステップは、順次連続して行われる量子井戸層および量子バリヤ層の析出によって可能であろうものと比べて、トランスデューサー素子１０の半導体領域２２内での多数の量子薄膜８６のより迅速かつ低コストの製造を可能にする。

各量子薄膜８６は、２つの最大境界面８８を有している（最大境界面８８とは、殊に、溝８０の側壁に対する／隣接する半導体領域２２に対する、量子薄膜８６のコンタクト面と解される）。図２Ａ〜２Ｅの製造方法では、量子薄膜８６の最大境界面８８は、担体基板２６への少なくとも１つのトランスデューサー素子１０の取り付け時に、コンタクト面６０および／または少なくとも１つのトランスデューサー素子１０に向けて配向されている、担体基板２６の外面２８に対して垂直に配向される。これを次のように置き換えることもできる。すなわち、量子薄膜８６の溝８０の中央長手軸８２が、コンタクト面６０に対しておよび／または担体基板２６の外面２８に対して垂直に配向されている、ということによって置き換えることもできる。

図２Ｅは、上述した手法によって担体基板２６に固定されたトランスデューサー素子１０の平面図を示している。ここでは見やすくするために、半導体ウェハ１４および絶縁フィルム１６は記入されていない。

上述した製造方法が、半導体領域２２の所定の層厚とトランスデューサー素子１０の所定の横方向寸法とを有しているトランスデューサー素子を供給することに留意されたい。従ってこの製造方法によって製造可能な半導体装置は、所定の熱センサ質量体を有することもできる。半導体領域２２の大きさ／伸張が、実施されるべきエッチングステップの持続時間によって決められるのではないことに留意されたい。従って、容易に、半導体領域２２の伸張を変えることができる。トランスデューサー素子１０として製造可能な、温度に反応するダイオードは単結晶半導体材料において製造可能であり、これによって、改善されたノイズ特性を有する。さらに、完成した半導体装置のより高い感度を、配線構造体５２ｂによる複数のトランスデューサー素子１０のカスケード接続によって得ることができる。

上述した製造方法によって、トランスデューサー素子１０のアレイを有する半導体装置を形成することができる。これは、ビームを検出するための画像を形成する素子として使用可能である。例えば、種々の対象物、装置または生物の熱的な自己放射を、完成した半導体装置によって測定することができる。完成した半導体装置は、温度観察にも使用可能である。

図３は、半導体装置の第１の実施形態の概略図を示している。

図３に概略的に図示されている半導体装置は、例えば、図１Ａ〜１Ｉの製造方法によって製造可能である。しかし、図３の半導体装置は、この製造方法に制限されずに、製造可能である。

半導体装置は、少なくとも１つの導体路２４を有している担体基板２６と、少なくとも１つのトランスデューサー素子１０とを有している。このトランスデューサー素子１０は、別の半導体基板から少なくとも部分的に構造化された少なくとも１つの半導体領域２２と各トランスデューサー素子１０に形成された導電性構造体５２とを有している。この少なくとも１つのトランスデューサー素子１０は、少なくとも１つの導電性支持部材９０を介して、少なくとも１つの導体路２４に電気的に結合されている。この導電性支持部材は、担体基板２６のコンタクト面６０と、担体基板２６に向かって配向されている、トランスデューサー素子１０の内面６２との間に配置されている。ここでこの少なくとも１つのトランスデューサー素子１０は、少なくとも１つの導電性支持部材９０を介して、担体基板２６のコンタクト面６０に次のように配置されている。すなわち、トランスデューサー素子１０の内面６２が担体基板２６のコンタクト面６０と間隔を空けて保持されるように配置されている。

少なくとも１つのトランスデューサー素子１０は、少なくとも１つの（ビームに反応する）熱ダイオードを含んでいる。複数のトランスデューサー素子１０の少なくとの１つのトランスデューサー素子１０に入射したビームによって、各トランスデューサー素子１０の少なくとも１つの半導体領域２２が加熱され、これによって、少なくとも１つの該当する半導体領域２２内での抵抗変化が生じる。従って半導体領域２２を通る電流によって、入射したビームが検出される、求められるおよび／または測定される。

図３に示された半導体装置は、少なくとも１つのトランスデューサー素子１０の導電性構造体５２として、ハンギング構造体５２ａ、配線構造体５２ｂおよび反射器構造体５２ｃを含んでいる。各ハンギング構造体５２ａは、ボンディング金属化部７０とともに、支持部材９０を形成する。ここでトランスデューサー素子１０は、少なくとも２つの支持部材９０を介して、機械的に、担体基板２６と接続されており、電気的に、担体基板２６の少なくとも２つの線路２４に結合されている。少なくとも１つの配線構造体５２ｂを用いて、少なくとも２つの半導体領域２２を互いに接して接続することができる。反射器構造体５２ｃによって、少なくとも１つの導体路１４を有する担体基板２６からの熱ビームを、少なくとも１つのトランスデューサー素子１０内で確実に阻止することができる。同時に、担体基板とは反対側の、トランスデューサー素子１０の側から入射する熱ビームが反射器構造体５２ｃによって反射され、これによって高い確率で、トランスデューサー素子１０内に吸収される。従って反射器構造体５２ｃは、完成したトランスデューサー素子１０の光学的な検出精度を改善する。反射器構造体５２ｃは同時にゲッター層として作用することができる。これによって、半導体装置の被覆時／被覆後の基本圧を下げることができる。ハンギング構造体５２ａおよび配線構造体５２ｂは有利には電気的に、反射器構造体５２ｃから絶縁されている。しかし、導電性構造体５２の、図３に示されている構成は単に例示的なものである。

少なくとも１つのトランスデューサー素子１０の少なくとも１つの半導体領域２２および少なくとも１つのトランスデューサー素子１０に形成されている導電性構造体５２は、完全に、少なくとも１つの絶縁材料９２内に埋設されている。少なくとも１つのトランスデューサー素子１０をＩＲセンサ素子として形成する場合には、有利には二酸化ケイ素が絶縁材料９２として使用される。二酸化ケイ素は、幅広い赤外スペクトル領域における赤外ビームを良好な効率で吸収する。有利には、絶縁材料９２は、ハンギング構造体５２ｃの接触接続領域においてのみ、ボンディング接続部７０に対して開放されている。これによって、少なくとも１つのトランスデューサー素子１０およびこのトランスデューサー素子１０に形成されている導電性構造体５２のパッシベーション化の上述した利点が保証される。殊に漏れ電流と短絡はほぼ阻止される。ついでに、弾性−脆性（elastisch-sproede）パッシベーション化によって、導電性構造体５２の機械的な頑強性が高まる。そうでない場合には導電性構造体は、自身の金属の可塑性の延性によって容易に可塑性に変化してしまう。

図３の実施形態では、少なくとも１つのトランスデューサー素子１０に形成されている導電性構造体５２は、割り当てられているトランスデューサー素子１０の半導体領域２２の、担体基板２６に向けて配向されている面に形成されている。少なくとも１つのトランスデューサー素子１０の光入射と反対側での導電性構造体５２のこのような配置は、以下のような利点を生じさせる。すなわち、少なくとも１つのトランスデューサー素子１０が導電性構造体５２によって影にならない、という利点である。少なくとも１つのトランスデューサー素子１０の導電性構造体５２を、その、担体基板２６に向かって配向されている領域内に配置することによって、少なくとも１つのトランスデューサー素子１０のより大きい面占有ファクター、少なくとも１つのトランスデューサー素子１０のより高い集積密度およびより高い感度が得られる。さらに、光入射側の、トランスデューサー素子１０の外面７２の高い設計自由度が得られる。従って択一的な実施形態では、少なくとも１つのトランスデューサー素子１０の光入射側の外面７２にも、導電性構造体５２、例えばプラズモン共振構造体を配置することができる。

図３の半導体装置では、少なくとも１つの支持部材９０は、少なくとも１つのボンディング接続部７０を有している。これは、ＳＬＩＤボンディング方法（Ｓｏｌｉｄ−Ｌｉｑｕｉｄ Ｉｎｔｅｒｄｉｆｆｕｓｉｏｎ）を介して、銅およびスズから形成されている。これに対して択一的に、少なくとも１つの支持部材９０を、別の（導電性）接続部を介して担体基板２６に固定することもできる。

有利には、各支持部材９０の長さは、割り当てられているトランスデューサー素子１０と担体基板２６との間の間隔よりも長い。支持部材９０の長さは例えば、この間隔のスリット高さの４倍であり得る。支持部材９０がより長くかつより狭くなると、担体基板２６からの少なくとも１つのトランスデューサー素子１０の熱絶縁がより良好になる。有利には、担体基板２６への少なくとも１つのトランスデューサー素子１０の取り付けは点状に行われる。これによって、少なくとも１つのトランスデューサー素子１０が担体基板２６に対して良好な熱絶縁を有することが保証される。さらに、被覆を用いた真空封入によって熱的な分離が改善される。

図４は、半導体装置の第２の実施形態の概略図を示している。

図４に概略的に示された半導体装置は、上述した実施形態の発展形態である。図４の半導体装置は、画像ピクセルとして形成されている少なくとも１つのトランスデューサー素子１０に対して付加的に、少なくとも１つの画像ピクセル１００を有している。この少なくとも１つの画像ピクセル１００は、少なくとも１つのトランスデューサー素子１０に対する付加としてさらに、少なくとも１つの反射層１０２を、自身の吸収層７４／光入射面に有している。

少なくとも１つの画像ピクセル１００によって、担体基板２６および／または周辺空間から発せられた熱ビームが検出される、または求められる、または測定される。従って、少なくとも１つの画像ピクセル１００が担体基板２６と良好に熱的に結合しているのは有利である。有利には、画像ピクセル１００は、少なくとも１つの結合構造体１０４を介して、機械的に、担体基板２６と接続される。この結合構造体の長さは、面６０と６２の間の間隔よりも長くない／ほぼ長くない。殊に、結合構造体１０４は少なくとも２つの電気的なリード線を含んでいる、および／または、少なくとも部分的に、良好な熱伝導性を有する材料から形成される。有利な実施形態では、画像ピクセル１００と担体基板２６との間の結合部は、面状に形成されている。従って、少なくとも１つの導体路１４を有する担体基板２６から発せられた熱は、少なくとも１つの画像ピクセル１００によって確実に、基準信号として求められる。

図５は、半導体装置の第３の実施形態の概略図を示している。

図５の実施形態でも、半導体装置は少なくとも１つの、光学的なセンサ素子（赤外−センサ素子）および／または画像ピクセルとして形成されたトランスデューサー素子１０を有している。殊に、各トランスデューサー素子１０は、少なくとも１つの、ドーピング部３８によって半導体領域２２内に形成された熱ダイオードを含んでいる。これは、赤外線に反応する、ないしは、温度に反応する。

上述した実施形態に対して択一的に、少なくとも１つの支持部材９０は、銅または金から成る熱圧着部１０６を含んでいる。

図６は、半導体装置の第４の実施形態の概略図を示している。

図６に示された半導体装置では、熱に反応する領域１０８は、サーミスタ材料から形成されている。少なくとも１つのトランスデューサー素子１０は、有利には複数の（図示されていない）量子薄膜を有している。これらの量子薄膜は、次のように形成されている。すなわち、量子薄膜の最大境界面が、コンタクト面６０に対しておよび／または少なくとも１つのトランスデューサー素子１０に向かって配向されている、担体基板２６の外面２８に対して垂直に配向されるように形成されている。量子薄膜のこのような配置によって、低コストに多くの量子薄膜を、一度だけの析出で形成することが可能になり、ひいては、サーミスタの特に高い感度を低コストで得ることが可能になる。従って、図６の半導体装置は、上述した利点を保証する。

上述した全ての半導体装置で、表面漏れ電流がトランスデューサー素子１０の表面のパッシベーション化によって、阻止されている。センサ信号を高めるためにさらに、より多くのダイオード、なしいはヘテロ構造−サーミスタを、トランスデューサー素子１０内に直列接続することができる。

上述した半導体装置は、熱的なビームの空間的に分解された検出に使用される。殊に、高い精度の温度測定が、この半導体装置によって可能である。例えば、この半導体装置を自動車用暗視機器のために利用することができる。例えば建物断熱またはプロセス観察のためのサーモグラフィにもこの半導体装置を使用することができる。殊に、例えば熱漏れを絶縁するまたは求めるための簡易なサーモグラフィカメラにこの半導体装置を利用することができる。

１０ トランスデューサー素子、 １２ 半導体基板、 １６、３６、４０、４６、５４、７４、９２ 絶縁材料、 ２２ 半導体領域、 ２４ 導体路、 ２６ 担体基板、 ２８ 外面、 ５２ 導電性構造体、 ６０ コンタクト面、 ６２ 内面、 ７０、１０６ ボンディング接続部、 ７２ 外面、 ７４ 吸収層、 ８６ 量子薄膜、 ８８ 境界面、 ９０ 支持部材

Claims (14)

1. 半導体装置であって、
   少なくとも１つの導体路（２４）を備えた担体基板（２６）と、
   少なくとも１つのトランスデューサー素子（１０）とを有しており、前記トランスデューサー素子は、別の半導体基板（１２）から少なくとも部分的に構造化されている少なくとも２つの半導体領域（２２）と、前記各トランスデューサー素子（１０）に形成されている導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）とを有しており、前記トランスデューサー素子は、少なくとも部分的に導電性の少なくとも１つの支持部材（９０）を介して、前記少なくとも１つの導体路（２４）に電気的に結合されており、前記支持部材は、前記担体基板（２６）のコンタクト面（６０）と、前記トランスデューサー素子（１０）の、前記担体基板（２６）側を向いた内面（６２）との間に配置されており、
   前記トランスデューサー素子（１０）の前記内面（６２）が、前記担体基板（２６）の前記コンタクト面（６０）から間隔を空けて保持されるように、前記少なくとも１つのトランスデューサー素子（１０）は、前記少なくとも部分的に導電性の、少なくとも１つの支持部材（９０）を介して、前記担体基板（２６）の前記コンタクト面（６０）に配置されている、半導体装置であって、
   前記少なくとも１つのトランスデューサー素子（１０）の前記少なくとも２つの半導体領域（２２）および前記少なくとも１つのトランスデューサー素子（１０）に形成されている前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）が完全に少なくとも１つの絶縁材料（１６、３６、４０、４６、５４、７４、９２）内に埋設されており、
   前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）は、前記少なくとも２つの半導体領域（２２）を相互に接続する少なくとも１つの配線構造体（５２ｂ）を含む、
   ことを特徴とする半導体装置。
2. 前記少なくとも部分的に導電性の少なくとも１つの支持部材（９０）は、少なくとも１つのボンディング接続部（７０、１０６）を含んでいる、請求項１記載の半導体装置。
3. 前記少なくとも１つのトランスデューサー素子（１０）に形成されている前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）は、前記割り当てられているトランスデューサー素子（１０）の前記少なくとも２つの半導体領域（２２）の、前記担体基板（２６）側に向かった面に形成されている、請求項１または２記載の半導体装置。
4. 前記少なくとも１つのトランスデューサー素子（１０）は、光学的なセンサ素子および／または画像ピクセルとして形成されている、請求項１から３までのいずれか一項記載の半導体装置。
5. 前記少なくとも１つのトランスデューサー素子（１０）は、少なくとも１つの熱ダイオードを含んでいる、請求項４記載の半導体装置。
6. 前記少なくとも１つのトランスデューサー素子（１０）はそれぞれ複数の量子薄膜（８６）を有しており、前記量子薄膜（８６）の最大境界面（８８）が、前記コンタクト面（６０）に対して垂直に、および／または、前記少なくとも１つのトランスデューサー素子（１０）側を向いた、前記担体基板（２６）の外面（２８）に対して垂直に配向されるように、前記量子薄膜は形成されている、請求項４または５記載の半導体装置。
7. 前記少なくとも１つのトランスデューサー素子（１０）は、前記担体基板（２６）と逆側を向いた、前記割り当てられているトランスデューサー素子（１０）の外面（７２）に形成されている吸収層（７４）を含んでいる、請求項４または５記載の半導体装置。
8. 少なくとも１つのトランスデューサー素子（１０）を形成するステップであって、前記トランスデューサー素子に導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）を形成し、前記トランスデューサー素子（１０）の少なくとも２つの半導体領域（２２）を半導体基板（１２）から少なくとも部分的に構造化するステップと、
   前記少なくとも１つのトランスデューサー素子（１０）を、少なくとも１つの導体路（２４）を有する担体基板（２６）に結合するステップであって、前記少なくとも１つのトランスデューサー素子（１０）を、少なくとも部分的に導電性の少なくとも１つの支持部材（９０）を介して、前記少なくとも１つの導体路（２４）に電気的に結合し、前記支持部材は、前記担体基板（２６）のコンタクト面（６０）と、前記担体基板（２６）側を向いた、前記トランスデューサー素子（１０）の内面（６２）との間に配置されるステップとを含み、
   前記トランスデューサー素子（１０）の前記内面（６２）が、前記担体基板（２６）の前記コンタクト面（６０）から間隔を空けて保持されるように、前記少なくとも１つのトランスデューサー素子（１０）を、前記少なくとも部分的に導電性の、少なくとも１つの支持部材（９０）を介して、前記担体基板（２６）の前記コンタクト面（６０）に配置する、半導体装置の製造方法において、
   前記少なくとも１つのトランスデューサー素子（１０）の前記少なくとも２つの半導体領域（２２）および前記少なくとも１つのトランスデューサー素子（１０）に形成されている前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）を完全に少なくとも１つの絶縁材料（１６、３６、４０、４６、５４、７４、９２）内に埋設し、
   前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）は、前記少なくとも２つの半導体領域（２２）を相互に接続する少なくとも１つの配線構造体（５２ｂ）を含む、
   ことを特徴とする、半導体装置の製造方法。
9. 前記少なくとも１つのトランスデューサー素子（１０）を前記少なくとも部分的に導電性の支持部材（９０）のボンディング接続部（７０、１０６）によって、前記担体基板（２６）に結合する、請求項８記載の製造方法。
10. 前記少なくとも１つのトランスデューサー素子（１０）に形成されている前記導電性構造体（５２、５２ａ、５２ｂ、５２ｃ）を、前記割り当てられているトランスデューサー素子（１０）の前記少なくとも２つの半導体領域（２２）の一方の面に形成し、前記面は、前記少なくとも１つのトランスデューサー素子（１０）を前記担体基板（２６）に結合させる際に前記担体基板（２６）側を向いた面である、請求項８または９記載の製造方法。
11. 前記少なくとも１つのトランスデューサー素子（１０）を、光学的なセンサ素子および／または画像ピクセルとして形成する、請求項８から１０までのいずれか一項記載の製造方法。
12. 前記少なくとも１つのトランスデューサー素子（１０）内に、少なくとも１つの熱ダイオードを形成する、請求項１１記載の製造方法。
13. 前記少なくとも１つのトランスデューサー素子（１０）内にそれぞれ複数の量子薄膜（８６）を形成し、前記量子薄膜の最大境界面（８８）を、前記少なくとも１つのトランスデューサー素子（１０）を前記担体基板（２６）に結合させる際に、前記コンタクト面（６０）に対して垂直に、および／または、前記少なくとも１つのトランスデューサー素子（１０）側を向いた、前記担体基板（２６）の外面（２８）に対して垂直に配向する、請求項１１または１２記載の製造方法。
14. 前記少なくとも１つのトランスデューサー素子（１０）の、前記担体基板（２６）と逆側を向いた外面（７２）に、吸収層（７４）を形成する、請求項１１または１２記載の製造方法。

Images