JP6278281B2 - ミキサ回路 - Google Patents
ミキサ回路 Download PDFInfo
- Publication number
- JP6278281B2 JP6278281B2 JP2015504159A JP2015504159A JP6278281B2 JP 6278281 B2 JP6278281 B2 JP 6278281B2 JP 2015504159 A JP2015504159 A JP 2015504159A JP 2015504159 A JP2015504159 A JP 2015504159A JP 6278281 B2 JP6278281 B2 JP 6278281B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output signal
- signal
- phase output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1441—Balanced arrangements with transistors using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1491—Arrangements to linearise a transconductance stage of a mixer arrangement
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0023—Balun circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0066—Mixing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0041—Functional aspects of demodulators
- H03D2200/0088—Reduction of intermodulation, nonlinearities, adjacent channel interference; intercept points of harmonics or intermodulation products
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Transmitters (AREA)
Description
先ず、本開示に係るミキサ回路の各実施形態を説明する前に、各実施形態の内容に至る経緯について、図13を参照して説明する。図13は、従来のダブルバランス型のミキサ回路20の回路構成を示す図である。
以下、本開示に係る第1の実施形態のミキサ回路1について、図1を参照して説明する。図1は、第1の実施形態のミキサ回路1の回路構成を示す図である。図1に示すミキサ回路1は、片相整合回路MA1と、不平衡平衡変換回路DR1と、差動整合回路MA2と、増幅回路AP1と、ミキシング回路MX1とを含む。
次に、本実施形態の変形例1のミキサ回路1aについて、図3を参照して説明する。図3は、本実施形態の変形例1のミキサ回路1aにおける差動整合回路MA2aの回路構成を示す図である。図3に示すミキサ回路1aでは、図1に示すミキサ回路1と同一の回路構成の図示及び説明は省略又は簡略化し、異なる内容について説明する。
次に、本実施形態の変形例2のミキサ回路1bについて、図4を参照して説明する。図4は、本実施形態の変形例2のミキサ回路1bにおける差動整合回路MA2bの回路構成を示す図である。図4に示すミキサ回路1bでは、図1に示すミキサ回路1と同一の回路構成の図示及び説明は省略又は簡略化し、異なる内容について説明する。
次に、本実施形態の変形例3のミキサ回路1cについて、図5を参照して説明する。図5は、本実施形態の変形例3のミキサ回路1cにおける差動整合回路MA2cの回路構成を示す図である。図5に示すミキサ回路1cでは、図1に示すミキサ回路1と同一の回路構成の図示及び説明は省略又は簡略化し、異なる内容について説明する。
次に、本実施形態の変形例4のミキサ回路1dについて、図6を参照して説明する。図6は、本実施形態の変形例4のミキサ回路1dにおける片相整合回路MA1d及び差動整合回路MA2dの各回路構成を示す図である。図6に示すミキサ回路1dでは、図1に示すミキサ回路1と同一の回路構成の図示及び説明は省略又は簡略化し、異なる内容について説明する。
次に、本実施形態の変形例5のミキサ回路1eについて、図8を参照して説明する。図8は、本実施形態の変形例5のミキサ回路1eにおける増幅回路AP1eの出力負荷の回路構成を示す図である。図8に示すミキサ回路1eでは、図1に示すミキサ回路1と同一の回路構成の図示及び説明は省略又は簡略化し、異なる内容について説明する。
次に、第2の実施形態のミキサ回路1fについて、図10及び図11を参照して説明する。図10は、第2の実施形態のミキサ回路1fの回路構成を示す図である。図11(A)は、ゲートバイアス電流値が一定の所定値である場合の変換ゲインを示す図である。図11(B)は、ゲートバイアス電流値が所定値以上である場合の変換ゲインを示す図である。図10に示すミキサ回路1fでは、図1に示すミキサ回路1と同一の回路構成の説明は省略又は簡略化し、異なる内容について説明する。
AP1 増幅回路
C1p コンデンサ
DR1 不平衡平衡変換回路
L1p インダクタ
MA1 片相整合回路
MA2、MA2a、MA2b、MA2c、MA2d 差動整合回路
MX1 ミキシング回路
Claims (9)
- 片相の高周波信号を差動信号に変換する不平衡平衡変換回路と、
前記高周波信号の中心周波数より低い周波数にて、最大レベルの前記不平衡平衡変換回路の正相出力信号を出力し、前記高周波信号の中心周波数より高い周波数にて、最大レベルの前記不平衡平衡変換回路の逆相出力信号を出力する、又は、
前記高周波信号の中心周波数より高い周波数にて、最大レベルの前記不平衡平衡変換回路の正相出力信号を出力し、前記高周波信号の中心周波数より低い周波数にて、最大レベルの前記不平衡平衡変換回路の逆相出力信号を出力する、差動整合回路と、
前記差動整合回路の正相出力信号及び逆相出力信号を増幅する増幅回路と、
前記増幅回路の正相出力信号及び逆相出力信号と、局部発生信号とを用いて、前記増幅回路の正相出力信号及び逆相出力信号を中間周波数信号に変換するミキシング回路と、を備える、
ミキサ回路。 - 請求項1に記載のミキサ回路であって、
前記差動整合回路は、
前記不平衡平衡変換回路の正相出力信号の信号経路とグランドとの間に、並列接続された第1のインダクタと第1の少なくとも1つ以上の可変容量コンデンサとを有し、
前記不平衡平衡変換回路の逆相出力信号の信号経路とグランドとの間に、並列接続された第2のインダクタと第2の少なくとも1つ以上の可変容量コンデンサとを有する、
ミキサ回路。 - 請求項1に記載のミキサ回路であって、
前記差動整合回路は、
前記不平衡平衡変換回路の正相出力信号の信号経路とグランドとの間に、並列接続された第3のインダクタと、複数の直列接続されたスイッチ及びコンデンサの組とを有し
前記不平衡平衡変換回路の逆相出力信号の信号経路とグランドとの間に、並列接続された第4のインダクタと、複数の直列接続されたスイッチ及びコンデンサの組とを有する、
ミキサ回路。 - 請求項1に記載のミキサ回路であって、
前記差動整合回路は、
前記不平衡平衡変換回路の正相出力信号、逆相出力信号の各信号経路間に、直列接続された複数のコンデンサを有し、
前記不平衡平衡変換回路の正相出力信号、逆相出力信号の各信号経路とグランドとの間に、1対のインダクタを有し、
各々の前記コンデンサの間は、スイッチを介してグランドに接続される、
ミキサ回路。 - 請求項1に記載のミキサ回路であって、
前記不平衡平衡変換回路は、
グランドに接続された1次側インダクタと、正相出力信号及び逆相出力信号の各信号経路間に直列接続された複数の2次側インダクタとが誘導性結合したトランスであり、
前記差動整合回路は、
前記不平衡平衡変換回路の正相出力信号及び逆相出力信号の各信号経路とグランドとの間に、1対のコンデンサを有し、
各々の前記2次側インダクタの間は、スイッチを介してグランドに接続される、
ミキサ回路。 - 片相の高周波信号の中心周波数にて最大レベルの前記高周波信号を出力する片相整合回路と、
前記片相整合回路の出力片相信号を差動信号に変換する不平衡平衡変換回路と、
前記高周波信号の中心周波数より低い周波数にて、最大レベルの前記不平衡平衡変換回路の正相出力信号を出力し、前記高周波信号の中心周波数より高い周波数にて、最大レベルの前記不平衡平衡変換回路の逆相出力信号を出力する、又は、
前記高周波信号の中心周波数より高い周波数にて、最大レベルの前記不平衡平衡変換回路の正相出力信号を出力し、前記高周波信号の中心周波数より低い周波数にて、最大レベルの前記不平衡平衡変換回路の逆相出力信号を出力する、差動整合回路と、
前記差動整合回路の正相出力信号及び逆相出力信号を増幅する増幅回路と、
前記増幅回路の正相出力信号及び逆相出力信号と、局部発生信号とを用いて、前記増幅回路の正相出力信号及び逆相出力信号を中間周波数信号に変換するミキシング回路と、を備え、
前記片相整合回路は、
前記片相の高周波信号の信号経路とグランドとの間に並列接続された、複数の直列接続されたスイッチ及びコンデンサの組を含む、
ミキサ回路。 - 請求項1〜5のうちいずれか一項に記載のミキサ回路であって、
前記増幅回路と前記ミキシング回路との間に、前記増幅回路の正相出力信号の信号経路に直列接続される第1のインダクタと、前記増幅回路の逆相出力信号の信号経路に直列接続される第2のインダクタとを含むインダクタ回路と、を更に備える、
ミキサ回路。 - 請求項1に記載のミキサ回路であって、
前記差動整合回路は、
正相出力信号の周波数成分を調整するための、第1の容量可変インダクタ又は第1の可変容量コンデンサと、
逆相出力信号の周波数成分を調整するための、第2の容量可変インダクタ又は第2の可変容量コンデンサと、を含み、
前記増幅回路は、
正相出力信号の周波数成分を調整するための第1のインダクタと、
逆相出力信号の周波数成分を調整するための第2のインダクタと、を含み、
第1の容量可変インダクタ又は第1の可変容量コンデンサと前記第1のインダクタとを用いて、前記増幅回路より出力される正相出力信号の周波数成分を調整し、
第2の容量可変インダクタ又は第2の可変容量コンデンサと前記第2のインダクタとを用いて、前記増幅回路より出力される逆相出力信号の周波数成分を調整する、
ミキサ回路。 - 請求項1〜5のうちいずれか一項に記載のミキサ回路であって、
前記増幅回路は、
前記差動整合回路の正相出力信号を増幅する第1の増幅素子と、
前記差動整合回路の逆相出力信号を増幅する第2の増幅素子と、を含み、
前記第1、第2の各増幅素子は、
前記差動整合回路における前記高周波信号の中心周波数を切り替える制御信号に同期して供給された第1、第2の各ゲートバイアス電圧に応じて、前記差動整合回路の正相出力信号、逆相出力信号を増幅する、
ミキサ回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013043495 | 2013-03-05 | ||
JP2013043495 | 2013-03-05 | ||
PCT/JP2014/001034 WO2014136402A1 (ja) | 2013-03-05 | 2014-02-26 | ミキサ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014136402A1 JPWO2014136402A1 (ja) | 2017-02-09 |
JP6278281B2 true JP6278281B2 (ja) | 2018-02-14 |
Family
ID=51490940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015504159A Expired - Fee Related JP6278281B2 (ja) | 2013-03-05 | 2014-02-26 | ミキサ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9287828B2 (ja) |
JP (1) | JP6278281B2 (ja) |
WO (1) | WO2014136402A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10057093B2 (en) * | 2016-06-29 | 2018-08-21 | International Business Machines Corporation | Using common mode local oscillator termination in single-ended commutating circuits for conversion gain improvement |
US10200009B2 (en) * | 2016-08-31 | 2019-02-05 | Analog Devices Global | Switchable transformer-based balun |
US20180083473A1 (en) * | 2016-09-16 | 2018-03-22 | Qualcomm Incorporated | Variable capacitor series tuning configuration |
US10236826B1 (en) * | 2018-06-06 | 2019-03-19 | Texas Instruments Incorporated | Low power high dynamic range active mixer based microwave downconverter with high isolation |
JP7441240B2 (ja) * | 2019-04-19 | 2024-02-29 | スウィフトリンク テクノロジーズ インコーポレイテッド | マルチバンド・ミリ波無線通信用広帯域受信機 |
CN115549630A (zh) * | 2021-06-29 | 2022-12-30 | 深圳市中兴微电子技术有限公司 | 平衡电路和单端转差分放大器 |
US20230353117A1 (en) * | 2022-04-28 | 2023-11-02 | RF360 Europe GmbH | Bridge Filters |
CN115842521B (zh) * | 2022-10-31 | 2024-02-20 | 电子科技大学 | 一种差分谐波混频器电路、芯片及接收机 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5499056A (en) * | 1994-08-08 | 1996-03-12 | Thomson Consumer Electronics, Inc. | Bandswitchable double tuned RF circuit with balanced secondary |
JPH11261342A (ja) * | 1998-03-11 | 1999-09-24 | Nec Corp | 高周波ミキサー回路及びこの回路を形成した集積回路 |
JP2001223535A (ja) * | 2000-02-08 | 2001-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその検査方法 |
US20030114129A1 (en) * | 2001-12-17 | 2003-06-19 | Jerng Albert C. | System and method for a radio frequency receiver front end utilizing a balun to couple a low-noise amplifier to a mixer |
JP2005057629A (ja) | 2003-08-07 | 2005-03-03 | Sharp Corp | ミキサ回路 |
TWI345369B (en) * | 2004-01-28 | 2011-07-11 | Mediatek Inc | High dynamic range time-varying integrated receiver for elimination of off-chip filters |
US8460067B2 (en) | 2009-05-14 | 2013-06-11 | Applied Materials, Inc. | Polishing head zone boundary smoothing |
US8270499B2 (en) * | 2009-05-15 | 2012-09-18 | Qualcomm, Incorporated | Receiver with balanced I/Q transformer |
-
2014
- 2014-02-26 WO PCT/JP2014/001034 patent/WO2014136402A1/ja active Application Filing
- 2014-02-26 US US14/398,772 patent/US9287828B2/en not_active Expired - Fee Related
- 2014-02-26 JP JP2015504159A patent/JP6278281B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US9287828B2 (en) | 2016-03-15 |
WO2014136402A1 (ja) | 2014-09-12 |
US20150137869A1 (en) | 2015-05-21 |
JPWO2014136402A1 (ja) | 2017-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6278281B2 (ja) | ミキサ回路 | |
US7081796B2 (en) | Radio frequency low noise amplifier with automatic gain control | |
JP5456684B2 (ja) | Sawレス受信機におけるディジェネレイトパッシブミキサ | |
KR101165485B1 (ko) | 균형 혼합기를 사용하는 장비 일체 | |
US7352241B2 (en) | Variable gain amplifier | |
US7885629B2 (en) | Circuit with Q-enhancement cell having programmable bias current slope | |
US20030058048A1 (en) | Variable gain amplifier | |
US20170070252A1 (en) | Radio frequency receiver front-end with gain control capability as well as improved impedance matching control capability | |
US11329616B2 (en) | Systems and methods for split-frequency amplification | |
US10263574B2 (en) | Radio frequency receiver | |
JP2011250084A (ja) | ジャイレータ回路、広帯域増幅器及び無線通信装置 | |
US20220052652A1 (en) | Low noise amplifier | |
JP3853604B2 (ja) | 周波数変換回路 | |
CN220210432U (zh) | 高频电路、高频模块以及通信装置 | |
KR101325196B1 (ko) | 임피던스 쉐이핑을 이용한 수신기 | |
JP5058752B2 (ja) | フィルタ回路及びこれを用いたテレビチューナ回路 | |
US20110237212A1 (en) | Radio receiving circuit | |
US7049878B2 (en) | Down-converter using an on-chip bias circuit for enhancing symmetry and linearity and testing device thereof | |
JPWO2013175681A1 (ja) | ダイレクトコンバージョン方式の受信機 | |
JP3766472B2 (ja) | 同調回路 | |
JP3262255B2 (ja) | チューナ回路 | |
JP3766469B2 (ja) | 同調回路 | |
JP2007189569A (ja) | 増幅器およびこれを用いた無線通信機器 | |
JPH09214288A (ja) | 同調回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180104 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6278281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |