JP2001223535A - 半導体装置およびその検査方法 - Google Patents
半導体装置およびその検査方法Info
- Publication number
- JP2001223535A JP2001223535A JP2000030079A JP2000030079A JP2001223535A JP 2001223535 A JP2001223535 A JP 2001223535A JP 2000030079 A JP2000030079 A JP 2000030079A JP 2000030079 A JP2000030079 A JP 2000030079A JP 2001223535 A JP2001223535 A JP 2001223535A
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- JP
- Japan
- Prior art keywords
- dbm
- carrier leakage
- suppressed
- input
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- Pending
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Abstract
(57)【要約】
【課題】 DBM回路を用いたFETの特性のアンバランスを
調整と検査系の簡略化を提供する。 【解決手段】 FET２０９〜２１２の特性のアンバラン
スにより生じるLOのキャリアリークは、ベースバンド入
力信号のDCオフセット電圧を調整することによりキャリ
アリークを抑圧することが可能である。そして、ある条
件下でキャリアリークの抑圧が可能であれば、LO入力レ
ベル、電源電圧が変動してもキャリアリークが抑圧が可
能であり、検査が省略可能であることを特徴とするDBM
回路の調整及び検査手法。
調整と検査系の簡略化を提供する。 【解決手段】 FET２０９〜２１２の特性のアンバラン
スにより生じるLOのキャリアリークは、ベースバンド入
力信号のDCオフセット電圧を調整することによりキャリ
アリークを抑圧することが可能である。そして、ある条
件下でキャリアリークの抑圧が可能であれば、LO入力レ
ベル、電源電圧が変動してもキャリアリークが抑圧が可
能であり、検査が省略可能であることを特徴とするDBM
回路の調整及び検査手法。
Description
【０００１】
【発明が属する技術分野】本発明は、衛星電話、携帯電
話などの移動体通信、TV、CATV、衛星放送などの受信機
ならびに送信機に用いるICの検査に関するものである。
話などの移動体通信、TV、CATV、衛星放送などの受信機
ならびに送信機に用いるICの検査に関するものである。
【０００２】
【従来の技術】近年、通信容量の大容量化に伴い、通信
方式も高周波化が進んでおり、その検査系においても高
周波化に伴い通常の検査項目に加え、RF等の検査項目の
増大、また、特性を確認する上での部品の調整が必要と
されている。顧客の要望では、あらゆる条件下で検査を
行わなければならない。
方式も高周波化が進んでおり、その検査系においても高
周波化に伴い通常の検査項目に加え、RF等の検査項目の
増大、また、特性を確認する上での部品の調整が必要と
されている。顧客の要望では、あらゆる条件下で検査を
行わなければならない。
【０００３】それに加えて、生産能力を工場させるため
に、歩留の向上が必要となり、歩留が、コストの削減に
寄与する。しかし、FETの特性のバラツキ等の要因によ
り、差動回路のバランスがくずれ、目標とする特性が得
られないのが現状である。
に、歩留の向上が必要となり、歩留が、コストの削減に
寄与する。しかし、FETの特性のバラツキ等の要因によ
り、差動回路のバランスがくずれ、目標とする特性が得
られないのが現状である。
【０００４】以下、図面１を参照にしながら、上記した
従来のFETの問題点について説明する。
従来のFETの問題点について説明する。
【０００５】図１は従来のGaAsFETを用いたDBM回路であ
る。第１１１〜１１８のFETの特性にはバラツキがあ
り、その原因により、出力においてLOキャリアリークが
発生している。近年、さらに未来における通信方式にお
いては、このキャリアリークがどれだけ抑圧されている
のかが問題となり、あらゆる条件下で、この抑圧比をい
かに軽減するかが課題である。
る。第１１１〜１１８のFETの特性にはバラツキがあ
り、その原因により、出力においてLOキャリアリークが
発生している。近年、さらに未来における通信方式にお
いては、このキャリアリークがどれだけ抑圧されている
のかが問題となり、あらゆる条件下で、この抑圧比をい
かに軽減するかが課題である。
【０００６】
【発明が解決しようとする課題】以上のように図１で示
した従来の回路では、DBM回路のFETの特性のアンバラン
スによりLOのキャリアリークがキャンセルされず、これ
は特性の劣化である。調整には時間が必要となるため
に、調整の項目が増すに従い、検査時間が長くなる。
した従来の回路では、DBM回路のFETの特性のアンバラン
スによりLOのキャリアリークがキャンセルされず、これ
は特性の劣化である。調整には時間が必要となるため
に、調整の項目が増すに従い、検査時間が長くなる。
【０００７】本発明は上記の問題点に鑑み、DBM回路の
検査手法を提供するものである。
検査手法を提供するものである。
【０００８】
【課題を解決するための手段】上記の問題点を解決する
ために本発明のDBMの調整手法において、第２１０、２
１２のFETを一定のベースバンド信号のDCオフセット電
圧に固定し、第２０９、２１１のFETの電圧を変動させ
る。入力端子１０１で第２０９、２１０のFETのアンバ
ランスを調整し、入力端子１０２で第２１１、２１２の
FETのアンバランスを調整する。FETのアンバランスを調
整することにより、DBM回路の出力で発生するLOキャリ
アリークを抑圧することが可能となる。
ために本発明のDBMの調整手法において、第２１０、２
１２のFETを一定のベースバンド信号のDCオフセット電
圧に固定し、第２０９、２１１のFETの電圧を変動させ
る。入力端子１０１で第２０９、２１０のFETのアンバ
ランスを調整し、入力端子１０２で第２１１、２１２の
FETのアンバランスを調整する。FETのアンバランスを調
整することにより、DBM回路の出力で発生するLOキャリ
アリークを抑圧することが可能となる。
【０００９】ある一定の条件下のもとで調整が可能であ
れば、ベースバンド信号のDC電圧、LOレベル、電源電圧
が変化してLO（ローカル）のキャリアリークを抑圧が可
能であり、異なったこの３条件下のもとでは、測定する
ことなく補償できる。本発明は上記した構成によって、
DBM回路のFETの性能のアンバランスを補正することが可
能となる。さらにこの補正により出力のキャリアリーク
の抑圧を補正することが可能となる。
れば、ベースバンド信号のDC電圧、LOレベル、電源電圧
が変化してLO（ローカル）のキャリアリークを抑圧が可
能であり、異なったこの３条件下のもとでは、測定する
ことなく補償できる。本発明は上記した構成によって、
DBM回路のFETの性能のアンバランスを補正することが可
能となる。さらにこの補正により出力のキャリアリーク
の抑圧を補正することが可能となる。
【００１０】
【発明の実施の形態】次に、本発明一実施例のDBM回路
の調整手法について、図面を参照しながら説明する。
の調整手法について、図面を参照しながら説明する。
【００１１】図２は本発明の第１の実施例を示すDBM回
路である。第２０１〜２０８のFETのソースは各第２０
９から２１２のFETに接続され、各第２０９〜２１２のF
ETのソースは第３０１〜３０４の抵抗と接続し、接地す
る。各第２０９から２１２のFETはベースバンド信号入
力端子第１０１から１０４により、ベースバンド信号を
LO信号にミキシングする。第２０１〜２０８のFETのド
レインに接続された出力端子第１０９、１１０にミキシ
ングされた信号が出力される。図３は従来の図１に示す
DBM回路において実施した測定結果であり、図４は図２
に示すDBM回路において実施した測定結果である。図
３、４より本発明を実施することによりLOのキャリアリ
ークが抑圧することが可能であることを実証している。
路である。第２０１〜２０８のFETのソースは各第２０
９から２１２のFETに接続され、各第２０９〜２１２のF
ETのソースは第３０１〜３０４の抵抗と接続し、接地す
る。各第２０９から２１２のFETはベースバンド信号入
力端子第１０１から１０４により、ベースバンド信号を
LO信号にミキシングする。第２０１〜２０８のFETのド
レインに接続された出力端子第１０９、１１０にミキシ
ングされた信号が出力される。図３は従来の図１に示す
DBM回路において実施した測定結果であり、図４は図２
に示すDBM回路において実施した測定結果である。図
３、４より本発明を実施することによりLOのキャリアリ
ークが抑圧することが可能であることを実証している。
【００１２】以下本発明の第２の実施例について実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１３】第２の実施例における基本的な回路構成は
第１の実施例と同じである。図５は図２に示すDBM回路
においてベースバンド信号のDCオフセット電圧を第１の
実施例と異なる電圧にした場合の実施例である。ベース
バンド信号のDCオフセット電圧を第１の実施例の電圧と
違う電圧にした場合、DCオフセット電圧を中心に電圧を
調整し、キャリアリークを抑圧することが可能である。
第１の実施例で行った検査において電圧調整によりキャ
リアリークを抑圧することが可能であれば、DCオフセッ
ト電圧が変化しても電圧の調整によりキャリアリークを
抑圧することが可能である。つまり、第１の実施例が可
能であれば、第２の実施例が検査することなくキャリア
リークの抑圧が可能であることを補償するものである。
第１の実施例と同じである。図５は図２に示すDBM回路
においてベースバンド信号のDCオフセット電圧を第１の
実施例と異なる電圧にした場合の実施例である。ベース
バンド信号のDCオフセット電圧を第１の実施例の電圧と
違う電圧にした場合、DCオフセット電圧を中心に電圧を
調整し、キャリアリークを抑圧することが可能である。
第１の実施例で行った検査において電圧調整によりキャ
リアリークを抑圧することが可能であれば、DCオフセッ
ト電圧が変化しても電圧の調整によりキャリアリークを
抑圧することが可能である。つまり、第１の実施例が可
能であれば、第２の実施例が検査することなくキャリア
リークの抑圧が可能であることを補償するものである。
【００１４】以下本発明の第３の実施例について実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１５】第３の実施例における基本的な回路構成は
第１の実施例と同じ回路である。図５にLO入力端子第１
０５〜１０８のLO入力端子のレベルを変動した場合のキ
ャリアリーク抑圧比を示したグラフであり、LO入力端子
のレベルを変動してもキャリアリーク抑圧比が変動して
いない。つまり、第１の実施例が可能であれば、第３の
実施例が調整することなくキャリアリークの抑圧が可能
であることを補償するものである。
第１の実施例と同じ回路である。図５にLO入力端子第１
０５〜１０８のLO入力端子のレベルを変動した場合のキ
ャリアリーク抑圧比を示したグラフであり、LO入力端子
のレベルを変動してもキャリアリーク抑圧比が変動して
いない。つまり、第１の実施例が可能であれば、第３の
実施例が調整することなくキャリアリークの抑圧が可能
であることを補償するものである。
【００１６】以下本発明の第４の実施例について実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１７】第４の実施例における基本的な回路構成は
第１の実施例と同じ回路である。図５にDC入力端子第１
００の電圧を変動した場合のキャリアリークの抑圧比を
示したグラフであり、DC入力端子第１００の電圧を変動
してもキャリアリーク抑圧比が変動していない。つま
り、第１の実施例が可能であれば、第４の実施例が調整
することなくキャリアリークの抑圧が可能であることを
補償するものである。
第１の実施例と同じ回路である。図５にDC入力端子第１
００の電圧を変動した場合のキャリアリークの抑圧比を
示したグラフであり、DC入力端子第１００の電圧を変動
してもキャリアリーク抑圧比が変動していない。つま
り、第１の実施例が可能であれば、第４の実施例が調整
することなくキャリアリークの抑圧が可能であることを
補償するものである。
【００１８】
【発明の効果】以上のように、本発明によれば、DBM回
路のFETのバラツキを補正することにより、LOのキャリ
アリークを抑圧することが可能となり、ある一つの条件
化においてLOのキャリアリークの抑圧が可能であれば、
ベースバンド信号のDCオフセット電圧、LO入力レベル、
電源電圧の変化によるキャリアリークの抑圧が可能であ
ること補償し、各条件下で測定する必要無く、検査項目
の簡略化することが可能となった。
路のFETのバラツキを補正することにより、LOのキャリ
アリークを抑圧することが可能となり、ある一つの条件
化においてLOのキャリアリークの抑圧が可能であれば、
ベースバンド信号のDCオフセット電圧、LO入力レベル、
電源電圧の変化によるキャリアリークの抑圧が可能であ
ること補償し、各条件下で測定する必要無く、検査項目
の簡略化することが可能となった。
【図１】従来のDBM回路の回路図
【図２】本発明の第１の実施例におけるFETバラン回路
の回路図
の回路図
【図３】従来のDBM出力波形図
【図４】本発明第１の実施例による出力波を示す図
【図５】本発明第２の実施例による出力波を示す図
【図６】本発明第３、４の実施例による各電源電圧ごと
のキャリアリーク抑圧比の例を示す図
のキャリアリーク抑圧比の例を示す図
１００ DC電源端子 １０１、１０２、１０３、１０４ ベースバンド信号入
力端子 １０５、１０６、１０７、１０８ LO信号入力端子 １０９、１１０ 出力端子 １１１、１１２、１１３、１１４ DCオフセット電圧端
子 ２０１、２０２、２０３、２０４、２０５、２０６、２
０７、２０８LO入力用FET ２０９、２１０、２１１、２１２ ベースバンド入力用
FET ３０１、３０２、３０３、３０４、３０９、３１０、３
１１、３ １２、３１３、３１４、３１５、３１６、３
１７、３１８、３１ ９、３２０、３２１、３２２ バ
イアス設定抵抗 ３０５、３０６、３０７、３０８ バイアス印加用抵抗
力端子 １０５、１０６、１０７、１０８ LO信号入力端子 １０９、１１０ 出力端子 １１１、１１２、１１３、１１４ DCオフセット電圧端
子 ２０１、２０２、２０３、２０４、２０５、２０６、２
０７、２０８LO入力用FET ２０９、２１０、２１１、２１２ ベースバンド入力用
FET ３０１、３０２、３０３、３０４、３０９、３１０、３
１１、３ １２、３１３、３１４、３１５、３１６、３
１７、３１８、３１ ９、３２０、３２１、３２２ バ
イアス設定抵抗 ３０５、３０６、３０７、３０８ バイアス印加用抵抗
Claims (4)
- 【請求項１】 入力されたRF信号とバースバンド信号
（IQ信号）をミキシングするダブルバランミキサー（以
下DBMとする）回路において、ベースバンド入力用FETは
プロセス上において特性のバラツキに起因するキャリア
リークを抑圧することを必要とし、その抑圧手法とし
て、ベースバンド入力用FETの特性を補正するためにDC
オフセット電圧端子の電圧を調整し、キャリアリークを
抑圧することを特徴とするDBMの調整手法。 - 【請求項２】 前記DCオフセット電圧端子のベースバン
ド信号のDCオフセット電圧が、ベースバンド入力用FET
の特性を損なわない電位である場合、ベースバンド信号
のDCオフセット電圧が同じ場合にキャリアリークを抑圧
できることを特徴とする請求項１に記載するDBMの調整
手法。 - 【請求項３】 LO入力端子のある入力レベルにおいてキ
ャリアリークを抑圧するためにDBMのベースバンド入力
用FETを調整し検査を行った場合、キャリアリークの抑
圧が可能であれば、LO信号入力端子のLO入力レベルが異
なってもキャリアリークの抑圧が可能であることを補償
する請求項１または請求項２に記載のDBMの調整手法。 - 【請求項４】 DC電源端子のある電圧においてキャリア
リークを抑圧するためにDBMのベースバンド入力用FETを
調整し検査を行った場合、キャリアリークの抑圧が可能
であれば、異なるDC電源端子の電圧もキャリアリークの
抑圧が可能であることを補償する請求項１または請求項
２に記載のDBMの調整手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030079A JP2001223535A (ja) | 2000-02-08 | 2000-02-08 | 半導体装置およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030079A JP2001223535A (ja) | 2000-02-08 | 2000-02-08 | 半導体装置およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223535A true JP2001223535A (ja) | 2001-08-17 |
Family
ID=18555140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000030079A Pending JP2001223535A (ja) | 2000-02-08 | 2000-02-08 | 半導体装置およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001223535A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006314029A (ja) * | 2005-05-09 | 2006-11-16 | Renesas Technology Corp | 無線通信用半導体集積回路装置 |
| US7606323B2 (en) | 2005-02-18 | 2009-10-20 | Renesas Technology Corp. | Carrier leak reduction transmitter circuit |
| WO2014136402A1 (ja) * | 2013-03-05 | 2014-09-12 | パナソニック株式会社 | ミキサ回路 |
-
2000
- 2000-02-08 JP JP2000030079A patent/JP2001223535A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7606323B2 (en) | 2005-02-18 | 2009-10-20 | Renesas Technology Corp. | Carrier leak reduction transmitter circuit |
| JP2006314029A (ja) * | 2005-05-09 | 2006-11-16 | Renesas Technology Corp | 無線通信用半導体集積回路装置 |
| WO2014136402A1 (ja) * | 2013-03-05 | 2014-09-12 | パナソニック株式会社 | ミキサ回路 |
| US9287828B2 (en) | 2013-03-05 | 2016-03-15 | Panasonic Intellectual Property Management Co., Ltd. | Mixing circuit |
| JPWO2014136402A1 (ja) * | 2013-03-05 | 2017-02-09 | パナソニックＩｐマネジメント株式会社 | ミキサ回路 |
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