KR101165485B1 - 균형 혼합기를 사용하는 장비 일체 - Google Patents

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Abstract

이중 균형 혼합기는 혼합기 코어의 출력을 수신하도록 연결된 DC 검출 회로를 갖는다. 검출된 레벨는 혼합기 코어의 트랜지스터의 듀티 싸이클을 조정하도록 적용된다. 한 실시예에서, 이 조절 레벨가 코어에 적용된 국부 발진기 신호에 첨가된다. 또 다른 실시예에서, 상기 레벨은 혼합기 코어의 트랜지스터의 문턱전압을 조절하기 위하여 적용된다. 또 다른 예에서, 국부 발진기 신호의 듀티 싸이클은 혼합기 코어에 적용되기 전에 조절된다. 또한 피드백 회로로서 저역 통과 필터(low pass filter)를 갖는 트랜지스터를 포함하는 이중 균형 혼합기 코어를 위한 입력 단계가 제공된다.
Figure R1020077002887
주파수, 혼합기, 트랜지스터, 듀티 싸이클

Description

균형 혼합기를 사용하는 장비 일체{Balanced Mixer Using Fits}
본 발명은 라디오 주파수 수신기(RF receiver)에 전형적으로 사용되는 혼합기에 관한 것이다. 특히, 본 발명은 높은(high) 짝수 차수 인터셉트 포인트(even order intercept point)를 갖는 이중 균형 혼합기(double balnaced mixer)에 관한 것이다.
혼합기(mixer)는 라디오 주파수 수신기가 RF 반송자(Radio Frequency carrier) 주파수 또는 중간 주파수(intermediate frequency)에 중심이 맞춰진 것으로부터 직류성분에 중심이 맞춰진 것으로 조절된 신호들을 주파수로 중계하는데 있어서 필수적인 구성 요소이며, 이때 직류성분에 중심이 맞춰진 주파수를 기저신호(baseband signal: BB 신호)라고 한다. 본 문서의 이하에서는 라디오 주파수 또는 라디오 주파수 신호에 대한 언급은 입력이 중간 주파수의 신호인 혼합기(mixer)에 동일하게 적용할 것이다. 실제로 주파수 중계를 수행하는 소자(element)는 라디오 주파수 전류를 부하 임피던스의 반대편으로 교류적으로 흐르도록 하는 정류 스위치(commutating switch)(mixer core)이다. 수학적으로 부하에 걸리는 차동 전압(differential voltage)은 차동 부하 임피던스(differential load impeedance)와 1과 -1의 교차 시퀀스(alternating sequence)를 곱한 라디오 주파수 전류와 같다. 상기 시퀀스는 효과적인 정류기능(commutating function)을 하며, 이상적으로 균형된 구성(balanced configuration)은 50%의 듀티 싸이클(duty cycle)을 가져야만 한다. 때로는 라디오 주파수 입력이 전압이기 때문에, 상기 라디오 주파수 전압을 정류 스위치(commutating switch) 이전에 전류로 변환하는데 트랜지스터가 주로 이용된다. 도 1에 도시된 것처럼, 전압 대 전류(V-I) 변환기(트랜스컨덕터,transconductor), 정류 스위치(commutating switch)와 부하 임피던스들이 능동 혼합기(mixer)로서 일반적으로 알려져 있다. 도 1a에서 보듯, 한쌍(2)의 차동 또는 균형 스위칭 트랜지스터가 뒤에 연결된 단일 트랜지스터 트랜스컨덕터(single-transistor transconductor:1)는 단일 균형 혼합기(single balanced mixer)라 한다. 도 1b에서 도시된 것처럼, 두 쌍(4, 5)의 균형 스위칭 트랜지스터가 뒤에 연결된 차동 또는 균형 트랜스컨덕터(3)는 이중 균형 혼합기(double balanced mixer)라한다. 능동 소자(active device)들로 구성된, 트랜스컨덕터(1,3) 및 정류 스위치 (2,4,5)는 짝수와 홀수 차수 모두에서 비선형적 신호 전달 특성들(nonlinear signal transfer characteristics)을 가질 수 있다.
많은 응용분야에서, 혼합기(mixer)의 입력시 원하는 입력 신호와 함께 많은 간섭, 라디오 주파수, 블로킹 신호(bloking signal)이라 불리는 신호들이 존재한다. 일반적으로 원하는 신호와 블로킹 신호(blocking signal)과의 사이에는 상당히 큰 주파수 차이가 있지만, 혼합기(mixer)보다 앞서 수동 라디오 주파수 필터가 블로킹 신호(blocking signal)을 제한된 범위로 축소만 시킬 수 있다. 혼합기(mixer)의 입력에 도달한 잔존하는 블로킹 신호(blocking signal)은 복조기에서 짝수 차수(even order) 비선형성에 의하여 기저대역(base band)으로 중계(translated)될 수도 있다. 이 현상을 막연히 포락선 검파(envelope detection)라 하는데, 왜냐하면 블로킹 신호(blocking signal)에 존재하는 어떠한 진폭 변조(amplitude modulation)도 기저 대역의 다양한 신호로 변환될 것이며, 또한 DC 성분이 원치않는 BB신호의 평균 전력을 나타내기 때문이다. 따라서, 일반적으로 라디오 주파수 수신기, 특히 혼합기에서의 짝수-차수(even-order) 비선형성은 zero-IF(직접 변환)와 low-IF 수신기 구조에서 원하는 신호의 검출에 악영향을 줄 수 있으며, 이는 충분히 증폭되기 전에 상기 원하는 신호가 기저대역으로 직접적으로 주파수 편이(frequency shift)되기 때문이다. 2차 왜곡(second order distortion) 측면에서 선형성을 설명하기 위하여 일반적으로 사용되는 성능 지수(figure of merit)는 2차 인터셉트 포인트(second order intercept point) 또는 IP2로서 알려져 있다. 유사하게, 더 높은(higher) 짝수 차수 왜곡(even order distortion)은 4차(fourth order) 인터셉트 포인트에 대하여 IP4, 6차(sixth order) 인터셉트 포인트(intercept point)에 대하여 IP6 등에 의해 설명될 수 있다. Low-IF 또는 직접 변환(direct conversion) 구조는 높은 짝수 차수 인터셉트 포인트(High even order intercept point)를 구비한 혼합기(mixer)를 필요로 한다.
완전히 차동적(differential)이거나, 완전히 균형(balanced)된 혼합기(mixer)의 구현에 있어서, 짝수 차수(even order nonlinearity) 비선형성에 의해 포락선이 검출된 블로킹 신호(blocking signal)들은, 원하는 신호가 영향받지 않게 차동 출력이 영이 되도록, 양(positive)의 출력 노드 및 음(negative) 출력 노드 모두에서 이상적으로 동일해야만 한다. 그러나, 혼합기(mixer)의 양과 음 신호 경로를 실제적 구현할 때 부정합(mismatch)을 피할 수 없으며, 그의 결과로 포락선 검파된 블로킹 신호(blocking signal)를 불완전하게 상쇄시키게 된다. 따라서 잘 정합된 차동 회로는 높은(high) IP2를 가지고 있는 것으로 간주된다. 라디오 주파수 소자들은 높은 주파수 운용을 위해 작아지려는 경향이 있으므로, 그들 사이에서 정합의 정확도는 제한된다. 완전 집적된 혼합기(mixer)에 의해 얻을 수 있는 전형적인 IP2는 40~50dBm이며, 이것은 WCDMA와 같은 첨단 응용분야에서는 충분하지 못한데, 이는 WCDMA에서는 이동전화의 송신 신호가 듀플렉스(duplexer)를 통해 누출되어 수신자에게 흘러들어 가서, 그것이 블로킹 신호(blocking signal)처럼 행동하기 때문이다. 저잡음 증폭기(LNA) 이후에 비싼 SAW 필터가 없다면, 수신자의 혼합기(mixer)는 직접 변환 구조를 위해서 75dDm정도의 IP2를 필요로 하게 된다. 그러한 필요조건는 현재의 기술 상태보다 1000배나 높은 것이다.
참조 문헌은 이하의 문서들과 같다:
[1] K.Kivekas, A. Parssinen and K. Halonen, "Characterization of IIP2 and DC-Offsets in Transconductance Mixers", IEEE Trans. Circuits and Systems, Vol. 48, No. 11, pp. 1028-1038, Nov. 2001
[2] D. Manstretta et al, "Second-Order Intermodulation Mechani는 in CMOS Downcoverters", IEEE J. Solid-State Circuits, Vol. 38, No. 3, pp.394-406, March 2003
[3] Jussi Rynanen et al, "A Single-Chip Multimode Receiver for GSM900, DCS 1800, PCS 1900 and WCDMA", IEE J. Solid-State Circuits, Vol. 38 Vol. 38, No. 4. pp. 594-602, April 2003.
참조문헌 [1]과 [2]는 혼합기(mixer)에서의 비선형성의 많은 출처들을 밝혀주고 있으며 모두 어떤 방법이 전체적으로 IP2를 중대하게 개선시켰다면 적절하게 기재되어 있을 것이다. 포락선 검파에 있어서 회로 부정합의 영향을 인지하여, 참조문헌 [3]은 IP2를 개선시키는 방법으로써 전력을 증가시키는 동안 혼합기의 출력에서 부하 임피던스를 축소시킬 것을 제안하고 있다. 미국 특허 제6393260 B1호에서는 반복된 측정에 바탕을 둔 경험적인 바이어스 조절을 통한 혼합기 균형성을 개선하기 위한 축소 방법을 개시하고 있다. 그러나 이중 균형 혼합기(double balanced mixer)에서의 완벽한 균형성은 트랜스컨덕터(transconductor) 트랜지스터 쌍과 스위칭 트랜지스터의 각각의 쌍을 개별적으로 조절하지 않고는 불가능하다. 혼합기의 정상적인 작동 이상으로 기능을 수행하려면, 그 방법은 메모리 소자, A/D와 D/A 컨버터 그리고 더 바람직하게는 라디오 주파수 시험 신호원이 필요하게 되는데, 이것으로 총비용이 매우 높아지게 된다. 라디오 주파수 시험 신호가 필요함에 따라 제품 테스트에만 주로 적당한 방법을 만들고 최종 세팅(final setting)을 기억하는데 필요한 비휘발성 기억장치(nonvolatile memory)는 특별한 집적기술을 필요로 한다.
발명의 요약
상술한 것을 고려하여, 본 발명의 목적은 상기 혼합기(mixer)의 정상적 동작을 반드시 방해하지 않고도 이중 균형 혼합기(double balanced mixer)의 짝수 차수 인터셉트 포인트(even order intercept point)를 실질적으로 개선시키는 방법과 회로 배열을 제공하는 것이며, 특별한 라디오 주파수 시험 신호도 필요하지 않다.
한 양태에서, 본 발명은 일면에서는 만약 모든 DC 또는 저주파 차동(differential) 신호들이 정류 스위치(commutating switch)에 도달하는 것을 방지할 수 있다면 포락선 검파는 정류 스위치(commutating switch)의 비선형성만으로 야기된 신호들로 제한된다는 사실을 인식한 것을 기초로 하고 있다.
반면에, 상기 정류 스위치(commutating switch)의 비선형성으로 인해 포락선 검파된 공통-모드(common-mode) 저주파 신호는 혼합기(mixer)가 균형되어 있지 않았을때 조차 효율적으로 제거될 수 있다. 이중 균형 혼합기(double balanced mixer)에서 두 개의 스위칭 트랜지스터 쌍에 의해 구현되는 효과적인 정류 기능이 상보적 듀티 싸이클(complementary duty-cycle)을 갖도록 혼합기(mixer)가 구동되어야 하는 것이 필요조건이다.
본 발명의 한 양태에 따르면, 네거티브 피드백 제어(negative feedback regulation)와 함께 필터를 사용하여, 고주파수 블러킹 신호에 따라 동작하는 비선형성의 결과로써 생성된 DC 또는 저주파수 신호 어떤 것이라도 정류 스위치(commutating switch)에 도달하지 못하도록 하는 회로 배열이 제공된다.
본 발명의 또 다른 양태에 따라, 비록 상기 트랜지스터 쌍이 다른 불균형을 가지고 있다 하더라도 상기 정류(commutating) 기능이 서로에게 상보적이 되도록, 상기 두 개(또는 그 이상)의 스위칭 트랜지트터 쌍이 개별적으로 가변적 듀티 싸이클(duty cycle) 또는 문턱 전압(threshold)을 갖는 두 개(또는 그 이상)의 별도의 스위칭 신호에 의해 구동되는 회로 배열이 제공된다. (문턱 전압의 조절경우에서, 이것은 스위칭 신호들이 스위칭 트랜지스터 쌍에 인가되기 전에 이루어지거나 또는 트랜지스터들의 문턱 전압 연결부(connection)에 조절 신호를 적용시켜 직접적으로 트랜지스터에 문턱 전압(threshold)의 조절 신호를 인가함으로써 이루어질 수 있다. 후자의 경우, 문턱전압에 대한 조절이 트랜지스터에 직접적으로 영향을 주기 때문에 스위칭 신호에 대한 조절은 스위칭 신호의 일부분인, 단일 공통(single common) 국부 발진기 신호만으로 그대로 만들어지며, 이 트랜지스터의 제어 단자(예를 들어 게이트)에 공급된다)
바람직하게는, 상기 필터링 방법은 모든 포락선 검파된 블로킹 신호(blocking signal)들이 혼합기(mixer) 출력에 도달하는 것을 막기 위해 상보적 듀티 사이클의 정류 기능(commutating functions)과 결합된다.
특히, 본 발명에 따르면, 특허청구범위에 청구된 이중 균형 혼합기(double balanced mixer) 회로가 제공된다.
본 발명의 장점은 비싼 SAW 필터가 없이도 블로킹 신호(blocking signal)에 대처할 수 있다는 것이다. 보다 상세하게는 제공되는 회로는 집적회로 기술을 사용하여, 바람직하게는 단일 집적회로(single integrated circuit)로 제조될 수 있다.
무엇보다, 본 발명은 이동 전화 또는 다른 종류의 이동 단말기 스테이션(station), 예를 들면 무선 이동 데이터 접속의 PDA 또는 유사하게 가능한 노트북 컴퓨터(laptop computer)를 사용하며; 후자에서 무선 접속은, 예를 들면 GPRS를 이용하여 데이터를 송신할 수 있는, 예를 들면 PC 카드로 제공된다.
도 1a는 종래 기술의 싱글 균형 혼합기(single balanced mixer)의 개략적인 도면이다.
도 1b는 종래 기술의 이중 균형 혼합기(double balanced mixer)의 개략적인 도면이다.
도 2는 본 발명에 따른 이중 균형 혼합기(double balanced mixer)의 블록 다 이어 그램이다.
도 3a는 도 2에서 도시한 트랜스컨덕터(transconductor)의 가상 차동 공통 소스 NMOS(Pseudo differential common-source NMOS) 구현예의 개략적인 도면이다.
도 3b는 도 2에서 도시한 트랜스컨덕터(transconductor)의 공통 소스 NMOSc차동 쌍(common-source NMOS differential pair) 구현예의 개략적인 도면이다.
도 3c는 도 2에서 도시한 트랜스컨덕터(transconductor)의 공통 게이트 NMOS(common-gate NMOS) 구현예의 개략적인 도면이다.
도 4a는 본 발명에 따른 고역통과/대역통과 수동 네트워크의 블록 다이어 그램이다.
도 4b는 본 발명에 따른 수동 네트워크의 바람직한 고역통과 구현예의 개략적인 도면이다.
도 4c는 본 발명에 따른 수동 네트워크의 바람직한 대역통과 구현예의 개략적인 도면이다.
도 5a는 본 발명에 따른 전류 추종기(current follower)의 NMOS 구현(embodiment)의 블록 다이어 그램이다.
도 5b는 본 발명에 따른 저역통과 필터의 RC 구현예과 적분기의 능동 RC 구현예을 구비한 전류 추종기의 NMOS 구현예의 개략적인 도면이다.
도 6a는 본 발명에 따른 혼합기 코어(mixer core)의 NMOS 구현예의 개략적인 도면이다.
도 6b는 도 6a의 회로의 다른 형태(alternative form)이다.
도 7a는 본 발명에 따른 듀티 싸이클 컨트롤 블록(duty-cycle control block)의 첫 번째로 바람직한 구현예의 개략적인 도면이다.
도 7b는 본 발명에 따른 듀티 싸이클 컨트롤 블록(duty-cycle control block)의 두 번째로 바람직한 구현예의 개략적인 도면이다.
도 7c는 도 7b의 듀티 싸이클 컨트롤 블록(duty-cycle control block)의 동작을 나타내는 파형도를 도시한 것이다.
도 7d는 본 발명에 따른 듀티 싸이클 컨트롤 블록(duty-cycle control block)의 세 번째로 바람직한 구현예의 개략적인 도면이다.
도 8a는 본 발명에 따른 주파수 선택 트랜스임피던스 블록(transimpedance block)의 첫 번째로 바람직한 구현예의 개략적인 도면이다.
도 8b는 본 발명에 따른 주파수 선택 트랜스임피던스 블록(transimpedance block)의 두번째로 바람직한 구현예의 개략적인 도면이다.
도 9는 본 발명에 따른 적분기 F(integrator F)의 바람직한 구현예의 개략적인 도면이다.
도 10은 본 발명에 따른 이중 균형 혼합기(double balanced mixer) 회로 배열의 바람직한 구현예의 개략적인 도면이다.
바람직한 구현예에서, 도 2에서 도시된 것처럼 본 발명에 따른 혼합기 회로는 트랜스 컨덕터 A(transconductor A), 수동 2-포트 네트워크 B, 전류 추종기 C(current follower C), 혼합기 코어 D(mixer core D), 트랜스임피던스 스테이지 E(transimpedance stage E), 저역통과 필터 F(Lowpass filter F)와 듀티 싸이클 컨트롤 블록 G(duty-cycle control block G)를 포함하고 있다. 요약하면 혼합기 회로는 이하와 같이 동작한다.
전체적인(overall) 혼합기 회로(10)는 그 경계에서 제1 전 입력 포트(first overall input port: RF), 제2 전 입력 포트 LO 및 전 출력 포트 BB 를 갖는다. 입력 포트 RF는 편이될 주파수인 정보를 운반하는 라디오 주파수 신호를 받는다-그것은 물론 존재하는 어떠한 블로킹 신호(blocking signal)도 역시 받을 것이다. 입력 포트 LO 는 국부 발진기 신호를 받는다. 출력 포트 BB는 주파수 편이된 출력 신호를 제공한다.
입력 포트 RF는 트랜스컨덕터 A의 입력에 의해 제공된다. 트랜스컨덕터(transconductor) A는 수신된 RF 신호를 그것의 출력에서 차동(differential) RF 전류로 변환시킨다. 그 차동 RF 전류는 수동 네트워크 B의 입력단자로 들어가게 되는데, 그것의 전류 전달 특성은 고역 통과 또는 대역 통과이며, 따라서 수동 네트워크 B의 출력 포트에 도달하게 되는 전류는 본질적으로 DC 또는 저주파 성분이 없게 된다.(그러나, 이런 단순한 필터는 여전히 대부분의 케이스에서 블로킹 신호을 통과시키며, 이것이 왜 종래 기술의 장치들이 블로킹 신호을 제거하기 위해 자주 SAW 필터를 사용했는지의 이유가 된다.)
수동 네트워크 B의 출력 포트는 전류 추종기(current follower) C의 입력 포트에 연결되어 있다. 전류 추종기 C는 능동 소자를 포함하며, 피드백 증폭기에 의해 제공되는, 피드백 제어를 가져서 특히 낮은 주파수와 DC에서 매우 낮은 입력 임피던스와 매우 높은 출력 임피던스를 얻는다. 임피던스 변환 (transformation)을 수행하는 것외에, 전류 추종기 C는 낮은 공급 전압 하에서 혼합기 작동을 돕기 위한 바이어스 전압의 단계 변화(level conversion)에 유용한 기능을 제공할 수도 있다. 피드백 증폭기의 비선형성이 저주파 왜곡을 출력 전류로 끌어들이는 것을 방지하기 위해서(예를 들어, 블로킹 신호(blocking signal)의 포락선 검파로부터), 피드백 증폭기의 음의 입력은 각 차동 브랜치(branch)의 저역 통과 필터에 의해 상기 전류 추종기 C의 입력으로부터 RF 주파수에서 분리된다. 선택적으로 상기 두 개의 차동 브랜치의 저역 통과 필터의 출력은 로우 오프셋(low-offset) 적분기에 의해서 감지될 수 있고, 적분기의 차동 출력은 피드백 증폭기의 양의 입력으로 피드백되어 전류 추종기 C의 입력에서 오프셋 전압을 감소시키게 된다.
전류 추종기 C의 출력은 혼합기 코어(mixer core) D의 rf 포트로 공급된다. 언급한 실시예에서, 혼합기 코어(mixer core) D는 또한 동조된(synchronized) LO 신호 또는 문턱전압 조절 제어를 수신하기 위하여 세 개까지 개별적인 입력 포트들을 포함할 수도 있는 LO 입력 포트를 갖는다.
혼합기 코어의 출력은 트랜스임피던스 증폭기 E의 입력으로 공급된다. 트랜 스임피던스 증폭기 E의 출력 전압은 또한 이중 균형 혼합기(10)의 전체 출력 BB가 된다. 전체 출력 BB는 저역통과 필터 또는 적분기 F의 입력으로 공급된다.
저역통과 필터 F의 출력은 듀티 사이클 컨트롤 블럭(duty-cycle control block) G의 두 개의 입력중 첫 번째가 된다. 듀티 사이클 컨트롤 블럭 G의 두 번째 입력은 혼합기(10)의 전체 입력 포트 LO가 된다. 듀티 사이클 컨트롤 블럭 G는 출력 포트를 갖는데, 이것은 개별적인 출력 포트들을 세 개까지(상술된 실시예에서) 가질 수 있어 혼합기 코어 D에 필요한 문턱전압 제어 신호 및 동조된 LO 출력을 제공하여 상술된 상보적인 듀티 싸이클의 효과적인 정류 기능을 실현한다.
개별적 블록 A-G의 상세 설명을 이하에서 하도록 한다. 이것은 도 10의 전체적인 상세한 회로도를 설명하는데 유용할 것이다. 이것은 아래에서 설명하는 가능한 회로들중 단지 특정된 일부만을 포함한 것이며, 이러한 설명의 말미에 있는 내용은 특정 발명들이 사용된 것을 기록하고 있다.
도 3은 공지된 트랜스컨덕터 회로의 세 가지 예를 보여주는데, 본 발명에서의 트랜스컨덕터 A로써 사용될 수도 있다. 각각은 우선 전압을 전류로 변환하는 역할을 하는 한 쌍의 트랜지스터들, 바람직하게는 예를 들면 NMOS 트랜지스터로 구성되어 있다. RF 입력 100, 100'을 조사하는 임피던스 정합을 제공할 필요에 따라, 트랜지스터 쌍은 도 3a, 도 3b에서 도시된 것처럼 공통 소스(common-source) 구성 또는 도 3c에서 도시된 것처럼 공통 게이트(common-gate) 구성으로 배열될 수 있다. 모든 경우에 있어서, 차동 RF 입력 전압은 단자 100과 100'사이에 인가되고, 차동 출력 전류는 단자 200과 200' 사이에 제공된다.(도면에서 110 또는 GND는 접지를 의미하고, 140 또는 VDD는 양의 전원장치(positive power supply)를 의미한다) 실시예(example)들은 소스 디제너레이션(degeneration)이 없는 NMOS로 설명되어 있으나 이 기술 분야에서 통상의 지식을 가진 자(이하 '당업자'라 함)에게 있어서 NPN형, PNP형 바이폴라 트랜지스터와 PMOS 트랜지스터와들은 모두 유사한 방식으로 사용될 수 있음은 자명하다. 소스 또는 에미터 디제너레이션(degeneration) 역시 트랜스컨덕턴스 또는 임피던스 정합을 선형화하는데 사용될 수 있다.
도 4a는 전류 필터 B의 차동 브랜치들 중의 하나의 블록도이다. 그 회로 중에 하나는 출력 300과 입력 200(도 2에 참조) 사이에 연결되고, 다른(정합된) 회로는 출력 300'와 입력 200' 사이에 연결된다. 상기 전류 필터는 고역통과(HP) 또는 대역통과(BP), 임피던스 B1, 고역통과, 또는 대역통과, 어드미턴스 B2 그리고 바이어싱 임피던스 B3를 포함한다. B1은 트랜스컨덕터 A의 DC 전류를 위한 바이어스 경로를 제공하지만, RF 주파수에서는 높은 임피던스이다. 트랜스컨덕터(transconductor) A의 비선형성에 의해 RF 입력 100,100'에 응답으로 생성된 저주파수 또는 DC 전류 성분은 따라서 단자(terminal) 200-200'로부터 AC 접지 VDD(또는 GND)에 이르기까지 분로(shunt)된다. 도 4a, 4b 그리고 4c에서 도시된 것처럼 GND 또는 B3로 부터 VDD에 연결되어 있는 B1은 트랜지스터 M11(또는 M12)(도 3 참조)이 PMOS인지 또는 트랜지스터 M31(또는 M32)(도 5 참조)가 PMOS인지 여부에 따라 각각 선택하여 사용될 수 있다.
반면에, HP 또는 BP 어드미턴스 B2는 RF 주파수에서는 높은 어드미턴스(낮은임피던스)이고, 낮은 주파수에서는 높은 임피던스이다. 만약 전류 필터 B 뒤의 전류 추종기 회로 C가 300-300' 단자에서 보여지는 낮은 임피던스를 가지고 있다면, 상기 RF 신호 전류는 HP/BP 어드미턴스 B2를 통해 상기 전류 추종기 회로 C로 대부분이 흐르게 될 것이다. B2에 의한 DC 블로킹은 후속 회로 기능들의 동작 전압을 트랜스컨덕터 출력 200-200'의 동작 전압과 무관하게 설정될 수 있게 하며, 이는 현대 집적회로의 낮은 전압 동작 특성을 위한 바람직한 특징이다.
임피던스 B3 분로 단자 300-300'는 전류 추종기 C에 대해 전원장치의 GND(또는 VDD)단자로의 바이어스 경로를 제공한다. 전류원(도 5에서 점선으로 표시됨)들은 그들이 충분히 선형적으로 만들어진다면 B3의 기능을 대신할 수도 있다. 비록 낮은 전원 전압 하에서의 바이어스 강제(constraints)가 얻을 수 있는 임피던스 B3를 제한할 수도 있지만, 상기 임피던스는 상기 전류 추종기 C의 입력 임피던스보다 충분히 클 필요가 있다. RF 주파수에서 이러한 B3 임피던스의 C 입력 임피던스에 대한 높은 비율(ratio)은 RF 신호 전류의 손실을 제한한다. DC 또는 낮은 주파수에 있어서 높은 비(ratio)는 전류 추종기 C의 비선형적 능동 소자에 의해 만들어진 어떤 가짜 저주파 신호가 상기 임피던스 B3로 다시 흘러들어가는 것을 방지해 준다.
도 4b는 전류 필터 B의 두 개의 차동 경로(두 개의 정합된 경로중의 단지 하나만을 도시함) 각각의 첫 번째 구현예를 나타낸 개략적인 도면이다. 이것은 고역 통과 구현예이며, 예를 들어 그것은 또한 통과가 허용된 훨씬 더 높은 주파수 신호와 함께 원하는 RF 신호를 통과시키나, 그들은 거의 존재하지 않거나 또는 그 이하의 회로에서 무시될 수 있다. 이러한 구현예에서 어드미턴스 B2는 커패시터 C21, 임피던스 B1은 인덕터 L21 그리고 높은 임피던스 B3는 저항 R21과 인덕터 L22를 직렬로 포함할 수 있다. 점선 형태로 표시된 C22, C23 그리고 C24는 집적회로 구현예내에서 유효 전달 기능을 고역 통과에서 대역 통과의 특성으로 변경시킬 수도 있는 기생 커패시터와 같은 것을 나타내며, 이 사실은 설계내에서 유리하게 사용될 수도 있다. 커패시터 C22, C23 그리고 C24는 역시 상기 대역 통과 특성을 얻기 위해 계획적으로 구성될 수도 있다.
도 4c는 전류 필터 B의 정합된 차동 경로 각각의 또 다른 구현예를 개략적으로 나타낸 도면이다. 이러한 대역 통과 구현예는, 예를 들어 그것은 원하는 RF 신호 주변의 주파수의 대역(band)을 통과한다. 이것은 어드미턴스 B2는 커패시터 C21과 인덕터 L23를 직렬로 포함한다는 점에서 첫 번째 구현예와 다르다. 다시, 점선의 형태인 C22,C23 그리고 C24는 집적회로 구현(implementation)내에서 유효 전달 기능를 변경 시킬 수도 있는 기생 커패시터와 같은 것을 나타내며, 이 사실은 설계를 하는 동안 대역통과의 특성을 강화하기 위해서 유리하게 사용될 수도 있다. 커패시터 C22, C23 그리고 C24는 역시 계획적으로 구현될 수도 있다.
도 4b와 4c에서 저항 R21과 인덕터 L22는 하나의 저항으로 대체될 수 있다.
도 5a에서 개념적으로 도시된 바와 같이, 전류 추종기 C의 주요한 기능은 RF 전류를 혼합기 코어(mixer core) D로 방향을 변환시키는 것이며, 바람직하게는 가능한 한, 상기 혼합기 코어(mixer core)에 대해, 저주파수의 가짜 성분들이 그것의 출력 전류에 흘러들어가는 것이 없이, 알맞은 바이어스 포인트를 가능하게 하는 것이다. 차동 브랜치 중의 하나만을 고려하면(다른 하나는 유사한 구조를 갖는다), M31(여기서는 NMOS 트랜지스터)과 같은 단순한 공통 게이트(simple common-gate) 트랜지스터는 전형적으로 트랜지스터의 트랜스컨덕턴스의 역과 동일한 낮은 입력 저항을 갖고, 출력 저항은 높은 전류 추종기로써 사용된다.(특히 소스는 노드 300에 연결되어 있고, 드레인은 혼합기(mixer)에 출력 전류를 제공한다) 상기 입력 저항은, 상당히 낮은 값임에도, 여전히 RF 전압이 상기 공통 게이트 트랜지스터의 소스에서 발생될 수 있게 하며, 그것의 비선형 V-I 특성은 가짜의 낮은 주파수 전압과 전류 성분들을 각각 트랜지스터의 소스와 드레인 단자에 나타나게 한다.(위에서 언급했듯이 블로킹 신호(blocking signal)은 전류 필터 B에 의해 제거되지 않고 여전히 존재할 수 있으며, 이것은 M31에서 또는 M31에 의해서, 포락선 검파되어 가짜 신호를 생산할 것이다) 드레인 전류에서 이러한 낮은 주파수의 가짜 성분들(다르게 말하면 원치 않게 혼합기로 들어갈 수 있는 성분들)을 제거하기 위해서 M31의 소스로 들어가는 전류의 합에서 M31의 게이트-소스 커패시터를 통해 분로(shunt)된 전류를 뺀 것이, 저주파수 성분에 대해 실질적으로 구속되지 않아야 한다. 이것은, 본 발명의 또 다른 양태에 따라, 노드 300의 M31의 소스 전압을 안정화하기 위해 도 5에 도시된 것처럼, 강한 저주파수 피드백 제어를 사용하여 달성될 수 있다. 노드 300이 저주파수에서 가상의 상수로 안정화됨으로써, 노드 340만이 M31의 비선형 V-I 특성과 노드 300에서의 고주파수 전압 변동에 의해 잔존하는 저주파수 전압 변동을 갖는다. 게이트-소스 커패시터를 통하여 M31의 소스로 주입되는 저주파수 전류는 피드백 제어 없이 M31으로 유입되는 것보다 낮은 크기 정도를 나타낼 수 있다.
피드백 제어는 피드백 증폭기 C1과 저역통과(또는 대역통과) 필터 C2를 통해서 이루어질 수 있다. 피드백 증폭기 C1은 일반적으로 능동 소자를 포함할 것이지만, 이들은 만약 고주파수 RF 신호가 C1의 반전 입력 320(도시된 바와 같이, 저역통과 필터 C2를 거쳐 노드 300에 연결됨)에 존재한다면, 노드 340에 더욱 많은 저주파수의 가짜(spurious) 전압 성분들을 만들어 내기 쉽다. 상기 더 큰 가짜 저주파수 신호가 M31로 가짜 전류를 주입되는 것을 방지하기 위해서는, 본 발명에 따라 반전 입력 320은 전류 추종기 입력 300으로부터 저역 통과 필터 C2에 의해 격리되어야 한다.
상기 피드백 제어 하에서, 노드 300과 노드 300' 사이의 오프셋 전압은 두 개의 제어 증폭기 C1 사이의 오프셋에서의 차이에 의해 나타난다. 두 개의 차동 브랜치 사이의 정합에서의 이러한 오프셋 차이에 대한 영향을 줄이기 위해서는 적분기 C3를 선택할 수 있는데, 이것은 양과 음의 입력이 각각 노드 320과 노드 330이고 그것의 출력들인 노드 310과 310'은 상기 피드백 증폭기 C1의 양의 입력이다. 네거티브(negative) 피드백을 통해서, 적분기 C3는 상기 노드 300과 노드 300' 간의 오프셋 전압을 상기 적분기 C3의 언급한 입력 오프셋으로 제어한다. C3는 신호의 경로에 직접적으로 관여하지 않으므로 그것은 당업자에 의해 매우 낮은 오프셋으로 구현될 수 있으며, 따라서, 노드 300과 300' 사이의 오프셋을 역시 매우 낮게 만들 수 있다.
도 5b는 전류 추종기 C의 바람직한 구현의 개략적인 도면이며, 여기서 저역 통과 필터 C2는 단순한 RC 네트워크로 구현되며, 선택 적분기 C3는 능동 RC 적분기로 구현된다. 또 다른 능동 RC 적분기는 스위치드 커패시터(switched-capacitor, SC) 적분기이다. 선택적 적분기 C3는 도 5a와 도 5b 모두에서 점선으로 표시되어 있다. 비반전 입력(310)은 선택적 적분기 C3가 생략되는 경우에 상수(constant) 바이어스에 연결될 수 있다.
구현된 회로의 자세한 세부 사항이 아래에서 설명된다. 하나의 경로(도면에서 왼쪽)에서 저역 통과 필터 C2는 노드 300과 피드백 증폭기 C1의 반전 입력 사이에 연결된 저항 R31을 포함하며, GND와 반전 입력 사이에 연결된 커패시터 C31을 포함한다. 나머지 하나의 경로는 같은 값을 가진 구성 요소들을 사용하여 유사하게 구성되어 있다.
두 경로 모두 공통의 차동 증폭기 C4를 포함하는데, 그것은 반전, 비반전 입력과 반전, 비반전 출력을 갖는다. 반전과 비반전 입력은 각각 저항 R33과 R34를 통해 왼쪽과 오른쪽 경로의 피드백 증폭기 C1의 반전 입력인 320과 330에 연결된다. 피드백 증폭기 C1의 비반전 입력 310,310'는 각각 저항 R37과 R36에 의해 VDD(또는 바이어스 전압으로) 380으로 연결되고, 역시 차동 증폭기 C4의 비반전과 반전 출력은 각각 저항 R39와 R38에 의해 연결된다. 증폭기 C4의 반전과 비반전 입력은 역시 각각 증폭기 C4의 비반전과 반전 출력에 커패시터 C32와 C31에 의해서 연결된다. 다시, 도면의 왼쪽과 오른쪽에서 유사하게 연결된 구성 요소들은 유사한 값을 갖는다.
도 5a와 도 5b에서, 바람직한 구현예가 NMOS 전계 효과 트랜지스터로 설명되고 있다. 당업자가 NPN, PNP형의 바이폴라 정션 트랜지스터(Bipolar Junction Transistor) 또는 PMOS 트랜지스터로 실현할 수 있음은 명백하다.
도 2에 도시된 것 처럼, 블록 A,B와 C의 결합한 배열은 전체적으로 잘 정합된 차동 경로를 반드시 가지지 않고도 짝수 차수 왜곡에 실질적으로 무관한 상술한 것과 같은 트랜스컨덕턴스 Gm을 형성한다.
나머지 블럭 D,E,F 그리고 G는 혼합기 코어 D가 상보적 듀티 싸이클을 갖도록 함으로써 유효한 정류 기능이 가능하도록 하기 위해 피드백 제어를 형성하는데, 그에 따라 스위칭 트랜지스터에 의해 발생할 수 있는 저주파수의 가짜 신호뿐만 아니라 상기 전체적 트랜스컨덕턴스 Gm으로부터 도착한 잔존하는 가짜 기저대역 신호어떤 것이라도 억제하게 된다. 게다가, 트랜스임피던스 E에서의 저역 통과 필터링은 전체 출력 포트 BB에 앞서서 블로킹 신호를 실질적으로 제거한다.
도 6a는 혼합기 코어(mixer core) D의 구현예를 나타낸 것이다. 점선으로 표시된 두 쌍의 트랜지스터(M45, M46; M47, M48)은 차동 rf 입력 포트 400-400', 제어 포트 700-700' 그리고 출력 포트 600-600'를 갖는 표준의 혼합기 코어(mixer core) D1(선행기술에서 공지된 도 1b와 비교)을 형성한다. 트랜지스터들의 연결은 이하와 같다. 트랜지스터 M45와 M46은 그들의 소스들이 rf 입력 포트 400'에 연결되고, 트랜지스터 M47과 M48은 소스들은 rf 입력 포트 400에 연결되어 있다. 트랜지스터 M45와 M48은 그들의 게이트가 제어 입력 노드 700에, 그리고 트랜지스터 M46과 M47은 그들의 게이트가 제어 입력 노드 700'에 연결되어 있다. 트랜지스터 M45와 M47은 그들의 드레인이 출력 노드 600'에 연결되어 있고, 트랜지스터 M46과 M48은 그들의 드레인이 출력 노드 600에 연결되어 있다. 이러한 표준의 혼합기 코어(mixer core)는 이하에서 설명하듯, 회로에 선택적으로 부가되는 것이다.(비록 전계 효과 트랜지스터를 사용하는 혼합기 코어(mixer core)가 도시되어 있지만, 혼합기 코어(mixer core)는 바이폴라 트랜지스터를 이용해서 구성될 수도 있다.)
반면에 본 발명에 따르면, 게이트가 입력 포트 710-720과 730-740으로부터 개별적으로 각각 제어될 수 있는 두 개의 스위칭 트랜지스터 쌍 M41, M42; M43, M44를 포함하는 듀티 싸이클 컨트롤드 혼합기 코어(duty-cycle controlled mixer core) D2가 제공된다. 특히, 연결관계는 아래와 같다. 트랜지스터 M41과 M42는 그들의 소스가 rf 입력 노드 400에 연결되어 있고 트랜지스터 M43과 M44는 소스가 rf입력 노드 400'에 연결되어 있다. 트랜지스터 M41, M42, M43과 M44는 그들의 게이트가 각각 제어 입력 노드 710, 720, 730, 740에 연결되어 있다. 트랜지스터 M41과 M43은 그들의 드레인이 출력 노드 600에 연결되어 있고, 트랜지스터 M42와 M44는 그들의 드레인이 출력 노드 600'에 연결되어 있다.
상기 혼합기 코어(mixer core) D를 위한 바이어스와 적응 제어(adaptive control) 회로는 듀티 싸이클 컨트롤 블록(duty-cycle control block) G에서 발견된다. 740으로부터 710을 분리하고 730으로부터 720을 분리하는 것의 장점은 ,종래 기술의 혼합기 코어(mixer core)와 비교하면, 혼합기(mixer)의 정상적 동작을 방해(interrupting)함이 없이 그리고 첫 번째와 두 번째 제어 신호가 일치할 필요가 없이, 710-720 포트에 첫 번째 제어 신호가 인가되는 동시에, 두 번째 제어 신호가 포트 740-730에 인가될 수 있다는 것이다. 실제로, 목적이 상기 유효한 정류(commutating) 기능을 위한 상보적 듀티 싸이클(duty-cycle)을 얻기 위한 것이므 로, 상기 첫 번째 제어 신호는 상기 두 번째 제어신호의 극성과 비교할 때 반대의 극성을 갖는 것이 바람직하다. 상기 상보적 듀티 싸이클(duty-cycle)은 나머지 하나가 고정(fixed)되어 있는 동안 상기 제어 신호중 하나만 인가되어도 달성될 수 있다. 그 조절을 제공하는 회로는 이하에서 설명한다.
실제적 구현에 있어서는 요구되는 듀티 싸이클(duty-cycle) 조절은 상당히 사소한 것이기 때문에, 상기 듀티 싸이클 컨트롤드 혼합기 코어(duty-cycle controlled mixer core) D2는 도 6a에 도시된 종래 기술의 혼합기 코어(mixer core) D1과 선택적으로 결합(병렬로)될 수 있다. 듀티 싸이클(duty-cycle) 제어 감도(control sensitivity)는 D2의 스위치 트랜지스터 디멘션(dimension)을 D1의 것에 비해 상대적으로 변경함으로써 조절될 수 있다. 하지만, 종래 기술 형태의 혼합기 코어(mixer core) D1은 바람직한 구현에서 제거될 수도 있다.
도 6b는 도 6a의 회로의 또 다른 형태이며, 이후에 아래에서 설명한다.
상기 듀티 싸이클 제어 회로(duty-cycle controll circuit) G는 도 7a에서 도시되어 있다. 국부 발진기 신호 LO는 제1 입력 포트 500-500'(예를 들어 도 2에서 전체 국부 발진기 입력 포트)에 인가되고, 두 단자간에 인가되는 신호는 반대 위상(anti-phase)이다. 듀티 싸이클(duty-cycle) 제어 신호 τ-C는 제2 입력 포트 900-900'에 인가된다. 첫 번째 출력 포트 710-720, 두 번째 출력 포트 740-730은 상기 혼합기 코어(mixer core) D에 스위칭 신호를 공급하는데, 예를 들면 그 출력은 혼합기 코어(mixer core)(도 6a 참조, 본 실시예에서 코어 D2)에 대해 유사하게 번호 붙어진 입력 포트들에 연결되어 있다. 선택적으로 추가적인 구성 요소들(점선의 형태로 도시)은 만약 그것이 포함되어 있다면, 추가적인 표준 혼합기 D1의 구동을 위해 적당한 제3 출력 포트 700-700'를 제공한다.
단자 500에 인가되는 신호는, 예를 들면 노드 710과 740에 대해서는 각각 커패시터 C41과 C44에 의해, 용량적으로 결합(capacitively coupled)되어 있고, 단자 500'에 인가되는 신호는, 예를 들면 노드 720과 730에 대해서는 각각 커패시터 C42와 C43에 의해, 용량적으로 결합(capacitively coupled)되어 있다. 상수 바이어스 전압 요소 Vb는 노드 750에서 DC 전압원 VB로부터 상기 출력 포트 710-720, 740-730 그리고 700-700'로 저항적 결합(resistive coupling), 예를 들어 저항 R41, R42, R44, R43, R49, R40을 통해 각각 공급된다. 듀티 싸이클(duty-cycle) 제어 신호 τ-C는 상기 바이어스 전압 요소 Vb에 최소한 상기 두 출력 포트 710-720과 740-730 중의 하나에 저항적 결합을 통해 중첩되는데, 예를 들어 최소한 노드 900은 예를 들자면 저항 R45에 의해 노드 710에 연결되고 노드 900'는 예를 들자면 저항 R46에 의해 노드 720에 연결된다. 선택적으로, 추가적으로 (예를 들면 저항 R47과 R48에 의해) 노드 900은 노드 730에 저항적으로 연결되어 있고, 노드 900'는 노드740에 저항적으로 연결되어 있다.
선택적인 추가적 출력 포트 700-700'는 국부 발진기 입력 포트 500-500'에 용량적으로 결합(예를 들면 커패시터 C45와 C46에 의해 각각)되어 있다.
도 7a의 회로는 이하에서와 같이 혼합기 코어(mixer core)의 동작에 영향을 준다. 듀티 싸이클(duty-cycle) 제어 신호 τ-C는 혼합기 코어(mixer core)의 스위칭 트랜지스터에 인가되는 국부 발진기 신호 LO의 DC 레벨을 조절하는데, 그것은 국부 발진기 신호의 더 많은(more) 부분(또는 경우에 따라서 더 적은(less))이 스위칭 트랜지스터의 스위칭 문턱 전압 이상이기 때문에 스위치의 듀티 싸이클(duty-cycle)을 변화시킨다.
듀티 싸이클(duty-cycle) 제어 신호 τ-C는, 설명된 구현에서, 차동적이다. 예를 들어, 도 6a와 7a의 결합된 회로를 고려하면, M41은 τ-C+에 의해서 조절되는 LO+에 의해 제어를 받고, M42는 τ-C-에 의해서 조절되는 반대 위상(anti-phase)인 LO-에 의해 제어를 받는다. 이러한 연결로 듀티 싸이클(duty-cycle)이 조절되는 결과가 되고, 특히, M41과 M42가 조절 이후에도 (트랜지스터 사이에 어떤 부정합도 허용하면서) 같은 시간에 여전히 스위치하도록, 트랜지스터 M41과 M42의 스위칭 기능의 대응 경계(corresponding edge)가 서로가 같은 방향으로 움직이는 결과를 얻는다.
도 7a에 도시된 구현에서, 듀티 싸이클(duty-cycle) 제어 신호 τ-C는 역시 혼합기 코어(mixer core)의 다른 트랜지스터 쌍, 예를 들면 트랜지스터 M43과 M44,에 인가된다. 특히, M43은 τ-C+에 의해서 조절되는 LO-에 의해 제어를 받고, M44는 τ-C-에 의해서 조절되는 LO+에 의해 제어를 받는다. M43 M44의 쌍에서의 동작은 M41 M42 쌍에서와 같다.
두 쌍을 비교하면, 배열은, 만약 조절 신호가 증가하면 모든 트랜지스터들 의 듀티 싸이클(duty-cycle)(예를 들면 그들이 on되어 있는 시간의 비율)이 증가하는 그리고 그 반대의 경우도 마찬가지인 것을 의미하는 τ-C+ 경우에 있어서, 같은 출력을 구동하기 위해 연결된,각 쌍으로부터 하나씩인, 두 개의 스위칭 트랜지스터, 예를 들어 , M41, M43은 모두 같은 신호에 의해 조절되는 그들의 국부 발진기 신호(서로에게 반대 위상이 이상적임)를 가지고 있다. 위에서 언급했듯이 이상적인 상황은 두 스위칭 쌍이 서로에게 상보적인 듀티 싸이클(duty-cycle)을 갖는 것이며, 예를 들면 같은 출력을 갖는 트랜지스터들,예를 들면 M41과 M43,은 상보적인 듀티 싸이클(duty-cycle)을 갖는다. 이러한 관점에서 가짜 신호, 즉 블로킹 신호를 포락선 검파하는 비선형성에 의해 나타난 가짜 신호는, 그것의 양과 음의 출력 600과 600'에서 혼합기 코어(mixer core)를 떠날 때 동일하며 따라서 상쇄된다. 듀티 싸이클(duty-cycle) 조절 신호는, 이하에서 상세하게 설명될 것처럼, 가짜 신호가 피드백 배열에 의해 상쇄되는 레벨로 제공된다. 이러한 관점에서 비록 듀티 싸이클(duty-cycle)들이 상보적일지라도 균형된 상태에서의 일반적으로 50%가 아니다.
(M41과 M43에 각각 상보적인 방식인 M42와 M44 스위치는 M41과 M43처럼 서로간에 있어서 같은 관계를 갖는데, 예를 들면 피드백 배열에 의해 얻어지는 이상적 포인트(ideal point)에서 M42 및 M44 역시 서로 간에 상보적 방식으로 스위치된다.)
역시 위에서 언급한 것처럼, 혼합기 코어(mixer core)의 트랜지스터 쌍들 중에 단지 하나만의 듀티 싸이클(dyty cycle)을 조절하는 것도 가능하다. 이것은 가짜 신호가 상쇄될 때까지 조절되며, 그것은 다시 M41 M43이 서로에 대해 상보적 방식으로 스위치 되는 때일 것으로 예상된다. 도 7a의 회로의 사례에서 이러한 배열은 단순히 τ-C를 노드 730과 노드 740에 연결하지 않음으로써 얻어진다.
상기 듀티 싸이클 제어 회로(duty-cycle control circuit) G의 두 번째로 바람직한 구현예가 도 7b에 도시되어 있다. 이러한 구현에서 국부 발진기 신호 LO는 제1 가변-지연 회로 소자(variable-delay circuit element) τ1에 의해 첫 번째로 지연된다. τ1의 출력과 LO가 첫 번째 NAND 논리 회로에 의해 NAND 연산(NAND'd)되고, 그 출력은 두 번째 지연 회로 소자 τ2에 의해서 지연된다. 상기 두 번째 지연 회로 소자 τ2의 출력과 상기 첫 번째 NAND 논리의 출력은 두 번째 논리 회로에 의해 더 NAND 연산되는데, 그 출력은 노드 720에 용량성으로 결합되어 있다. 상기 두 번째 NAND 논리 회로 출력은 논리 인버터에 의해 다시 반전되며, 그 출력은 노드 710에 용량성으로 결합되어 있다. 게다가 지연 소자 τ1의 출력은 노드 730에 용량적으로 결합되어 있다. 동일한 τ1의 출력은 역시 논리 인버터에 의해 반전되며, 그 출력은 노드 740에 용량적으로 결합되어 있다. 듀티 싸이클 컨트롤 회로(duty-cycle control circuit) D의 출력 노드 710, 720, 730 그리고 740은 역시 DC 바이어스를 공급하는 정전압원(constant voltage source) VB에 저항적으로 결합되어 있다.
지연 소자 τ1나 τ2 둘 중 하나 또는 τ1과τ2 모두는 듀티 싸이클(duty-cycle) 제어 신호 900-900'에 의해 가변적으로 지연되고, 그래서 상기 출력 710-720의 듀티 싸이클(duty-cycle)은 τ1과 τ2 사이의 차이에 의해 제어될 수 있다. (710-720과 740-730의 역할을 바꿈으로써 상기 유효한 정류 기능을 위한 상보적 듀티 싸이클(duty-cycle) 성취라는 같은 목적의 달성을 하면서 대신에 출력 포트 740-730의 듀티 싸이클(duty-cycle)을 제어할 수 있다.)
도 7c는 도 7b의 회로에서 다양한 위치에서의 신호를 보여주는 파형도이다. 도면에서 τ1과 τ2 는 각각 지연 소자 τ1과 τ2 에 의해 공급되는 지연을 의미한 다. 처음 네 개의 그림은 τ1 이 특별한 시간간격(interval) Δ와 같은 때의 회로의 선행(earlier) 노드에서의 파형을 보여주며, 이후 두 개의 그림으로 된 세 개의 세트는 세 가지 경우 : τ2>τ1, τ2=τ1, τ2<τ1 에 대한 후행(later) 노드에서의 결과 파형을 보여준다.
도 7b의 회로는 혼합기 코어(mixer core)의 트랜지스터 쌍 중에 단지 하나의 듀티 싸이클(duty-cycle)만을 조절하는데 그것은 위에서 설명을 했듯이 가짜 신호를 상쇄시키는데 충분한 것이다. 다른 쌍의 듀티 싸이클(duty-cycle)을 조절하기 위해 유사한 논리 회로를 제공하는 것도 가능하다. 다시 M43의 듀티 싸이클(duty-cycle)은 M41의 듀티 싸이클(duty-cycle)이 증가했을 때에 역시 증가해야 하며, M41의 듀티 싸이클(duty-cycle)이 감소했을 때 감소해야만 한다.
도 7b의 바람직한 구현은 싱글 엔디드(single-ended) 회로 소자를 갖는다. 그러나, 이 기술 분야에서 통상의 지식을 갖는 자(those skilled in the art)에게 상기 논리 그리고 지연 기능, 그들에게 잘알려진 기호로 도시된,들이 RF 적용에 있어서 자주 선호되는 차동 회로 형태로 쉽게 구현될 수 있다는 것은 자명하다.
도 7b의 회로에서 국부 발진기 신호 LO의 듀티 싸이클(duty-cycle)은 혼합기(mixer)에 인가되기 전에 직접 조절되는데, 그것은 바이어스 조절이 혼합 기(mixer)의 트랜지스터의 스위칭 시간에 영향을 미치는 도 7a와는 현저하게 대조를 이룬다.
도 7d는 듀티 싸이클 제어 회로 G의 세 번째 구현을 보여주는 것으로, 그것은 도 7a에서 도시된 첫 번째 구현의 변형이다. 이러한 변형을 위해 이하 명백해 질 것이지만, 혼합기 코어(mixer core)가 도 6b에서 도시된 바와 같이 변형된다.(예를 들어 혼합기 코어(mixer core) D3)
첫 번째 구현예에서 듀티 싸이클 제어 회로는 듀티 싸이클 제어 신호 τ-C+/τ-C-를 국부 발진기 신호 LO+/LO-에 국부 발진기가 혼합기 코어의 트랜지스터에 적용되기 전에 실어 놓는다. 이번 세 번째 구현에서는 국부 발진기 신호가 일반적으로 이전처럼 혼합기 코어의 트랜지스터에 적용되지만, 듀티 싸이클 제어 신호는 혼합기 코어 트랜지스터들의 기판(substrate) 연결에 적용된다.
도 7d와 6b에 대해 자세히 언급하면, 국부 발진기 신호 LO+/LO- 는 각각의 커패시터 C45와 C46를 통해서 혼합기 코어의 트랜지스터에 용량적으로 결합되며, 이전처럼 트랜지스터 M41과 M44의 게이트는 LO+ 를 인가 받고, 트랜지스터 M42와 M43의 게이트는 LO- 를 인가 받는다.(도 7a와 6a의 회로에 비교하면 이것은 국부 발진 기 신호를 위해 커플링 커패시터의 수를 반만 사용하는 것에 주목) 이러한 게이트 쌍들은 각각 저항 R49 와 R40에 의해 바이어스 전압 VC(560)에 연결됨으로써 바이어스 된다.
비록 듀티 싸이클 제어 신호가 혼합기 코어 D3의 트랜지스터의 기판 연결부부(substrate connection)에 연결되지만, 그 연결은 첫 번째 구현에서 사용된 것과 유사한 수동 네트워크를 통해서 이루어 진다(도 7d를 7a에 비교). τ-C+ 는 정전압 바이어스 VB(550)에 직렬로 연결되어 있는 저항 R45과 R41을 포함하는 전압 분배기(voltage divider)를 통해 M41의 기판 연결부에 연결되며, M41의 기판 연결부는 이들 저항 사이의 노드(710)에 연결되어 있다. 트랜지스터 M43의 기판 연결부 역시 노드 710에 연결되며 따라서 같은 방법으로 τ-C+ 로 공급받는다(유사한 기능을 수행하기 때문에 도 7a에서 이들 저헝을 부여한 것과 유사한 참조번호들을 도 7d에 사용하였다). τ-C- 는 유사하게 정전압 바이이어스 VB(550)에 역시 직렬로 연결된 저항 R46과 R42를 포함하는 전압 분배기를 통해 M42와 M44의 기판 연결부에 연결되며, M42와 M44의 기판 연결부은 상기 저항들 사이의 노드 720에 연결되어 있는 것이다.
전압 분배기들은 그들이 혼합기 코어 트랜지스터의 기판 연결부에 인가되기 전에 듀티 싸이클 제어 신호들을 이동시키거나 크기를 변화(scale)시킨다(최소한 원리적으로는 어떤 이동이나 크기 변화가 필요하지 않도록 듀티 싸이클 컨트롤 신호들이 트랜스임피던스 증폭기 E와 저역통과 필터 F에 의해 공급되도록 배열하는 것이 가능하다. 이러한 경우에 도 7d에서 도시된 것처럼 듀티 싸이클 제어 회로 G의 왼쪽 절반은 단순히 저역통과 필터 F의 출력을 혼합기 코어로 정확하게 경로 배정(correct routing)하는 노드가 된다. 동일하게 최소한 원리적으로는 국부 발진기 신호가 국부 발진기에 의해 공급되도록 함으로써 어떤 이동(shifting)이나 크기 변화(scaling)가 요구되지 않도록 하는 것이 가능하다. 그런 경우에 도 7d에서 도시된 것처럼 듀티 싸이클 제어 회로 G의 오른쪽 절반은 단순히 국부 발진기 입력 포트 500-500'를 정확하게 경로배정하는 노드가 된다.
기판 연결부(710,720) 모두 또한 각각 커패시터 C41,C42에 의해 바이어스 전압 VB 에 연결되어 있다. 이것은 듀티 싸이클 제어 신호가 기판 연결부에 적용되기 전에 듀티 싸이클 제어 신호의 저역 통과 필터링을 제공한다(비록 당연히 이러한 커패시터들이 도 7a에서 유사하게 번호 붙여진 것들이 그랬던 것처럼 국부 발진기의 신호에 결합되지 않지만 도 7a에서의 이러한 커패시터들이 듀티 컨트롤 신호의 저역 통과 필터링을 또한 제공했기 때문에 유사한 번호들을 사용한다).
도 6b를 참조한다. 혼합기 코어 D3의 트랜지스터의 기판 연결부에 인가되는 듀티 싸이클 제어 신호들이 바뀜에 따라 그들은 이러한 트랜지스터들의 문턱 전압을 조절하며 트랜지스터의 출력(예를 들면 드레인 전류)는 게이트와 문턱 전압의 차이에 의존하므로, 문턱 전압이 이러한 방식으로 조절되면, 다시 그 효과는 국부 발진기 신호가 그것의 문턱 전압 이상에서 다소 시간을 소비하는 것이고 따라서 트랜지스터의 듀티 싸이클은 조절된다.
(도 7a의 트랜지스터는 기판 연결부를 가지고 있다. 그들이 바람직하게는 NMOS 트랜지스터이기 때문에 그들의 (P타입) 기판, 또는 벌크, 전극들은 소스에서 벌크, 그리고 드레인에서 벌크 PN정션의 순바이어스를 피하기 위해서 접지에 연결되어 있다. 이것은 회로의 기능에는 영향이 없기 때문에 기판 연결부은 도면에서는 생략되었다(관습적으로). 현대의 CMOS 기술에서는 NMOS와 PMOS 트랜지스터들 모두가 대부분 웰(well, NMOS 트랜지스터에서는 P-well이고 PMOS 트랜지스터에서는 N-well)에 구현된다. 특별한 트랜지스터의 기판은 그것이 별개의 웰에 형성된다면 다른 트랜지스터의 기판으로부터 격리될 수 있다. 도 7d/6b의 회로로 돌아가 보면, 그들의 기판 연결부에 적용되는 듀티 싸이클 제어 신호를 가지는 그러한 트랜지스터들이 별개의 웰로 분리되어 있는 것이 바람직하다).
기판 연결부로 신호들을 연결하는 것은 기판의 소스와 드레인 PN정션들로 순방향 바이어스를 하게 하는 이론적인 위험이 있다. 이러한 위험은 설계 시에 듀티 싸이클 제어 신호의 크기를 제한함으로써 그리고 바이어싱 배열(여기서는 도 7d의 수동 네트워크와 전압 VB 에 의해 제공된다)에서 주의를 기울임으로써 축소시킬 수 있다.
따라서, 모든 세 가지 구현예에서 듀티 싸이클 제어 신호와 국부 발진기 신호는 혼합기 코어 트랜지스터들의 스위칭을 제어하기 위해 협력을 한다. 첫 번째와 세 번째 구현예에서 이것은 듀티 싸이클 신호를 국부 발진기의 신호에 인가하여 그들이 트랜지스터를 스위치 하는 문턱 전압을 조절하는 것으로 이루어지고, 이들 실시예는 듀티 싸이클 제어 신호가 국부 발진기 신호로 인가되는 점에서 차이가 있다. 두 번째 구현에서 듀티 싸이클 제어 신호는 국부 발진기 신호에 인가되어 그들의 맥동비(mark space ratio)를 변경시킨다.
도 8a는 혼합기 코어 D로부터의 출력 신호를 전체 혼합기 회로(10)의 출력 전압 BB로 전환하는 트랜스임피던스 증폭기 E의 바람직한 구현예를 보여준다. 두 개의 전류원들은 상기 혼합기 코어로부터 공급 전압원 VDD까지의 DC 전류를 위한 바이어스 경로를 공급한다(이것들을 110-GND 로 연결시키는 선택으로 전류원들을 전류 싱크로 대체할 수 있음을 보여준다.) 트랜스임피던스 증폭기는 연산 증폭기, 트랜스임피던스를 결정하는 피드백 저항 R61, R62 그리고 상기 피드백 저항과 함께 대역 밖의 블로킹 신호를 감소시키기 위해 필요한 저역 통과 필터링을 제공하는 피드백 커패시터 C61, C62를 포함한다. 블로킹 신호들은 혼합기에 의해 역시 다운시 프트(down shift) 되어 왔고(하지만 기저대역 그 자체까지는 아님) 그리고 이와 같은 낮은 주파수에서는 원하는 신호(물론 기저 대역에서)로부터 더욱 쉽게 필터링(filtered)될 수 있다. 선택적으로 쵸퍼(chooper) 클록 신호에 의해서 구동되는 스위치는 상기 연산 증폭기의 입력 단자보다 앞에 그리고 같은 증폭기의 출력 단자 뒤에 배열됨으로써, 상기 증폭기의 오프셋의 영향이 완화될 수 있다.
도 8b는 트랜스임피던스 증폭기 E의 다른 바람직한 구현을 보여주며, 여기서 트랜스임피던스 입력은 저항 R65, R66에 의해 상기 혼합기 코어 D로부터 분리되어 있다. 도 8a의 바이어스 전류원들은, 병렬 소자 R63, C63 그리고 R64, C64로 대체되어 트랜스임피던스 증폭기에 앞서 블로킹 신호들을 추가적으로 필터링하며, 또한 DC 바이어스 경로를 제공한다. 도 8a에서의 상기 선택적 스위치들은 다시 입력을 앞에 그리고 상기 연산 증폭기의 출력 단자를 뒤에 배열하여 상기 증폭기의 오프셋의 영향을 완화시킨다.
도 9는 원하는 신호와 잔류하는 블로킹 신호 요소들을 모두 충분히 제거함으로써 상기 BB 출력으로부터 DC 요소들을 추출하도록 고안된 적분기/저역통과 필터 F의 바람직한 구현예를 보여준다. 상기 DC 요소에 포함된 혼합기 코어의 짝수 차수 비선형성에 의해 생성된 가짜 DC와 저주파수 응답들에 관한 정보는 상기 듀티 싸이클 제어 입력 900-900'에 의해 상기 가짜 응답들을 축소시키는데 이용된다. 만약 이러한 요소들이 non-zero 라면 적분기는 듀티 싸이클 조절 신호의 단계를 조절하 고, 그것은 차례로 혼합기 코어의 듀티 싸이클을 조절하여, 더욱 상보적 방식으로 스위치하게 하고 DC 요소를 줄이게 한다.
도 10은 전체적인 높은(high) IP2 혼합기(IP2 Mixer) 10을 도시한 것이다. 이것은 도 3a, 도 4b, 도 5c(그것 자신은 도 5b -적분기 C3은 도 10에서 도시되지 않았지만 포함되는 것이 바람직함-의 회로로서 바람직하게 구현되어 있음), 도 6a(듀티 싸이클 제어된 혼합기 코어, 왼쪽만), 도 7a(점선으로 표시된 구성요소 제외), 도 8b 그리고 도 9에서 설명된 도 2의 블록의 특별한 구현예를 포함한다.
비록 상기 바람직한 구현예가 NMOS 전계 효과 트랜지스터를 이용하여 도 10에 설명되어 있지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 본 발명의 범위를 벗어나지 않고도 유사한 혼합기의 모든 PMOS, 모든 NPN 또는 PNP BJT 트랜지스터를 구현하는 것이 가능함은 명백하다. 사실상, 도 10에서 도시된 트랜지스터에 있어서 NMOS, PMOS 그리고 BJT의 혼합 구현예에 의해, 당업자는 원하는 데로 기술 및 공급전압을 더 잘 이용할 수 있게 된다.
바람직한 구현들의 일부가 도시되고 설명되었지만, 첨부된 특허청구범위에 기술된 본 발명의 기술적 범위를 벗어나지 않고도 그 구현예들에 많은 변형과 변경이 가능하다는 것은 물론이다.
본 발명은 라디오 주파수 수신기(RF receiver)에 전형적으로 사용되는 혼합기에 관한 것이다. 특히, 본 발명은 고급(high) 짝수 차수 인터셉트 포인트(even order intercept point)를 사용하는 이중 균형 혼합기(double balnaced mixer)이다.

Claims (51)

  1. 라디오 주파수 입력 단자, 국부 발진기 입력 단자, 출력 단자를 갖는 혼합기 코어: 상기 혼합기 코어가, 공통으로 상기 혼합기 코어의 상기 라디오 주파수 입력 포트의 제1 단자에 존재하는 라디오 주파수 신호들을 스위치 하기 위해 연결된, 잔체적으로 서로 간에 반대 위상으로, 상기 국부 발진기 신호들에 따라 스위치 하기 위해 연결된 제1 쌍의 스위칭 트랜지스터; 및 공통으로 상기 혼합기 코어의 상기 라디오 주파수 입력 포트의 제2 단자에 존재하는 라디오 주파수 신호들을 스위치 하기 위해 연결된, 전체적으로 반대 위상으로, 상기 국부 발진기 신호들에 따라 스위치 하기 위해 연결된 제2 쌍의 스위칭 트랜지스터를 포함하며, 여기서 제1 및 제2 쌍 각각의 하나의 트랜지스터는 전체적으로 서로 간에 반대 위상으로, 상기 출력 포트의 제1 단자에 대한 상기 라디오 주파수 신호들을 스위치 하기 위해 연결되며, 제1 및 제2 쌍의 각각의 나머지 트랜지스터는 전체적으로 서로간에 반대 위상으로, 상기 출력 포트의 제2 단자에 대해 상기 라디오 주파수 신호들을 스위치 하기 위해 연결되며;
    상기 혼합기 코어의 출력을 수신하고 상기 혼합기 코어의 상기 출력에서 DC의 레벨(level)에 반응하여 듀티 싸이클 조절 제어 신호를 공급하기 위해 연결된 DC 검출 회로; 및
    국부 발진기 입력 포트, 상기 듀티 싸이클 조절 신호를 수신하기 위해 연결된 입력 포트 및 상기 혼합기 코어의 국부 발진기 입력 포트에 상기 듀티 싸이클 제어 회로의 국부 발진기 입력 포트 상에서 수신된 국부 발진기 신호들을 인가하기 위하여 연결되어 있는 출력 포트를 갖는 듀티 싸이클 제어 회로를 포함하며,
    여기서 상기 듀티 싸이클 제어 회로는, 국부 발진기 신호들에 상기 듀티 싸이클 조절 제어 신호를 인가하도록 배열되어, 상기 혼합기 코어의 트랜지스터의 제1쌍의 듀티 싸이클을 상기 혼합기 코어의 트랜지스터의 제2 쌍의 듀티 싸이클에 상대적으로 변화시키는 것을 특징으로 하는 이중 균형 혼합기.
  2. 제1항에 있어서, 상기 듀티 싸이클 제어 신호가 듀티 싸이클 조절 제어 신호를 그 국부 발진기 입력 포트에서 수신된 상기 국부 발진기 신호들에 인가하고, 얻어진 국부 발진기 신호를 상기 제1 쌍의 트랜지스터에 인가하도록 연결된 것을 특징으로 하는 이중 균형 혼합기.
  3. 제2항에 있어서, 상기 듀티 싸이클 조절 회로가, 상기 듀티 싸이클 조절 신호를 상기 국부 발진기 신호들에 인가하도록 연결되어, 상기 제1 쌍의 트랜지스터들 중의 하나의 듀티 싸이클을 증가시키면서 나머지 하나의 듀티 싸이클은 감소시키고 그리고 그 반대의 경우도 동일하게 작용하는 것을 특징으로 하는 이중 균형 혼합기.
  4. 제2항 또는 제3항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 국부 발진기 신호들에 듀티 싸이클 조절 신호를 인가하지 않도록 연결되어 있지 않으며, 여 기서 상기 국부 발진기 신호들은 제2쌍의 상기 트랜지스터에 인가되어 있는 것을 특징으로 하는 이중 균형 혼합기.
  5. 제2항 또는 제3항에 있어서, 상기 듀티 싸이클 조절 회로가, 상기 듀티 싸이클 조절 제어 신호를 국부 발진기 입력 포트에 수신된 상기 국부 발진기 신호들에 인가하고 얻어진 상기 국부 발진기 신호를 상기 제2 쌍의 트랜지스터에 인가하도록, 연결된 것을 특징으로 하는 이중 균형 혼합기.
  6. 제5항에 있어서, 상기 듀티 싸이클 조절 회로가, 상기 듀티 싸이클 조절 신호를 상기 국부 발진기 신호들에 인가하도록 연결되어 상기 제2 쌍의 트랜지스터들 중의 하나의 듀티 싸이클을 증가시키면서 나머지 트랜지스터의 듀티 싸이클을 감소시키고 그리고 그 반대의 경우도 동일하게 작용하는 것을 특징으로 하는 이중 균형 혼합기.
  7. 제1항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 듀티 싸이클 조절 신호를 상기 국부 발진기 신호들에 인가되도록 연결되어, DC 레벨을 조절하는 구성요소들(components)를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  8. 제1항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 혼합기 코어에 인가되기 전에 상기 국부 발진기 신호들의 듀티 싸이클을 조절하기 위해 연결된 구성 요소를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  9. 제1항에 있어서, 상기 제1쌍의 트랜지스터들은 문턱 전압을 가지며, 상기 듀티 싸이클 조절 회로가 상기 제1쌍의 트랜지스터들의 상기 문턱 전압들을 조절하기 위해서 연결되어, 그로 인해 상기 듀티 싸이클 조절 신호들이 상기 혼합기 코어에 인가되어, 상기 듀티 싸이클 조절 신호가 상기 국부 발진기 신호들에 인가되어 상기 트랜지스터들의 듀티 싸이클을 조절하는 것을 특징으로 하는 이중 균형 혼합기.
  10. 제9항에 있어서, 상기 듀티 싸이클 조절 회로가, 상기 듀티 싸이클 조절 신호들을 상기 혼합기 코어에 인가되도록 연결되어, 상기 제1 쌍의 트랜지스터들 중의 하나의 문턱 전압을 증가시키면서 상기 제1 쌍의 트랜지스터들 중의 나머지 하나의 문턱 전압을 감소시키고 또는 그 반대의 경우도 동일하게 작용하는 것을 특징으로 하는 이중 균형 혼합기.
  11. 제9항 또는 제10항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 제2 쌍의 트랜지스터들의 문턱 전압에 영향을 주지 않도록 연결되어 있는 것을 특징으로 하는 이중 균형 혼합기.
  12. 제9항 또는 제10항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 제2쌍의 트랜지스터들의 문턱 전압에 영향을 주도록 연결된 것을 특징으로 하는 이중 균형 혼합기.
  13. 제12항에 있어서, 상기 듀티 싸이클 회로가, 상기 듀티 싸이클 조절 신호를 인가하여, 상기 제2 쌍의 트랜지스터들 중에 어느 하나의 듀티 싸이클을 증가시키면서 상기 제2 쌍의 트랜지스터들 중에 나머지 하나의 듀티 싸이클을 감소시키고 그 반대의 경우도 동일하게 작동하도록 연결되는 것을 특징으로 하는 이중 균형 혼합기.
  14. 제13항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 듀티 싸이클 조절 신호들을 상기 혼합기 코어에 인가하여, 상기 제2 쌍의 트랜지스터들 중에 어느 하나의 문턱 전압을 증가시키면서 상기 제2 쌍의 트랜지스터들 중에 나머지 하나의 문턱 전압을 감소시키고 그 반대의 경우도 동일하게 작용하도록 연결되는 것을 특징으로 하는 이중 균형 혼합기.
  15. 제9항에 있어서, 상기 듀티 싸이클 조절 회로가 상기 혼합기 코어의 상기 트랜지스터들의 기판 연결부들에 상기 듀티 싸이클 조절 신호들을 인가하도록 연결되는 것을 특징으로 하는 이중 균형 혼합기.
  16. 제1항에 있어서, 상기 듀티 싸이클 조절 회로가, 상기 듀티 싸이클 조절 신호를 상기 국부 발진기 신호들에 인가하도록 연결되어, 상기 혼합기 코어의 상기 출력 포트의 제1 출력 단자에 동시에 연결되어 있는 제1 쌍의 트랜지스터와 상기 제2 쌍의 트랜지스터의 듀티 싸이클을 동시에 함께 증가시키고, 다른 시간에는 상기 제1 쌍의 트랜지스터와 상기 제2 쌍의 트랜지스터의 듀티 싸이클을 함께 감소시키는 것을 특징으로 하는 이중 균형 혼합기.
  17. 제1항에 있어서, 상기 DC 검출 회로가 적분기 또는 저역 통과 필터를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  18. 제1항에 있어서, 상기 혼합기 코어의 출력 포트에 연결되어, 상기 혼합기 코어의 출력을 상기 DC 검출회로의 입력에 전달하기 위한 저역 필터를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  19. 제18항에 있어서, 상기 필터의 출력이 상기 이중 균형 혼합기의 기저대역의 출력 포트를 제공하는 것을 특징으로 하는 이중 균형 혼합기.
  20. 제1항에 있어서, 상기 듀티 싸이클 제어 신호가 단일 값(single value)을 나타내는 것을 특징으로 하는 이중 균형 혼합기.
  21. 제20항에 있어서, 상기 듀티 싸이클 제어 신호가 차동 신호인 것을 특징으로 하는 이중 균형 혼합기.
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  39. 제1항에 있어서, 입력 포트와 출력 포트를 가지고 있고, 신호들이 상기 혼합기 코어의 상기 라디오 주파수 입력 포트로 통과하기 전에 신호들을 필터하도록 연결된 입력 필터를 포함하고, 상기 입력 필터는 고역 통과 필터인 것을 특징으로 하는 이중 균형 혼합기.
  40. 제1항에 있어서, 입력 포트와 출력 포트를 가지고 있고, 신호들이 상기 혼합기 코어의 상기 라디오 주파수 입력 포트로 통과하기 전에 신호들을 필터하도록 연결된 입력 필터를 포함하고, 상기 입력 필터는 대역 통과 필터인 것을 특징으로 하는 이중 균형 혼합기.
  41. 제39항 또는 제40항에 있어서, 상기 입력 필터는 수동 네트워크인 것을 특징으로 하는 이중 균형 혼합기.
  42. 제41항에 있어서, 상기 필터가 상기 필터의 입력과 출력 포트 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  43. 제42항에 있어서, 상기 필터가 상기 커패시터에 직렬로 상기 필터의 입력과 출력 포트 사이에 연결되는 인덕터를 더 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  44. 제41항에 있어서, 상기 이중 균형 혼합기가 상기 이중 균형 혼합기의 입력 포트와 전원 단자 사이에 연결된 인덕터를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  45. 제39항 또는 제40항에 있어서, 상기 이중 균형 혼합기는 상기 입력 필터들 중 두 개를 포함하며, 상기 입력 필터는 상기 혼합기 코어에 대한 차동 입력 쌍의 각각 하나에 신호들을 통과시키기 위해서 연결되는 것을 특징으로 하는 이중 균형 혼합기.
  46. 삭제
  47. 제39항 또는 제40항에 있어서, 상기 이중 균형 혼합기는 상기 입력 필터의 상기 입력 포트에 연결되는 출력을 가지는 입력 증폭기를 포함하는 것을 특징으로 하는 이중 균형 혼합기.
  48. 제47항에 있어서, 상기 입력 증폭기가 상기 입력 필터의 상기 입력 포트에 연결되는 출력을 갖고 트랜스컨덕터 증폭기인 것을 특징으로 하는 이중 균형 혼합기.
  49. 제1항에 따른 이중 균형 혼합기를 포함하는 것을 특징으로 하는 집적 회로.
  50. 제1항에 따른 상기 이중 균형 혼합기를 포함하는 것을 특징으로 하는 라디오 수신기.
  51. 제1항에 따른 상기 이중 균형 혼합기를 포함하는 것을 특징으로 하는 모바일 터미널 스테이션(mobile terminal station).
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