JP6265655B2 - 検出装置及び検出システム - Google Patents
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Description
まず、図1(a)、図1(b)、及び、図1(c)を用いて、第1の実施形態に係る検出装置を説明する。図1(a)は、第1の実施形態に係る検出装置の1画素の概略的等価回路図であり、図1(b)は、全体の概略的等価回路図であり、図1(c)は、読出回路の概略的等価回路図である。
次に、図4(a)、図4(b)、図4(c)及び、図11を用いて、第2の実施形態に係る検出装置を説明する。なお、第1の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図4(a)は、第2の実施形態に係る検出装置の1画素の概略的等価回路図であり、図4(b)は、第2の実施形態に係る検出装置の1画素の平面模式図であり、図4(c)は、図4(b)のB− B’箇所の断面模式図である。なお、図4(b)のA− A’箇所の断面模式図は第1の実施形態と同様であるため、図示及び詳細な説明は割愛する。図11は、第2の実施形態に係る検出装置の動作を説明するためのタイミングチャートである。
次に、図5(a)、図5(b)、及び、図6を用いて、第3の実施形態に係る検出装置を説明する。なお、第1の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図5(a)は、第3の実施形態に係る検出装置の1画素の概略的等価回路図であり、図5(b)は、第3の実施形態に係る検出装置の1画素の平面模式図である。なお、断面模式図は第1の実施形態と同様であるため、図示及び詳細な説明は割愛する。図6は、第3の実施形態の検出装置の動作を説明するためのタイミングチャートである。
次に、図7(a)、図7(b)、及び、図7(c)を用いて、第4の実施形態に係る検出装置を説明する。なお、第1の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図7(a)は、第4の実施形態に係る検出装置の1画素の概略的等価回路図であり、図7(b)は、第4の実施形態に係る検出装置の1画素の平面模式図であり、図7(c)は、図7(b)のB− B’箇所の断面模式図である。なお、図7(b)のA− A’箇所の断面模式図は第1の実施形態と同様であるため、図示及び詳細な説明は割愛する。
次に、図8を用いて、第5の実施形態に係る検出装置を説明する。図8は、第5の実施形態に係る検出装置の2行×2列分の画素の平面模式図である。
次に、図9(a)、及び、図9(b)を用いて、第6の実施形態に係る検出装置を説明する。なお、第1の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図9(a)は、第6の実施形態に係る検出装置の1画素の概略的等価回路図であり、図9(b)は、第6の実施形態に係る他の例の検出装置の1画素の概略的等価回路図である。
次に、図10を用いて、検出装置を用いた放射線検出システムを説明する。
TA 増幅用薄膜トランジスタ
CP 容量素子
TT 転送用薄膜トランジスタ
TS 選択用薄膜トランジスタ
TRS リセット用薄膜トランジスタ
TRC 容量リセット用薄膜トランジスタ
VS 電極電源配線
VDD 動作電源配線
VR リセット電源配線
GT 転送用駆動配線
GS 選択用駆動配線
GRS リセット用駆動配線
GRC 容量リセット用駆動配線
10 基板
21 駆動配線群
22 信号配線群
23 電源配線群
30 駆動回路
40 読出回路
50 電源回路
60 制御回路
Claims (20)
- 行列状に複数配列された画素と、前記画素に電気的に接続された信号配線と、を基板の上に有する検出装置であって、
前記画素は、放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力する増幅用薄膜トランジスタと、前記増幅用薄膜トランジスタによって出力された電気信号を保持する容量素子と、前記容量素子に保持された電気信号を前記信号配線に転送する転送用薄膜トランジスタと、を含み、
前記容量素子は、前記基板の上に配置された第1導電層と、前記第1導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第2導電層と、を含み、前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記基板との間に配置されており、
層間絶縁層が前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記容量素子との間に配置されており、
前記絶縁層及び前記層間絶縁層の材料は、窒化シリコンであり、
前記層間絶縁層の膜厚は、前記絶縁層の膜厚よりも厚いことを特徴とする検出装置。 - 前記容量素子の容量値は、前記変換素子の容量値の3〜10倍で、且つ、前記信号配線の寄生容量の容量値の1/30〜1/10であることを特徴とする請求項1に記載の検出装置。
- 前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタは、多結晶シリコンの薄膜トランジスタであることを特徴とする請求項2に記載の検出装置。
- 前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記容量素子との間に配置されたパッシベーション層及び前記層間絶縁層を更に含み、
前記パッシベーション層の材料は、窒化シリコンであることを特徴とする請求項3に記載の検出装置。 - 前記層間絶縁層の膜厚は、前記絶縁層の膜厚6〜20倍であることを特徴とする請求項4に記載の検出装置。
- 前記変換素子の一方の電極に電気的に接続された電極電源配線と、前記増幅用薄膜トランジスタのソース及びドレインの一方に電気的に接続された動作電源配線と、前記転送用薄膜トランジスタのゲートに接続された転送用駆動配線と、を更に含み、
前記増幅用薄膜トランジスタのゲートは、前記変換素子の他方の電極に電気的に接続されており、
前記第1導電層は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記第2導電層は、前記転送用薄膜トランジスタのソース及びドレインの一方に電気的に接続されており、
前記転送用薄膜トランジスタのソース及びドレインの他方は、前記信号配線に電気的に接続されていることを特徴とする請求項3〜5のいずれか1項に記載の検出装置。 - 前記変換素子の一方の電極に電気的に接続された電極電源配線と、前記増幅用薄膜トランジスタのソース及びドレインの一方に電気的に接続された動作電源配線と、前記転送用薄膜トランジスタのゲートに接続された転送用駆動配線と、を更に含み、
前記増幅用薄膜トランジスタのゲートは、前記変換素子の他方の電極に電気的に接続されており、
前記第1導電層は、前記増幅用薄膜トランジスタのソース及びドレインの他方、及び、前記転送用薄膜トランジスタのソース及びドレインの一方に電気的に接続されており、前記第2導電層は、所定の電位が供給され得る配線に電気的に接続されており、
前記転送用薄膜トランジスタのソース及びドレインの他方は、前記信号配線に電気的に接続されていることを特徴とする請求項3〜5のいずれか1項に記載の検出装置。 - 前記所定の電位が供給され得る配線に電気的に接続された電源回路を更に含み、
前記電源回路は、前記所定の電位が供給され得る配線に供給する電位を変更することが可能な構成であることを特徴とする請求項7に記載の検出装置。 - 前記画素は、前記増幅用薄膜トランジスタのゲートをリセットするリセット用薄膜トランジスタと、前記画素を選択する選択用薄膜トランジスタと、前記容量素子をリセットする容量リセット用薄膜トランジスタと、を更に含み、
前記リセット用薄膜トランジスタのソース及びドレインの一方は、リセット電源配線に電気的に接続されており、前記リセット用薄膜トランジスタのソース及びドレインの他方は、前記増幅用薄膜トランジスタのゲートに電気的に接続されており、
前記選択用薄膜トランジスタのソース及びドレインの一方は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記選択用薄膜トランジスタのソース及びドレインの他方は、前記第1導電層に電気的に接続されており、
前記容量リセット用薄膜トランジスタのソース及びドレインの一方は、所定の電位が供給され得る配線に電気的に接続されており、前記容量リセット用薄膜トランジスタのソース及びドレインの他方は、前記第1導電層に電気的に接続されていることを特徴とする請求項6から8のいずれか1項に記載の検出装置。 - 行列状に複数配列された画素と、前記画素に電気的に接続された信号配線と、を基板の上に有する検出装置であって、
前記画素は、放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力する増幅用薄膜トランジスタと、前記増幅用薄膜トランジスタによって出力された電気信号を保持する容量素子と、前記容量素子に保持された電気信号を前記信号配線に転送する転送用薄膜トランジスタと、前記容量素子をリセットする容量リセット用薄膜トランジスタと、前記変換素子の一方の電極に電気的に接続された電極電源配線と、前記増幅用薄膜トランジスタのソース及びドレインの一方に電気的に接続された動作電源配線と、前記転送用薄膜トランジスタのゲートに接続された転送用駆動配線と、を含み、
前記増幅用薄膜トランジスタのゲートは、前記変換素子の他方の電極に電気的に接続されており、
前記容量素子は、第1導電層と、第2導電層と、前記第1導電層と前記第2導電層との間に配置された絶縁層と、を含み、
前記第1導電層は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記第2導電層は、前記転送用薄膜トランジスタのソース及びドレインの一方に電気的に接続されており、
前記転送用薄膜トランジスタのソース及びドレインの他方は、前記信号配線に電気的に接続されており、
前記容量リセット用薄膜トランジスタのソース及びドレインの一方は、所定の電位が供給され得る配線に電気的に接続されており、前記容量リセット用薄膜トランジスタのソース及びドレインの他方は、前記第1導電層に電気的に接続されていることを特徴とする検出装置。 - 前記容量素子の容量値は、前記変換素子の容量値の3〜10倍で、且つ、前記信号配線の寄生容量の容量値の1/30〜1/10であることを特徴とする請求項10に記載の検出装置。
- 前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタは、多結晶シリコンの薄膜トランジスタであり、
前記第1導電層は、前記基板の上に配置されており、前記絶縁層は、前記第1導電層の上に配置されており、前記第2導電層は、前記絶縁層の上に配置されており、
前記絶縁層の材料は、窒化シリコンであることを特徴とする請求項11に記載の検出装置。 - 前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記容量素子との間に配置されたパッシベーション層及び層間絶縁層を更に含み、
前記パッシベーション層及び前記層間絶縁層の材料は、窒化シリコンであり、
前記層間絶縁層の膜厚は、前記絶縁層の膜厚よりも厚いことを特徴とする請求項12に記載の検出装置。 - 前記層間絶縁層の膜厚は、前記絶縁層の膜厚6〜20倍であることを特徴とする請求項13に記載の検出装置。
- 前記所定の電位が供給され得る配線に電気的に接続された電源回路を更に含み、
前記電源回路は、前記所定の電位が供給され得る配線に供給する電位を変更することが可能な構成であることを特徴とする請求項10〜14のいずれか1項に記載の検出装置。 - 前記画素は、前記増幅用薄膜トランジスタのゲートをリセットするリセット用薄膜トランジスタと、前記画素を選択する選択用薄膜トランジスタと、を更に含み、
前記リセット用薄膜トランジスタのソース及びドレインの一方は、リセット電源配線に電気的に接続されており、前記リセット用薄膜トランジスタのソース及びドレインの他方は、前記増幅用薄膜トランジスタのゲートに電気的に接続されており、
前記選択用薄膜トランジスタのソース及びドレインの一方は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記選択用薄膜トランジスタのソース及びドレインの他方は、前記第1導電層に電気的に接続されていることを特徴とする請求項10から15のいずれか1項に記載の検出装置。 - 前記第1導電層及び前記第2導電層は、光透過性導電材料で形成されることを特徴とする請求項9又は16に記載の検出装置。
- 前記選択用薄膜トランジスタのゲートに電気的に接続された選択用駆動配線と、前記リセット用薄膜トランジスタのゲートに電気的に接続されたリセット用駆動配線と、前記転送用駆動配線と前記選択用駆動配線に電気的に接続された駆動回路と、前記信号配線に電気的に接続された読出回路と、前記駆動回路及び前記読出回路を制御する制御回路と、更に含み、
前記読出回路は、前記信号配線をリセットするリセットスイッチと、前記信号配線に電気的に接続された演算増幅器と、前記演算増幅器に電気的に接続されたサンプルホールド回路と、を含み、
前記サンプルホールド回路は、信号用のサンプルホールド回路と、ノイズ用のサンプルホールド回路と、を含み、
前記制御回路は、前記信号配線を前記リセットスイッチがリセットした後で、前記転送用薄膜トランジスタが導通状態とされている間に、前記ノイズ用のサンプルホールド回路が前記演算増幅器の出力を保持し、前記ノイズ用のサンプルホールド回路が前記演算増幅器の出力を保持した後に前記転送用薄膜トランジスタが導通状態とされ、前記転送用薄膜トランジスタが導通状態とされた後に前記信号用のサンプルホールド回路が前記演算増幅器の出力を保持するように、前記駆動回路及び前記読出回路を制御することを特徴とする請求項9又は16に記載の検出装置。 - 前記容量リセット用薄膜トランジスタのゲートは前記選択用駆動配線と電気的に接続されていることを特徴とする請求項18に記載の検出装置。
- 請求項1から19のいずれか1項に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
を具備する検出システム。
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