JP6255915B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
ンジスタと、転送トランジスタを介してビット線に接続された二つのCMOS(Complementary Metal Oxide Semiconductor)インバータとを備える半導体素子である。CMOS
インバータは、N型MOSトランジスタ及びP型MOSトランジスタを有している。N型MOSトランジスタは、半導体基板のP型ウェル領域(Pウェル)に形成され、P型MOSトランジスタは、半導体基板のN型ウェル領域(Nウェル)に形成される。
AM領域と示す。)の下方に不純物濃度が濃いPウェルを形成して半導体基板の抵抗を下げることにより、ラッチアップ等の不具合の発生を抑制している。
第1導電型の第5ウェルを形成する工程と、前記基板の前記第2領域に前記第2導電型のイオン注入を行うことにより、前記第2領域における前記基板内であって、前記第2領域における前記第1ウェルの上方に、前記第2導電型の第6ウェルを形成する工程と、を備える。
A、HVNW(High Voltage N Well)22A及びDNW(Deep N Well)32Aが形成されている。高耐圧領域11Aにおける半導体基板2内であって、HVPW21Aの水平方向で、HVPW21Aを囲むようにしてHVNW22Aが形成されている。高耐圧領域11Aにおける半導体基板2内であって、HVPW21Aの下方にDNW32Aが形成されている。このように、高耐圧領域11Aにおける半導体基板2は、HVPW21Aの周囲をHVNW22A及びDNW32Aが囲むトリプルウェル構造を有している。
NW32Cが形成されている。高耐圧領域11Cにおける半導体基板2内であって、HVPW21Cの水平方向で、HVPW21Cを囲むようにしてHVNW22Cが形成されている。高耐圧領域11Cにおける半導体基板2内であって、HVPW21Cの下方にDNW32Cが形成されている。このように、高耐圧領域11Cにおける半導体基板2は、HVPW21Cの周囲をHVNW22C及びDNW32Cが囲むトリプルウェル構造を有している。
31が形成されている。したがって、SRAM領域12におけるLVPW41A及びLVNW42の下方にDPW31が形成されている。DPW31の上部が、LVPW41A及びLVNW42の底部(下部)と接続されていてもよい。DPW31の上部が、LVPW41A及びLVNW42の底部と離れていてもよい。DPW31は、不純物濃度が濃いPウェルである。SRAM領域12におけるLVPW41A及びLVNW42の下方にDPW31が形成されているため、半導体基板2の抵抗が下がり、SRAM領域12に形成されるSRAMにおけるラッチアップの発生が抑制される。
2に示すように、半導体基板2を用意し、レジストパターンによるマスクを用いずに(マスクレス)、半導体基板2の全面にP型の不純物のイオン注入を行うことにより、半導体基板2にDPW31を形成する。次に、図3に示すように、高耐圧領域11A〜11Cの一部が開口されたレジストパターン51をマスクとして、半導体基板2にP型の不純物のイオン注入を行う。これにより、高耐圧領域11A〜11Cにおける半導体基板2内にHVPW21A〜21Cが形成される。レジストパターン51は、第1レジストの一例である。
DNW32Aの一部とがオーバーラップすることで、HVNW22AとDNW32Aとの接続部分が広がり、HVNW22AとDNW32Aとの間の抵抗が低下する。HVNW22AとDNW32Aとの間の抵抗が低下することにより、高耐圧領域11Aにおけるラッチアップの発生が抑制される。
、高耐圧領域11Bに形成されるワードラインデコーダ等の回路における動作速度に影響を及ぼす。実施形態に係る半導体装置1では、図1に示すように、高耐圧領域11BにおけるHVPW21B及びHVNW22Bの下方にDNW32Bが形成されている。HVNW22Bの下方にDNW32Bを形成することにより、HVNW22Bにおける寄生容量の増加が抑制され、高耐圧領域11Bに形成されるワードラインデコーダ等の回路における動作速度が向上する。
す断面図である。図10〜図32の各(A)は、図9の(A)の一点鎖線A−A’に対応しており、高耐圧領域11Aにおける半導体基板2の断面を示している。図10〜図32の各(B)は、図9の(A)の一点鎖線B−B’に対応しており、高耐圧領域11Aにおける半導体基板2の断面を示している。図10〜図32の各(C)は、図10の(B)の一点鎖線C−C’に対応しており、高耐圧領域11Bにおける半導体基板2の断面を示している。図10〜図32の各(D)は、図9の(C)の一点鎖線D−D’に対応しており、高耐圧領域11Bにおける半導体基板2の断面を示している。図10〜図32の各(E)は、図9の(D)の一点鎖線E−E’に対応しており、SRAM領域12における半導体基板2の断面を示している。
ィにより、素子分離絶縁膜3が形成される箇所が開口されたレジストパターン(図示せず)を、シリコン窒化膜上に形成する。次いで、レジストパターンをマスクとしてドライエッチングを行うことにより、半導体基板2に溝を形成する。次に、例えば、アッシングにより、残存するレジストパターンを除去する。
する。次に、CMP(Chemical Mechanical Polishing)により平坦化を行うことにより
、半導体基板2に素子分離絶縁膜3を形成する。これにより、半導体基板2の表面には、素子分離絶縁膜3によって画定された複数の活性領域4が形成される。ここでは、STI法により半導体基板2に素子分離絶縁膜3を形成する例を示しているが、例えば、LOCOS(Local Oxidation of Silicon)法により半導体基板2に素子分離絶縁膜3を形成してもよい。次に、シリコン窒化膜を除去した後、例えば、熱酸化法又はCVD法により、半導体基板2の表面に犠牲酸化膜61を形成する。犠牲酸化膜61は、例えば、シリコン酸化膜である。
PW21A〜21Cを形成する。
・イオン種:燐(P+)
・加速エネルギー:250keV以上800keV以下
・ドーズ量:1.0E12/cm2以上2.0E13/cm2以下
条件(2)
・イオン種:燐(P+)
・加速エネルギー:15keV以上250keV以下
・ドーズ量:1.0E12/cm2以上1.0E13/cm2以下×4
条件(2)のイオン注入は、4回の注入によって行われているが、これに限らず、条件(2)のイオン注入は、1回の注入により行われてもよい。条件(2)のイオン注入によって、HVPW21A〜21Cにパンチスルーストップが形成される。なお、条件(2)のイオン注入は省略してもよい。
速エネルギー:200keV以上700keV以下、ドーズ量:2.0E12/cm2以上1.0E13/cm2以下×4、の条件でイオン注入を行うことにより、LVNW42を形成する。このイオン注入は、4回の注入により行われているが、これに限らず、イオン注入は、1回の注入により行われてもよい。次に、アッシングにより、レジストパターン55を除去する。
AM領域12における半導体基板2の表面にゲート酸化膜73を形成する。次に、フォトリソグラフィにより、半導体基板2上に、SRAM領域12が開口されたレジストパターン(図示せず)を形成する。次いで、レジストパターンをマスクとして、例えば、フッ酸を用いたウェットエッチングにより、SRAM領域12におけるゲート酸化膜73を除去する。次に、例えば、熱酸化法又はCVD法により、SRAM領域12における半導体基板2の表面にゲート酸化膜74を形成する。ゲート酸化膜73の膜厚と、ゲート酸化膜74の膜厚とは異なっており、ゲート酸化膜74の膜厚は、ゲート酸化膜73の膜厚よりも薄い。ゲート酸化膜74は、第2ゲート絶縁膜の一例である。
形成する。次いで、犠牲酸化膜を除去した後、例えば、CVD法により、シリコン窒化膜79を半導体基板2上に形成する。
84Aが形成され、高耐圧領域11BにおけるHVNW22B内にP型LDD領域84Bが形成される。高耐圧領域11CにおけるHVPW21C内にN型LDD領域84Aが形成され、高耐圧領域11CにおけるHVNW22B内にP型LDD領域84Bが形成される。図28では、高耐圧領域11Cに形成されたP型LDD領域84A及びN型LDD領域84Bの図示を省略している。SRAM領域12におけるLVPW41A内にN型ポケット領域85及びN型エクステンション領域(図示せず)が形成される。SRAM領域12におけるLVNW42内にP型ポケット領域(図示せず)及びP型エクステンション領域(図示せず)が形成される。
(付記1)
第1導電型のイオン注入を行うことにより、基板内であって、前記基板の第1の深さから前記第1の深さより深い第2の深さに、前記第1導電型の第1ウェルを形成する工程と、
前記基板の第1領域に前記第1導電型のイオン注入を行うことにより、前記第1領域における前記基板内であって、前記基板の表面から第3の深さに、前記第1導電型の第2ウ
ェルを形成する工程と、
前記基板の前記第1領域に前記第1導電型と異なる第2導電型のイオン注入を行うことにより、前記第1領域における前記第2ウェルの下方に位置する前記第1ウェルと重なる位置に、前記第1領域における前記基板内であって、前記第2ウェルの下方に前記第2の導電型の第3ウェルを形成する工程と、
前記基板の前記第1領域に前記第2導電型のイオン注入を行うことにより、前記第1領域における前記基板内であって、前記基板の表面から第4の深さに、前記第2ウェルの水平方向で前記第2ウェルを囲む前記第2導電型の第4ウェルを形成する工程と、
前記基板の第2領域に前記第1導電型のイオン注入を行うことにより、前記第2領域における前記基板内であって、前記第2領域における前記第1ウェルの上方に、前記第1導電型の第5ウェルを形成する工程と、
前記基板の前記第2領域に前記第2導電型のイオン注入を行うことにより、前記第2領域における前記基板内であって、前記第2領域における前記第1ウェルの上方に、前記第2導電型の第6ウェルを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
(付記2)
前記第3ウェルを形成する工程は、前記基板の第3領域に、前記第2の導電型のイオン注入を行うことにより、前記第3領域における前記基板内に形成されている前記第1ウェルと重なる位置に、前記第3領域における前記基板内であって、前記基板の第5の深さから前記第5の深さより深い第6の深さに、前記第2導電型の第7ウェルを形成する工程を含み、
前記第4ウェルを形成する工程は、前記基板の前記第3領域に前記第2導電型のイオン注入を行うことにより、前記第3領域における前記基板内であって、前記第7ウェルの上方に前記第2導電型の第8ウェルを形成する工程を含むことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第3ウェルを形成する工程では、前記第3ウェルの外縁部の位置が、平面視で前記第2ウェルの外縁部の位置よりも外側になるように、前記第3ウェルを形成し、
前記第4ウェルを形成する工程では、前記第4ウェルの底部の位置が、前記第2ウェルの底部の位置よりも深くなるように、前記第4ウェルを形成することを特徴とする付記1または2に記載の半導体装置の製造方法。
(付記4)
前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極と、を形成する工程と、
を備えることを特徴とする付記1から3の何れか1項に記載の半導体装置の製造方法。(付記5)
前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極と、を形成する工程と、
前記第3領域の前記基板上に第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に前記第1ゲート電極よりもゲート長の短い第2ゲート電極と、を形成する工程と、
を備えることを特徴とする付記2に記載の半導体装置の製造方法。
(付記6)
前記第1導電型はP型であり、
前記第2導電型はN型であることを特徴とする付記1から5の何れか一項に記載の半導
体装置の製造方法。
(付記7)
前記第2ウェルを形成する工程は、前記第3レジストをマスクとして第1導電型のイオン注入を行うことにより、前記第3領域における前記基板内であって、前記基板の表面から前記第3の深さに、第1導電型の第9ウェルを形成する工程を含み、
前記第8ウェルを形成する工程では、前記第9ウェルの水平方向で前記第9ウェルを囲むようにして前記第8ウェルを形成し、
前記第7ウェルが、前記第8ウェル及び前記第9ウェルの下方に形成されていることを特徴とする付記2に記載の半導体装置の製造方法。
(付記8)
第1領域及び第2領域を有する基板と、
前記第1領域及び前記第2領域を含む前記基板の第1の深さから前記第1の深さより深い第2の深さに形成された第1導電型の第1ウェルと、
前記第1領域の前記基板の表面から第3の深さに形成された前記第1導電型の第2ウェルと、
前記第1領域の前記基板に形成され、前記第2ウェルの下方で前記第1領域の前記第1ウェルと重なって位置する、前記第1の導電型とは異なる第2の導電型の第3ウェルと、
前記第1領域の前記基板の表面から第4の深さに形成され、前記第2ウェルの水平方向で前記第2ウェルを囲んで位置する、前記第2の導電型の第4ウェルと、
前記第2領域の前記基板に形成され、前記第2領域の前記第1ウェルの上方に位置する、前記第1導電型の第5ウェルと、
前記第2領域の前記基板に形成され、前記第2領域の前記第1ウェルの上方に位置する、前記第2導電型の第6ウェルと、
を備えることを特徴とする半導体装置。
(付記9)
前記第1ウェルは前記基板の第3領域にも形成され、
前記基板の前記第3領域の前記基板の第5の深さから前記第5の深さより深い第6の深さに形成され、前記第3領域の前記第1ウェルと重なって位置し、前記第2導電型の第7ウェルと、
前記基板の前記第3領域の前記第7ウェルの上方に形成され、前記第2導電型の第8ウェルと、
を備えることを特徴とする付記8に記載の半導体装置。
(付記10)
前記第3ウェルの外縁部の位置が、平面視で前記第2ウェルの外縁部の位置より外側に位置し、
前記第4ウェルの底部の位置が、前記第2ウェルの底部の位置より深く位置することを特徴とする付記8又は9に記載の半導体装置。
(付記11)
前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極とを有することを特徴とする付記8から10の何れか1項に記載の半導体装置。
(付記12)
前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極とを有し、
前記第3領域の前記基板上に第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に、前記第
1ゲート電極よりもゲート長の短い第2ゲート電極とを有することを特徴とする付記9に記載の半導体装置。
(付記13)
前記第1導電型はP型であり、
前記第2導電型はN型であることを特徴とする付記8から12の何れか一項に記載の半導体装置。
2 半導体基板
3 素子分離絶縁膜
4 活性領域
5 コンタクトプラグ
11A、11B、11C 高耐圧領域
12 SRAM領域
21A、21B、21C HVPW
22A、22B、22C HVNW
31 DPW
32A、32B、32C DNW
41A、41B、41C LVPW
42 LVNW
51、52、53、54、55 レジストパターン
Claims (9)
- 第1導電型のイオン注入を行うことにより、基板内であって、前記基板の第1の深さから前記第1の深さより深い第2の深さに、前記第1導電型の第1ウェルを形成する工程と、
前記基板の第1領域に前記第1導電型のイオン注入を行うことにより、前記第1領域における前記基板内であって、前記基板の表面から第3の深さに、前記第1導電型の第2ウェルを形成する工程と、
前記基板の前記第1領域に前記第1導電型と異なる第2導電型のイオン注入を行うことにより、前記第1領域における前記第2ウェルの下方に位置する前記第1ウェルと重なる位置に、前記第1領域における前記基板内であって、前記第2ウェルの下方に前記第2導電型の第3ウェルを形成する工程と、
前記基板の前記第1領域に前記第2導電型のイオン注入を行うことにより、前記第1領域における前記基板内であって、前記基板の表面から第4の深さに、前記第2ウェルの水平方向で前記第2ウェルを囲む前記第2導電型の第4ウェルを形成する工程と、
前記基板の第2領域に前記第1導電型のイオン注入を行うことにより、前記第2領域における前記基板内であって、前記第2領域における前記第1ウェルの上方に、前記第1導電型の第5ウェルを形成する工程と、
前記基板の前記第2領域に前記第2導電型のイオン注入を行うことにより、前記第2領域における前記基板内であって、前記第2領域における前記第1ウェルの上方に、前記第2導電型の第6ウェルを形成する工程と、
を備え、
前記第3ウェルを形成する工程では、前記第3ウェルの外縁部の位置が、平面視で前記第2ウェルの外縁部の位置よりも外側になるように、前記第3ウェルを形成し、
前記第4ウェルを形成する工程では、前記第4ウェルの底部の位置が、前記第2ウェルの底部の位置よりも深くなるように、前記第4ウェルを形成することを特徴とする半導体装置の製造方法。 - 前記第3ウェルを形成する工程は、前記基板の第3領域に、前記第2導電型のイオン注入を行うことにより、前記第3領域における前記基板内に形成されている前記第1ウェルと重なる位置に、前記第3領域における前記基板内であって、前記基板の第5の深さから
前記第5の深さより深い第6の深さに、前記第2導電型の第7ウェルを形成する工程を含み、
前記第4ウェルを形成する工程は、前記基板の前記第3領域に前記第2導電型のイオン注入を行うことにより、前記第3領域における前記基板内であって、前記第7ウェルの上方に前記第2導電型の第8ウェルを形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極と、を形成する工程と、
を備えることを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートと、を形成する工程と、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極と、を形成する工程と、
前記第3領域の前記基板上に第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に前記第1ゲート電極よりもゲート長の短い第2ゲート電極と、を形成する工程と、
を備えることを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1導電型はP型であり、
前記第2導電型はN型であることを特徴とする請求項1から4の何れか一項に記載の半導体装置の製造方法。 - 第1領域及び第2領域を有する基板と、
前記第1領域及び前記第2領域を含む前記基板の第1の深さから前記第1の深さより深い第2の深さに形成された第1導電型の第1ウェルと、
前記第1領域の前記基板の表面から第3の深さに形成された前記第1導電型の第2ウェルと、
前記第1領域の前記基板に形成され、前記第2ウェルの下方で前記第1領域の前記第1ウェルと重なる位置に形成された前記第1導電型とは異なる第2導電型の第3ウェルと、
前記第1領域の前記基板の表面から第4の深さに形成され、前記第2ウェルの水平方向で前記第2ウェルを囲んで位置する、前記第2導電型の第4ウェルと、
前記第2領域の前記基板に形成され、前記第2領域の前記第1ウェルの上方に位置する、前記第1導電型の第5ウェルと、
前記第2領域の前記基板に形成され、前記第2領域の前記第1ウェルの上方に位置する、前記第2導電型の第6ウェルと、
を備え、
前記第3ウェルの外縁部の位置が、平面視で前記第2ウェルの外縁部の位置よりも外側であり、
前記第4ウェルの底部の位置が、前記第2ウェルの底部の位置よりも深いことを特徴とする半導体装置。 - 前記第1ウェルは前記基板の第3領域にも形成され、
前記基板の前記第3領域の前記基板の第5の深さから前記第5の深さより深い第6の深さに形成され、前記第3領域の前記第1ウェルと重なる位置に形成された前記第2導電型の第7ウェルと、
前記基板の前記第3領域の前記第7ウェルの上方に形成され、前記第2導電型の第8ウェルと、
を備えることを特徴とする請求項6に記載の半導体装置。 - 前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極とを有することを特徴とする請求項6または7に記載の半導体装置。 - 前記第1領域の前記基板上に第1ゲート絶縁膜と、前記第1ゲート絶縁膜上にフローティングゲートと、前記フローティングゲート上に中間絶縁膜と、前記中間絶縁膜上にコントロールゲートとを有し、
前記第2領域の前記基板上に第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に第1ゲート電極とを有し、
前記第3領域の前記基板上に第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に、前記第1ゲート電極よりもゲート長の短い第2ゲート電極とを有することを特徴とする請求項7に記載の半導体装置。
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