JP2021150298A - 半導体装置 - Google Patents

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Abstract

【課題】小面積で且つ十分な容量を有する不揮発性メモリを提供する。【解決手段】半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１のウェルと、半導体基板の１の面の第１の領域とは離隔した第２の領域から内部に向かって延在するように形成された第２導電型の第２のウェルと、半導体基板の１の面の第２の領域とは離隔した第３の領域から内部に向かって延在するように形成された第１導電型の第３のウェルと、半導体基板の前記１の面上に、第１の領域、第２の領域及び第３の領域に亘って形成された導電層と、を有する。１の面には、第１の領域の周縁の少なくとも一部に形成され且つ第１のウェルの側面を露出する凹部が設けられ、導電層は、第１の領域に露出した第１のウェルの上面と、凹部に露出した第１のウェルの側面の少なくとも一部と、を覆うように形成されている。【選択図】図２

Description

本発明は、半導体装置に関する。
不揮発性の記憶装置として、電気的に絶縁された浮遊電極層であるフローティングゲート内の電荷の蓄積状態を変化させることにより、データの記憶及び消去を行う不揮発性メモリが知られている。かかる不揮発性メモリの構造としては、フローティングゲートを構成するポリシリコン層とコントロールゲートを構成するポリシリコン層とを重ねて配置する所謂スタック型の構造が一般的である。
一方、スタック型の不揮発性メモリとは異なり、単層のポリシリコンを用いて構成された単層ポリシリコン型の不揮発性メモリが知られている（例えば、特許文献１）。単層ポリシリコン型の不揮発性メモリでは、例えばコントロールゲートとして機能する第１のウェル領域、読出しゲートとして機能する第２のウェル領域、及びトンネルゲートとして機能する第３のウェル領域が半導体基板の表層部付近に設けられている。基板上には、第１のウェル領域から第３のウェル領域に亘ってオーバーラップするように、トンネル酸化膜及び単層のポリシリコンからなるフローティングゲートが形成されている。
第１のウェル領域、第２のウェル領域及び第３のウェル領域の各々のトンネル酸化膜を挟んでフローティングゲートと対向する部分において、フローティングゲート、読み出しゲート及びトンネルゲートに対応するキャパシタが形成される。そして、コントロールゲート、読み出しゲート及びトンネルゲートの各々に電圧を印加し、フローティングゲートの電位を変化させることにより、データの書込や消去等の動作を行う。
例えば、データ書込時には、コントロールゲートに電圧Ｖｗ（Ｖｗ＞０Ｖ）、トンネルゲートに０Ｖ、読み出しゲートに中間電圧Ｖｃ（０Ｖ＜Ｖｃ＜Ｖｗ）をそれぞれ印加する。コントロールゲートに印加された電圧Ｖｗに応じてフローティングゲートの電位が上昇し、第３のウェル領域（すなわち、トンネルゲート）からフローティングゲートに電荷が注入される。一方、データ消去時には、コントロールゲートに０Ｖ、トンネルゲートに電圧Ｖｗ、読み出しゲートに中間電圧Ｖｃをそれぞれ印加する。コントロールゲートに印加された電圧０Ｖに応じてフローティングゲートの電位が下降し、フローティングゲートに蓄積されていた電荷が第３のウェル領域へと移動する。
特開平９−１２９７６０号公報
上記のような単層ポリシリコン型の不揮発性メモリでは、メモリセルへの書き込みスピードや書き込みに必要な電圧を表す「書き込み特性」が重要である。書き込みの際には、フローティングゲートの電位が高ければ高いほど、トンネルゲートからフローティングゲートに電荷を注入しやすい。このため、書き込み特性は、コントロールゲートのキャパシタの容量（以下、書き込み容量と称する）がトンネルゲートのキャパシタ容量（以下、消去用容量と称する）よりも相対的に大きいことが好ましい。
一般的に、平板コンデンサ等のキャパシタの容量は、電極の面積に比例する。上記のような単層ポリシリコン型の不揮発性メモリでは、フローティングゲートとコントロールゲートとがオーバーラップする部分の面積が、書き込み容量における「電極の面積」に相当する。このため、書き込み容量を大きくしようとすると、コントロールゲートとフローティングゲートとがオーバーラップする部分の面積を大きくする必要がある。その結果、メモリセルの単位面積が大きくなり、チップサイズが大きくなってしまうという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、小面積で且つ十分な容量を有する不揮発性メモリを提供することを目的とする。
本発明に係る半導体装置は、不揮発性メモリを構成する半導体装置であって、半導体基板と、前記半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１のウェルと、前記半導体基板の前記１の面の前記第１の領域とは離隔した第２の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第２のウェルと、前記半導体基板の前記１の面の前記第２の領域とは離隔した第３の領域から内部に向かって延在するように形成された前記第１導電型の第３のウェルと、前記半導体基板の前記１の面上に、前記第１の領域、前記第２の領域及び前記第３の領域に亘って形成された導電層と、を有し、前記１の面には、前記第１の領域の周縁の少なくとも一部に形成され且つ前記第１のウェルの側面を露出する凹部が設けられ、前記導電層は、前記第１の領域に露出した前記第１のウェルの上面と、前記凹部に露出した前記第１のウェルの側面の少なくとも一部と、を覆うように形成されていることを特徴とする。
また、本発明に係る半導体装置は、１の面の第１の領域から内部に向かって延在する第１導電型の第１のウェルと、前記１の面の前記第１の領域とは離隔した第２の領域から内部に向かって延在して前記第１導電型とは逆極性の第２導電型の第２のウェルと、前記第２のウェルが前記第１のウェルとの間で位置するように前記１の面の前記第２の領域とは離隔した第３の領域から内部に向かって延在する前記第１導電型の第３のウェルと、を含む半導体基板と、前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との間の第４の領域から内部に向かって延在する分離層と、前記半導体基板の前記１の面上に、前記第１の領域、前記第２の領域、前記第３の領域及び前記第４の領域に亘って設けられ、前記第１の領域及び前記第２の領域が離隔する方向において前記第１のウェルと前記分離層との間に一部が位置する導電層と、を有することを特徴とする。
また、本発明に係る半導体装置の製造方法は、不揮発性メモリを構成する半導体装置の製造方法であって、半導体基板の１の面の第１の領域から内部に向かって延在するように第１導電型の第１のウェルを形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型の第３のウェルを形成するステップと、前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型の第２のウェルを形成するステップと、前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との境界部分に位置する領域から内部に向かって延在する分離層を形成するステップと、前記分離層の前記第１のウェルとの境界部分に、前記第１のウェルの側面の一部を露出する凹部を形成するステップと、前記第１の領域に露出した前記第１のウェルの上面と、前記凹部に露出した前記第１のウェルの側面の少なくとも一部と、を覆うように導電層を形成するステップと、を含むことを特徴とする。
本発明の半導体装置によれば、不揮発性メモリにおいてメモリセルの容量を維持しつつ面積を小さくすることが可能となる。
本発明の実施例１に係る半導体装置の構成を示す上面図である。 図１の半導体装置のＸ−Ｘ線に沿った断面図である。 単層ポリシリコン型のメモリセルを等価回路として示す回路図である。 半導体装置の製造手順を示すフローチャートである。 第１及び第３ウェル領域形成工程におけるＸ−Ｘ線での断面を表す断面図である。 第２ウェル領域形成工程におけるＸ−Ｘ線での断面を表す断面図である。 表面エッチング工程におけるＸ−Ｘ線での断面を表す断面図である。 素子分離層形成工程におけるＸ−Ｘ線での断面を表す断面図である。 段差形成工程におけるＸ−Ｘ線での断面を表す断面図である。 トンネル酸化膜形成工程におけるＸ−Ｘ線での断面を表す断面図である。 ゲートポリシリコン形成工程におけるＸ−Ｘ線での断面を表す断面図である。 本発明の実施例２に係る半導体装置の構成を示す上面図である。 実施例２の変形例に係る半導体装置の構成を示す上面図である。 図８の半導体装置のＹ−Ｙ線に沿った断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本実施例に係る半導体装置１００を素子形成面の上方から見た上面図である。半導体装置１００は、単層ポリシリコン型の不揮発性の半導体メモリのメモリセルを構成する半導体装置である。
半導体装置１００は、半導体基板１０と、半導体基板１０の第１の面（すなわち、素子搭載面）から内部に向かって延在するように形成された第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３と、を有する。また、半導体基板１０の第１の面上には、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の上方の領域に亘ってゲートポリシリコン２０が形成されている。
半導体基板１０は、例えばＳｉ（シリコン）基板から構成され、上面視で長方形の形状を有する。
第１ウェル領域１１及び第３ウェル領域１３は、第１導電型（本実施例では、Ｎ型）のウェル領域である。一方、第２ウェル領域１２は、第１導電型とは逆極性の第２導電型（本実施例では、Ｐ型）のウェル領域である。
第１ウェル領域１１は、半導体メモリのアクティブエリアとして機能する領域である。半導体基板１０の第１の面に露出した第１ウェル領域１１の表面（以下、単に第１ウェル領域１１の表面と称する）は、上面視で帯状の形状を有する。第１ウェル領域１１のゲートポリシリコン２０で覆われた部分は、半導体メモリのコントロールゲートとして機能する領域である。本実施例では、半導体基板１０の第１の面上の領域であって、ゲートポリシリコン２０で覆われた第１ウェル領域１１の上面部が位置する領域を、第１の領域Ａ１（図１に二点鎖線で示す）と称する。
第１の領域Ａ１の外側に位置する第１ウェル領域１１の表面付近には、Ｎ型の拡散層（図示を省略）が形成されており、当該拡散層には、タングステン等の導電体から構成される複数のコンタクトＣＴ１が接続されている。拡散層及びコンタクトＣＴ１は、第１ウェル領域１１の表面のゲートポリシリコン２０によって覆われていない領域に形成されており、半導体基板１０の第１の面に露出している。
第２ウェル領域１２は、読み出し用電界効果トランジスタを構成する領域である。半導体基板１０の第１の面に露出した第２ウェル１２の表面（以下、単に第２ウェル領域１２の表面と称する）は、上面視で第１ウェル領域１１と平行に伸長する帯状の形状を有する。第２ウェル領域１２は、半導体基板１０の第１の面の第１の領域Ａ１とは離隔した位置（第２の領域）から半導体基板１０の内部に向かって延在するように形成されている。
第３ウェル領域１３は、半導体メモリの消去用エリアを構成する領域である。第３ウェル領域１３は、半導体基板１０の第１の面の第２の領域とは離隔した位置（第３の領域）から半導体基板１０の内部に向かって延在するように形成されている。第３の領域は、第２の領域を挟んで第１の領域Ａ１と対向している。すなわち、第３ウェル領域１３は、第２ウェル領域１２を挟んで第１ウェル領域１１と対向する位置に形成されている。半導体基板１０の第１の面に露出した第３ウェル領域１３の表面（以下、単に第３ウェル領域１３の表面と称する）は、上面視で矩形の形状を有する。
第３ウェル領域１３には、Ｎ型の拡散層（図示を省略）が形成されており、当該拡散層には、タングステン等の導電体から構成される複数のコンタクトＣＴ２が接続されている。拡散層及びコンタクトＣＴ２は、第３ウェル領域１３の表面のゲートポリシリコン２０によって覆われていない領域に形成されており、半導体基板１０の第１の面に露出している。なお、第３ウェル領域１３のゲートポリシリコン２０で覆われた部分は、半導体メモリのトンネルゲートとして機能する領域である。
ゲートポリシリコン２０は、ポリシリコン膜からなる単層の導電層である。ゲートポリシリコン２０は、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３に跨り且つ各々の表面の一部を露出するように形成されている。本実施例では、ゲートポリシリコン２０は、上面視において、第１ウェル領域１１の表面を覆う矩形形状の部分（以下、第１の矩形部分と称する）と、第３ウェル領域１３の表面の一部を覆う矩形形状の部分（以下、第２の矩形部分と称する）と、第２ウェル領域１２の表面を横断するように第１の矩形部分及び第２の矩形分を接続する帯形状の部分（以下、帯状部分と称する）と、から構成されている。ゲートポリシリコン２０の帯状部分及び第２ウェル領域１２の表面は、互いの長手方向が交差するように伸長している。
また、第２ウェル領域１２の表面の一部を覆うように、選択トランジスタ２３が形成されている。選択トランジスタ２３は、例えば上面視において長方形の形状を有し、第２ウェル領域１２の半導体基板１０の第１の面に露出した部分と各々の長辺方向が直交するように配置されている。
図２は、図１のＸ−Ｘ線に沿った断面図である。
第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３は、半導体基板１０の第１の面から内部に向かって延在するように形成されている。なお、図２では、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３が形成されていない部分をシリコン基板１８として示している。
第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の各々の表層部付近の間の領域には、酸化膜からなる素子分離領域１４が形成されている。すなわち、素子分離領域１４は、半導体基板１０の第１の面から内部に向かって延在するように形成されている。素子分離領域１４は、ＳＴＩ（Shallow Trench Isolation）構造を有する。なお、図１では素子分離領域１４の図示を省略している。
第１ウェル領域１１と第２ウェル領域１２との間に設けられた素子分離領域１４（すなわち、半導体基板１０の第１の面の第１の領域Ａ１と第２の領域との間の領域から内部に向かって延在するように形成された素子分離領域１４）には、第１ウェル領域１１に隣接する部分に段差部が設けられている。換言すると、当該段差部は半導体基板１０の第１の面に設けられた凹部であり、第１の領域Ａ１の周縁に形成され、第１ウェル１１の側面の一部を露出している。
ゲートポリシリコン２０と第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の表面との間には、トンネル酸化膜２１が形成されている。トンネル酸化膜２１は、例えばシリコン酸化膜から構成されている。トンネル酸化膜２１は、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の各々の、半導体基板１０から露出した表面部分を覆うように形成されている。
ゲートポリシリコン２０は、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の表面に跨るように形成された平板部と、当該平板部から半導体基板１０の内部に向かって突出する凸部２０Ａ（図２中の破線の円で囲まれた部分）と、を有する。ゲートポリシリコン２０の平板部は、上記したように上面視で第１の矩形部分、第２の矩形部分及び帯状部分から構成されている。第１の矩形部分は、第１ウェル領域１１の半導体基板１０の第１の面の第１の領域Ａ１に露出した第１ウェル領域１１の表面を覆っている。
ゲートポリシリコン２０の凸部２０Ａは、上面視において、第１の矩形部分の直下に位置している。凸部２０Ａは、第１ウェル領域１１と素子分離領域１４との境界部分に形成された素子分離領域１４の段差部（凹部）に配され、当該段差部によって露出した第１ウェル領域１１の側面の一部を覆うように設けられている。すなわち、ゲートポリシリコン２０は、第１ウェル領域１１の上面（すなわち、半導体基板１０の第１の面に露出した表面）及び素子分離領域１４に面した側面の一部を覆うように形成されている。
本実施例では、第１の領域Ａ１に露出した第１ウェル領域１１の表面の矩形部分を構成する一対の辺から半導体基板１０の内部に向かって延在する側面（すなわち、素子分離領域１４に面した側面）の一部が、トンネル酸化膜２１を挟んでゲートポリシリコン２０の凸部２０Ａと対向している。
ゲートポリシリコン２０は、半導体装置１００が構成する半導体メモリのメモリセルのフローティングゲートを構成する導電層である。また、上記の通り、第１ウェル領域１１及び第３ウェル領域１３のゲートポリシリコン２０によって覆われた部分は、当該メモリセルにデータの書き込み及び消去を行う際の、それぞれコントロールゲート及びトンネルゲートとして機能するウェル領域である。第２ウェル領域１２は、当該メモリセルからデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。
例えば、データ書込時にはコンタクトＣＴ１に電圧Ｖｗ（Ｖｗ＞０Ｖ）を印加し、コンタクトＣＴ２に０Ｖを印加する。これにより、ゲートポリシリコン２０が電圧Ｖｗに近い電位となり、第３ウェル領域１３からゲートポリシリコン２０に電荷が注入される。一方、データ消去時にはコンタクトＣＴ１に０Ｖを印加し、コンタクトＣＴ２に電圧Ｖｗを印加する。これにより、ゲートポリシリコン２０が０Ｖに近い電位となり、ゲートポリシリコン２０から第３ウェル領域１３へと電荷が移動する。トンネル酸化膜２１は、ゲートポリシリコン２０と第３ウェル領域１３との間の電荷移動におけるトンネル酸化膜として機能する。
なお、第２ウェル領域１２に接続されたコンタクトＣＴ３には、データ書込時及びデータ消去時において、中間電圧Ｖｃ（０＜Ｖｃ＜Ｖｗ）が印加される。また、データ読出時には、ゲートポリシリコン２０における電荷の蓄積状態に応じた読み出し電流が第２ウェル領域１２に流れる。
本実施例の半導体装置１００では、上記のようにゲートポリシリコン２０が、第１ウェル領域１１の上面に加えて、第１ウェル領域１１の素子分離領域１４に面した側面の一部を覆うように形成されている。このため、半導体装置１００は、ゲートポリシリコン２０が第１ウェル１１の上面のみを覆っている他のメモリセル（すなわち、本実施例の半導体装置１００とは異なり、第１ウェル１１の側面の一部を覆っていないメモリセル）と比べてデータの書き込み特性が高い。これについて、以下説明する。
図３は、本実施例の半導体装置１００のような単層ポリシリコン型のメモリセルの構成を等価回路として示す回路図である。ここでは、第１ウェル領域１１からなるコントロールゲートのキャパシタをＣ１、第３ウェル領域１３からなるトンネルゲートのキャパシタをＣ２、ゲートポリシリコン２０からなるフローティングゲートの電位をＶｆｇ、第２ウェル１２からなる読み出し用電界効果トランジスタをＴｒ１、選択トランジスタ２３をＴｒ２として示している。
データ書き込み時において、キャパシタＣ１の一端には、書き込み電圧Ｖｗが印加される。キャパシタＣ２の一端には、書き込み電圧０Ｖが印加される。フローティングゲートの電位Ｖｆｇは、キャパシタＣ１及びＣ２の各々の他端を接続するノードｎ１の電位である。
フローティングゲートの電位Ｖｆｇは、コントロールゲートに印加する書き込み電圧Ｖｗに近い値であることが望ましい。すなわち、フローティングゲートの電位Ｖｆｇが大きく、書き込み電圧Ｖｗに近いレベルである場合、データの書き込み時において、トンネルゲートとフローティングゲートとの間（すなわち、第３ウェル領域１３とゲートポリシリコン２０との間）の電子の移動を十分に行うことができる。
キャパシタＣ１及びＣ２の電荷量は同じであるため、キャパシタＣ１及びＣ２の容量と、フローティングゲートの電位Ｖｆｇ及び書き込み電圧Ｖｗとの関係は、Ｃ１×（Ｖｗ−Ｖｆｇ）＝Ｃ２×Ｖｆｇで表される。従って、フローティングゲートの電位Ｖｆｇは、次の数式（数１）のようになる。
Figure 2021150298
すなわち、キャパシタＣ２の容量と比較してキャパシタＣ１の容量が大きい方が、フローティングゲートの電位Ｖｆｇが高くなる。
一般的に平行平板コンデンサの容量は、キャパシタ容量をＣ、誘電率をε、電極間距離をｄ、電極面積をＡとすると、次の数式（数２）のように表される。
Figure 2021150298
本実施例の半導体装置１００のような単層ポリシリコン型のメモリセルでは、コントロールゲートのキャパシタ容量をＣとすると、コントロールゲートである第１ウェル１１とフローティングゲートであるゲートポリシリコン２０とがトンネル酸化膜２１を挟んで対向する部分の面積が、電極面積Ａに相当する。従って、各ウェル領域とゲートポリシリコン２０とがトンネル酸化膜２１を挟んで対向する部分の面積が大きければキャパシタ容量も大きく、当該面積が小さければキャパシタ容量も小さい。
上記の通り、データ書き込み容量である第１ウェル領域１１のキャパシタ容量が、消去用容量である第３ウェル領域１３のキャパシタ容量と比べて相対的に大きい場合には、フローティングゲートに電荷を注入しやすいため、書き込み特性が高い。従って、第１ウェル領域１１とゲートポリシリコン２０とが対向する部分の面積が、第３ウェル領域１３とゲートポリシリコン２０とが対向する部分の面積よりも大きい場合に、高い書き込み特性が得られる。
本実施例の半導体装置１００では、ゲートポリシリコン２０が、第１ウェル領域１１の上面に加えて、第１ウェル領域１１の素子分離領域１４に面した側面の一部を覆うように形成されている。このため、第１ウェル領域１１とゲートポリシリコン２０とがトンネル酸化膜２１を挟んで対向する部分の面積が相対的に大きい。従って、データの書き込み特性が高い。
仮に、ゲートポリシリコン２０が第１ウェル領域１１の上面のみを覆うように形成されている構造で、本実施例の半導体装置１００と同等のコントロールゲートのキャパシタ容量を実現しようとすると、第１ウェル１１及びゲートポリシリコン２０を水平方向にさらに伸ばして対向する部分の面積を増やす必要がある。このため、メモリセル全体のサイズが大きくなってしまう。
これに対し、本実施例の半導体装置１００によれば、第１ウェル領域１１の側面の一部と対向するようにゲートポリシリコン２０が設けられているため、電極面積Ａが大きく、水平方向の面積を増やす必要がない。従って、データの書き込み特性を向上させつつ、メモリサイズを小さく抑えることが可能となる。
次に、本実施例の半導体装置１００の製造方法について、図４に示す製造フローに沿って説明する。
まず、図５Ａに示すように、第２導電型の半導体基板１０（例えば、Ｐ型のＳｉ基板）の表面にフォトリソグラフィによりパターニングしたレジスト膜４０を形成し、イオン注入により、半導体基板１０の表面に第１導電型（本実施例では、Ｎ型）の不純物として例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、第１ウェル領域１１及び第３ウェル領域１３が形成される（図４のＳＴＥＰ１０１）。
次に、図５Ｂに示すように、半導体基板１０の表面であって第１ウェル領域１１と第３ウェル領域１３上にレジスト膜４０を形成し、第２導電型（本実施例では、Ｐ型）の不純物を注入する。これにより、第２ウェル領域１２が形成される（図４のＳＴＥＰ１０２）。
次に、図５Ｃに示すように、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３が形成された半導体基板１０の表面にエッチングを行い、溝を形成する（図４のＳＴＥＰ１０３）。
次に、図５Ｄに示すように、溝を含む半導体基板１０の表面全体にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ２等の絶縁膜を形成する。これにより、素子分離領域１４が形成される（図４のＳＴＥＰ１０４）。
次に、図６Ａに示すように、半導体基板１０の表面にフォトリソグラフィによりパターニングしたレジスト膜４０を形成し、第１ウェル領域１１の周囲の素子分離領域１４の一部をエッチングにより除去する。これにより、第１ウェル領域１１の周囲の素子分離領域１４に段差（すなわち凹部）が形成される（図４のＳＴＥＰ１０５）。
次に、図６Ｂに示すように、熱酸化法により、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の各々の表面の露出した部分を覆うシリコン酸化膜を形成する。これにより、トンネル酸化膜２１が形成される（図４のＳＴＥＰ１０６）。
次に、ＣＶＤ法により素子分離領域１４及びトンネル酸化膜２１の表面を覆うようにポリシリコン膜を形成する。これにより、図６Ｃに示すように、ゲートポリシリコン２０が形成される（図４のＳＴＥＰ１０７）。
以上のような工程を経た後、イオン注入による拡散層の形成及びコンタクトの形成が行われ、本実施例の半導体装置１００が製造される。
上記の通り、本実施例の半導体装置１００では、ゲートポリシリコン２０が、第１ウェル領域１１の半導体基板の第１の面に露出した上面部と、第１ウェル領域１１の素子分離領域１４に面した側面の一部と、を覆うように形成されている。従って、コントロールゲートとフローティングゲートとが対向する部分の面積を大きくすることができる。このため、ゲートポリシリコンが第１ウェル領域の上面のみを覆っている構造の半導体装置と比べて、コントロールゲート及びフローティングゲートの基板表面に水平な方向の面積を小さくすることができる。従って、本実施例の半導体装置１００によれば、小面積で且つ十分な容量を有する不揮発性メモリを提供することが可能となる。
次に、本発明の実施例２について説明する。図７は、実施例２に係る半導体装置２００を素子形成面の上方から見た上面図である。
本実施例の半導体装置２００では、上面視において、第１ウェル領域１１を構成するアクティブ領域が実施例１のように一定の幅の帯状に形成されているのではなく、コントロールゲートとしての機能を有する矩形の領域と、当該矩形の領域から延伸して隣接するメモリセルのコントロールゲート同士を接続する細い帯状の領域と、から構成されている。
実施例１では、半導体基板１０の第１の面の第１の領域Ａ１に露出した第１ウェル領域１１の表面を構成する矩形形状のうち、２辺のみが素子分離領域１４に面していたのに対し、本実施例では４辺すべてが素子分離領域１４に面している。そして、第１ウェル領域１１に面した部分には、段差部（凹部）が形成されている。すなわち、本実施例では、第１の領域Ａ１から延在するように形成された第１ウェル領域１１の周囲を囲むように、素子分離領域１４の段差部が形成されている。
ゲートポリシリコン２０は、矩形の領域全体を覆うように形成されている。そして、本実施例におけるゲートポリシリコン２０の凸部２０Ａは、素子分離領域１４の段差部を埋めて第１ウェル領域１１の周囲を囲むように設けられている。
実施例１では、ゲートポリシリコン２０の第１の矩形部分を構成する４辺のうち、アクティブ領域の伸長方向に沿った２辺にのみ凸部が設けられていた。これに対し、本実施例では、ゲートポリシリコン２０の第１の矩形部分が第１ウェル領域の矩形形状の領域全体を覆うように形成されており、ゲートポリシリコン２０の第１の矩形部分を構成する４辺すべてに凸部が設けられている。
従って、本実施例の構成によれば、実施例１の半導体装置１００よりもさらに第１ウェル領域１１とゲートポリシリコン２０とが対向する部分の面積を大きくすることができる。従って、データの書き込み特性をさらに向上させることが可能となる。
図８は、実施例２の変形例に係る半導体装置３００を素子形成面の上方から見た上面図である。変形例の半導体装置３００では、ゲートポリシリコン２０の直下に位置する第１ウェル領域１１が、上面視で短冊形状を有する複数の領域から構成されている。
図９は、図８のＹ−Ｙ線に沿った断面図（すなわち、第１ウェル領域１１の形成位置のみの断面図）である。変形例の半導体装置３００では、短冊形状の各々の領域の間に溝が形成されている。溝の下部には素子分離領域１４が形成され、溝の上部にはゲートポリシリコン２０の凸部が形成されている。
かかる構成によれば、第１ウェル領域１１とゲートポリシリコン２０とが対向する部分の面積をさらに大きくすることができるため、データの書き込み特性をさらに向上させることが可能となる。
なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例１では、フローティングゲートを構成する導電層として、ポリシリコン（ゲートポリシリコン２０）を用いる場合を例として説明した。しかし、これに限られず、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いてフローティングゲートを構成してもよい。
また、上記実施例では、トンネル酸化膜２１がシリコン酸化膜から構成されている場合を例として説明したが、これに限られず、絶縁性を有する他の材料を用いて構成してもよい。
また、上記実施例では、素子分離領域１４の第１ウェル領域１１と接する部分に段差部が設けられ、当該段差部においてゲートポリシリコン２０が第１ウェル領域１１の側面部の一部を覆うように形成されている場合を例として説明した。しかし、ゲートポリシリコン２０が第１ウェル領域１１の側面を覆う態様はこれに限られない。例えば、素子分離領域１４の下面に達するまで凹部を設け、第１ウェル領域１１の素子分離領域１４に面した部分の全てをゲートポリシリコン２０の凸部２０Ａが覆うように構成されていてもよい。
また、第１ウェル領域１１、第２ウェル領域１２及び第３ウェル領域１３の上面視での形状は、上記実施例で示したものに限られない。
また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で製造してもよい。例えば、上記実施例では、第２導電型（Ｐ型）の半導体基板１０に第１導電型（Ｎ型）の不純物をイオン注入して第１ウェル領域１１及び第３ウェル領域１３を形成し、さらに第２導電型（Ｐ型）の不純物をイオン注入して第２ウェル領域１２を形成する例について説明した。しかし、これとは異なり、例えば半導体基板１０の表層部にまず第２導電型（Ｐ型）の半導体層を形成し、当該半導体層に第１導電型（Ｎ型）の不純物のイオン注入を行うことにより、第１ウェル領域１１及び第３ウェル領域１３を形成してもよい。この方法によれば、第２導電型の半導体層の第１ウェル領域１１及び第３ウェル領域１３以外の領域が、第２ウェル領域１２として形成される。
１００、２００、３００ 半導体装置
１０ 半導体基板
１１ 第１ウェル領域
１２ 第２ウェル領域
１３ 第３ウェル領域
１４ 素子分離領域
１８ シリコン基板
２０ ゲートポリシリコン
２１ トンネル酸化膜
２３ 選択トランジスタ
４０ レジスト膜

Claims (10)

  1. 不揮発性メモリを構成する半導体装置であって、
    半導体基板と、
    前記半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１のウェルと、
    前記半導体基板の前記１の面の前記第１の領域とは離隔した第２の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第２のウェルと、
    前記半導体基板の前記１の面の前記第２の領域とは離隔した第３の領域から内部に向かって延在するように形成された前記第１導電型の第３のウェルと、
    前記半導体基板の前記１の面上に、前記第１の領域、前記第２の領域及び前記第３の領域に亘って形成された導電層と、
    を有し、
    前記１の面には、前記第１の領域の周縁の少なくとも一部に形成され且つ前記第１のウェルの側面を露出する凹部が設けられ、
    前記導電層は、前記第１の領域に露出した前記第１のウェルの上面と、前記凹部に露出した前記第１のウェルの側面の少なくとも一部と、を覆うように形成されていることを特徴とする半導体装置。
  2. 前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との間の領域から内部に向かって延在し且つ前記第１のウェル及び前記第２のウェルに接するように形成された分離層を有し、
    前記凹部は、前記第１の領域及び前記第２の領域が離隔する方向において前記第１のウェルと前記分離層との間に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のウェルの表面には、前記第１の領域に露出した上面及び前記凹部に露出した側面を被覆する酸化膜が形成され、
    前記導電層は、前記酸化膜を介して前記第１のウェルの上面及び前記第１のウェルの前記側面の少なくとも一部に延在するように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記導電層は、前記第１の領域において前記第１のウェルと対向するように設けられた平板部と、前記平板部から突出して前記第１のウェルの前記側面の一部と対向する位置に配された凸部と、を有することを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
  5. 前記導電層の前記凸部は、前記半導体基板の前記１の面の前記第１の領域の周縁を囲む位置から内部に向かって延在するように設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１ウェルは、前記不揮発性メモリへのデータの書き込み時において第１電圧の印加を受けるコントロールゲートとして機能するウェル領域であり、
    前記第３ウェルは、前記不揮発性メモリへのデータの書き込み時において前記第１の電圧よりも小さい第２電圧の印加を受けるトンネルゲートとして機能するウェル領域であり、
    前記第１の領域の面積は、前記第３の領域の面積よりも大きいことを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。
  7. 前記導電層は、前記第１導電型のポリシリコン層から構成され、前記不揮発性メモリのフローティングゲートとして機能することを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体基板は、前記第２導電型の半導体基板であることを特徴とする請求項１乃至７のいずれか１に記載の半導体装置。
  9. １の面の第１の領域から内部に向かって延在する第１導電型の第１のウェルと、前記１の面の前記第１の領域とは離隔した第２の領域から内部に向かって延在して前記第１導電型とは逆極性の第２導電型の第２のウェルと、前記第２のウェルが前記第１のウェルとの間で位置するように前記１の面の前記第２の領域とは離隔した第３の領域から内部に向かって延在する前記第１導電型の第３のウェルと、を含む半導体基板と、
    前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との間の第４の領域から内部に向かって延在する分離層と、
    前記半導体基板の前記１の面上に、前記第１の領域、前記第２の領域、前記第３の領域及び前記第４の領域に亘って設けられ、前記第１の領域及び前記第２の領域が離隔する方向において前記第１のウェルと前記分離層との間に一部が位置する導電層と、
    を有することを特徴とする半導体装置。
  10. 不揮発性メモリを構成する半導体装置の製造方法であって、
    半導体基板の１の面の第１の領域から内部に向かって延在するように第１導電型の第１のウェルを形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型の第３のウェルを形成するステップと、
    前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型の第２のウェルを形成するステップと、
    前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との境界部分に位置する領域から内部に向かって延在する分離層を形成するステップと、
    前記分離層の前記第１のウェルとの境界部分に、前記第１のウェルの側面の一部を露出する凹部を形成するステップと、
    前記第１の領域に露出した前記第１のウェルの上面と、前記凹部に露出した前記第１のウェルの側面の少なくとも一部と、を覆うように導電層を形成するステップと、
    を含むことを特徴とする半導体装置の製造方法。
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