JP6253439B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、半導体リレーに用いられる半導体装置に好適に利用できるものである。
半導体リレー（光半導体リレー装置）とは、可動接点部分がないリレー（無接点リレー）の一種であり、信号の入出力を半導体を用いた電子回路により行うものを言う。この半導体リレーには、例えば、ソリッドステート・リレー（Solid State Relay）と呼ばれるものがある。ソリッドステート・リレーでは、フォトカプラなどの発光素子と、サイリスタ、トライアック、ダイオード、トランジスタなどの半導体素子（半導体装置）との間の絶縁された空間を、光の信号と電気信号を利用して信号の伝達を行うことにより、無接点の信号伝達を可能としている。
例えば、特許文献１（特開平４−３０３９７３号公報）には、ソリッドステート・リレー用受光素子において、光起電力ダイオードと制御回路の素子表面上を、多結晶半導体層で覆う技術が開示されている。
特開平４−３０３９７３号公報
本発明者は、半導体リレーの研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、半導体リレーの特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、第１の半導体島領域に形成された第１ダイオードと、第２の半導体島領域に形成された第２ダイオードと、第２の半導体島領域を覆う遮光膜と、第１ダイオードと第２ダイオードとを電気的に接続する配線とを有する。そして、配線は、第２の半導体島領域を囲む第２の絶縁領域の上方を横断し、遮光膜は、配線の下方に位置し、配線との重なり領域において切り欠き部を有する。
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
実施の形態１の半導体リレーの構成を模式的に示す回路図である。 実施の形態１の受光チップの構成を示す平面図である。 実施の形態１の受光チップの構成を示す断面図である。 遮光膜と配線との関係を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平断面である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 遮光膜に切り欠き部を設けていない比較例の半導体装置の部分断面図および平面図である。 遮光膜に切り欠き部を設けていない比較例の半導体装置の部分断面図および平面図である。 実施の形態１の半導体装置の切り欠き部近傍の拡大平面図である。 実施の形態２の半導体装置の切り欠き部の第１〜第３例を示す平面図である。 実施の形態２の半導体装置の切り欠き部の第４〜第７例を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体リレーの構成を模式的に示す回路図である。図１に示す半導体リレーＲは、２つのＭＩＳチップＭＣ１、ＭＣ２と、複数の光起電力ダイオード（フォトダイオード）ＰＤよりなる受光素子アレイＰＡおよび制御回路ＣＣを有する受光チップ（半導体チップ）ＰＣと、ＬＥＤ（light emitting diode）等の発光素子を有する発光チップＬＣとを有する。ＭＩＳチップＭＣ１、ＭＣ２は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）よりなる。このＭＩＳＦＥＴは、エンハンスメント型である。
ＭＩＳチップ（ＭＣ１、ＭＣ２）と、受光チップＰＣ（後述する、ゲートパッドＧＰ、ソースパッドＳＰ）とは、ボンディングワイヤなどを介して電気的に接続されている。一方、受光チップＰＣと、発光チップＬＣとは、電気的に分離されている。即ち、発光チップＬＣと受光チップＰＣとの間の絶縁された領域を、光の信号を用いて伝達し、受光チップＰＣにおいて、電気信号に変えて受信する。このように、半導体リレーは、無接点で信号の伝達が可能となる。このような、半導体リレーは、無接点であるため長寿命化が可能であり、例えば、半導体テスタなどの機器に使用される。
このような、半導体リレーについてさらに詳細に説明する。図１に示すように、半導体リレーＲは、入力端子ＩＮ１、ＩＮ２と、出力端子ＯＵＴ１、ＯＵＴ２と、発光素子ＬＥＤと、受光素子アレイＰＡと、制御回路ＣＣと、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）とを有する。
発光素子ＬＥＤは、入力端子ＩＮ１、ＩＮ２間に接続される。発光素子ＬＥＤは、入力端子ＩＮ１、ＩＮ２間に制御信号として与えられる電気信号に対応して発光する。
ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）は、出力端子ＯＵＴ１、ＯＵＴ２間に直列に接続される。例えば、この出力端子ＯＵＴ１、ＯＵＴ２間が導通状態であるか非導通状態であるかによって、出力端子ＯＵＴ１、ＯＵＴ２間に接続される外部回路（外部装置、図示せず）をオンまたはオフする。ＭＩＳＦＥＴ（ＭＣ１）は、ドレインが出力端子ＯＵＴ１、ソースがノードｎ１、ゲートが制御回路ＣＣ（ノードｎ２）に接続される。ＭＩＳＦＥＴ（ＭＣ２）は、ドレインが出力端子ＯＵＴ２、ソースがノードｎ１、ゲートが制御回路ＣＣ（ノードｎ２）に接続される。
複数の光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ））は、発光素子ＬＥＤからの光を受け起電圧を生じる。後述するように、複数の光起電力ダイオードＰＤは、アレイ状に配置される（図２参照）。複数の光起電力ダイオードＰＤは、ノードｎ３、ｎ５間に直列に接続されている。
制御回路ＣＣは、ダイオードＤ１、Ｄ２とサイリスタＴＨとを有する。ダイオードＤ１は、アノードがノードｎ３、カソードがノードｎ２に接続されている。ダイオードＤ２は、アノードがノードｎ４（ｎ１）、カソードがノードｎ５に接続されている。サイリスタＴＨは、アノードがノードｎ２およびｎ３、カソードがノードｎ４（ｎ１）およびｎ５に接続されている。サイリスタＴＨは、エミッタがノードｎ２、コレクタがノードｎ５、ベースがノードｎ３のｐｎｐトランジスタと、コレクタがノードｎ３、エミッタがノードｎ４（ｎ１）、ベースがノードｎ５のｎｐｎトランジスタと、からなるとも言える。制御回路ＣＣは、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）のオフ動作を迅速に行うため、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）のゲートに蓄積されたキャリアを迅速に放電する機能を有する。
図１に示す半導体リレーにおいて、入力端子ＩＮ１、ＩＮ２間に入力電流が流れると発光素子ＬＥＤが発光する。この光信号を受けて、直列に接続された複数の光起電力ダイオードＰＤ間（即ち、ノードｎ３とｎ５との間）に、電圧（起電圧）が発生する。この電圧がＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）のゲート−ソース間に印加され、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）がオン状態となり、出力端子ＯＵＴ１、ＯＵＴ２（ドレイン）間が導通状態となる。
この後、入力端子ＩＮ１、ＩＮ２間の入力電流が流れなくなると発光素子ＬＥＤは消灯する。これにより、直列に接続された複数の光起電力ダイオードＰＤ間の電圧は低下するが、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）のゲートに蓄積された電荷は、即座には放電しない。一方、発光素子ＬＥＤの発光がなくなるため光起電力ダイオードＰＤにおいては、キャリアの再結合が進行し、ノードｎ３の電位が、ノードｎ２の電位より速く低下する。そして、これらのノード間の電位差がサイリスタＴＨの閾値電圧より大きくなると、サイリスタＴＨがオン状態となり、サイリスタＴＨを介してＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）のゲートに蓄積された電荷が急速に放電される（サイリスタ放電方式）。このため、ＭＩＳＦＥＴ（ＭＣ１、ＭＣ２）がオフ状態となり、出力端子ＯＵＴ１、ＯＵＴ２（ドレイン）間が非導通状態となる。
このように、制御回路（放電回路とも言う）ＣＣにより、出力端子ＯＵＴ１、ＯＵＴ２（ドレイン）間を非導通状態とするオフ動作を迅速に行うことができる。
図２は、実施の形態１の受光チップの構成を示す平面図である。前述したように、受光チップＰＣは、受光素子アレイＰＡおよび制御回路ＣＣを有する。受光素子アレイＰＡは、直列に接続された複数の光起電力ダイオードＰＤよりなる。ここでは、図２に示すように、Ｘ方向に５個、Ｙ方向に４個の合計２０個の光起電力ダイオードＰＤが配置されている。各光起電力ダイオードＰＤは、配線Ｍａにより直列に接続されている。
制御回路ＣＣは、２つの制御用のダイオードＤ１、Ｄ２と、サイリスタＴＨとを有する。ダイオードＤ１と複数の光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ））のうちの一端の光起電力ダイオードＰＤ（１）とは配線Ｍｂ（Ｄ１）により接続され、ダイオードＤ２と複数の光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ））のうちの他端の光起電力ダイオードＰＤ（ｎ）とは配線Ｍｂ（Ｄ２）により接続される。また、ダイオードＤ１とゲートパッド（回路図のノードｎ２に対応）ＧＰとは、配線Ｍｂ（ＧＰ）により接続される。また、ダイオードＤ２とソースパッド（回路図のノードｎ１に対応）ＳＰとは、配線Ｍｂ（ＳＰ）により接続される。なお、ここでは、ゲートパッドＧＰは、配線Ｍｂの一部であり、ソースパッドＳＰは、配線Ｍｂの一部である。
図３は、実施の形態１の受光チップの構成を示す断面図である。図３は、例えば、図２のＡ−Ａ断面部に対応する。図３に示すように、光起電力ダイオードＰＤおよび制御用のダイオードＤ２は、それぞれ誘電体分離基板の半導体よりなる島領域（ｎ型の単結晶シリコン島ＳＩ）に形成される。
誘電体分離基板は、支持基板ＳＳと、その上の支持体（ここでは、多結晶シリコン膜ＰＳ１）と、支持体中に埋め込まれた半導体よりなる島領域（ｎ型の単結晶シリコン島ＳＩ）とを有する。半導体よりなる島領域（ｎ型の単結晶シリコン島ＳＩ）と支持体（ここでは、多結晶シリコン膜ＰＳ１）との間は、絶縁膜（ここでは、酸化シリコン膜ＯＸ）により分離されている。別の言い方をすれば、半導体よりなる島領域（ｎ型の単結晶シリコン島ＳＩ）は、支持体（ここでは、多結晶シリコン膜ＰＳ１）上に、絶縁膜（ここでは、酸化シリコン膜ＯＸ）を介して配置されている。また、別の言い方をすれば、支持体（ここでは、多結晶シリコン膜ＰＳ１）上には、その側面および底面が絶縁膜（ここでは、酸化シリコン膜ＯＸ）で覆われた半導体よりなる島領域（ｎ型の単結晶シリコン島ＳＩ）が配置されている。
この誘電体分離基板は、受光素子アレイＰＡが形成される領域１Ａと、制御回路ＣＣが形成される領域２Ａとを有する。図３においては、領域１Ａおよび領域２Ａにそれぞれ１つの島領域（ｎ型の単結晶シリコン島ＳＩ）しか記載していないが、例えば、領域１Ａには、５個×４個の単結晶シリコン島ＳＩがアレイ状に形成されている（図１０参照）。また、領域２Ａには、３個の単結晶シリコン島ＳＩが形成されている。領域１Ａの単結晶シリコン島ＳＩの平面形状は、略矩形である。略矩形の単結晶シリコン島ＳＩを囲むように酸化シリコン膜ＯＸが露出している。また、単結晶シリコン島ＳＩ（酸化シリコン膜ＯＸ）間には、多結晶シリコン膜ＰＳ１がＸ方向またはＹ方向にライン状に露出している。領域２Ａの単結晶シリコン島ＳＩの平面形状も、略矩形である。略矩形の単結晶シリコン島ＳＩを囲むように酸化シリコン膜ＯＸが露出している。また、単結晶シリコン島ＳＩ（酸化シリコン膜ＯＸ）間には、多結晶シリコン膜ＰＳ１がＹ方向にライン状に露出している。
領域１Ａの単結晶シリコン島ＳＩには、光起電力ダイオードＰＤ（ｎ）が形成されている（図３参照）。光起電力ダイオードＰＤ（ｎ）は、ｎ型の単結晶シリコン島ＳＩとｐ＋型半導体領域ＰＬとからなる。ｎ型の単結晶シリコン島ＳＩ上の接続部Ｐａ形成領域には、接続抵抗を小さくするためにｎ＋型半導体領域ＮＬが設けられている。ｐ＋型半導体領域ＰＬの不純物濃度は、例えば５．０Ｅ１６（５．０×１０１６）〜１．０Ｅ１７ｃｍ−３程度であり、ｎ型の単結晶シリコン島ＳＩの不純物濃度は、例えば５．０Ｅ１４〜１．０Ｅ１５ｃｍ−３程度であり、ｎ＋型半導体領域ＮＬの不純物濃度は、例えば１．０Ｅ１７〜５．０Ｅ１７ｃｍ−３程度である。なお、図３には、１つの光起電力ダイオードＰＤ（ｎ）しか記載していないが、領域１Ａには、前述したとおり、複数の単結晶シリコン島ＳＩが形成されており、同様の構成の光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ−１））が形成されている。
領域２Ａの単結晶シリコン島ＳＩには、制御用のダイオードＤ２が形成されている（図３参照）。制御用のダイオードＤ２は、ｎ型の単結晶シリコン島ＳＩとｐ＋型半導体領域ＰＬとからなる。ｎ型の単結晶シリコン島ＳＩ上の接続部Ｐｂ形成領域には、接続抵抗を小さくするためにｎ＋型半導体領域ＮＬが設けられている。ｐ＋型半導体領域ＰＬの不純物濃度は、例えば５．０Ｅ１６〜１．０Ｅ１７ｃｍ−３程度であり、ｎ型の単結晶シリコン島ＳＩの不純物濃度は、例えば５．０Ｅ１４〜１．０Ｅ１５ｃｍ−３程度であり、ｎ＋型半導体領域ＮＬの不純物濃度は、例えば１．０Ｅ１７〜５．０Ｅ１７ｃｍ−３程度である。なお、図３には、制御用のダイオードＤ２しか記載していないが、領域２Ａには、同様の構成の制御用のダイオードＤ１が形成されている。また、領域２Ａには、サイリスタＴＨが形成されており、ｎ型の単結晶シリコン島ＳＩには、サイリスタＴＨを構成する半導体領域（ｎ＋型半導体領域、ｐ＋型半導体領域）が形成されている。
具体的には、図２に示す領域２Ａにおいて、右側の単結晶シリコン島ＳＩには、ダイオードＤ２が形成されている。また、左側の単結晶シリコン島ＳＩには、ダイオードＤ１が形成されている。また、中央の単結晶シリコン島ＳＩには、サイリスタＴＨが形成されている。
ダイオードＤ１を構成するｎ＋型半導体領域ＮＬは、ゲートパッドＧＰに接続されている。また、図１、図２に示すように、ダイオードＤ１を構成するｐ＋型半導体領域ＰＬは、複数の光起電力ダイオードＰＤのうちの一端の光起電力ダイオードＰＤ（１）に接続されている。
ダイオードＤ２を構成するｐ＋型半導体領域ＰＬは、ソースパッドＳＰに接続されている。また、ダイオードＤ２を構成するｎ＋型半導体領域ＮＬは、複数の光起電力ダイオードＰＤのうちの他端の光起電力ダイオードＰＤ（ｎ）に接続されている。
サイリスタＴＨは、ｎ型の単結晶シリコン島ＳＩ中に形成された、第１のｐ＋型半導体領域ＰＬ（ａ）と、第２のｐ＋型半導体領域ＰＬ（ｂ）とを有する。第２のｐ＋型半導体領域ＰＬ（ｂ）中には、ｎ＋型半導体領域ＮＬ（ｂ）が設けられている。また、ｎ型の単結晶シリコン島ＳＩ上の接続部の形成領域には、接続抵抗を小さくするためにｎ＋型半導体領域ＮＬ（ａ）が設けられている。このうち、ｎ＋型半導体領域ＮＬ（ｂ）は、ソースパッドＳＰに接続され、ｐ＋型半導体領域ＰＬ（ｂ）は、ダイオードＤ２を構成するｎ＋型半導体領域ＮＬと接続されている。また、ｐ＋型半導体領域ＰＬ（ａ）は、ゲートパッドＧＰに接続され、ｎ＋型半導体領域ＮＬ（ａ）は、ダイオードＤ１を構成するｐ＋型半導体領域ＰＬと接続されている。
また、図３に示すように、ｎ型の単結晶シリコン島ＳＩ中に設けられたｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上には、層間絶縁膜ＩＬ１が設けられている。この層間絶縁膜ＩＬ１上には、遮光膜（シールド膜ともいう）として光透過性を有する導電性膜（ここでは、多結晶シリコン膜ＰＳ２）が形成されている。ここで、遮光膜は、領域２Ａにのみ設けられ、領域１Ａには設けられない。このように、制御回路ＣＣ（制御用のダイオードＤ１、Ｄ２、サイリスタＴＨ）が形成される領域２Ａに、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）を設けることで、制御回路ＣＣを構成する制御用のダイオードＤ１、Ｄ２やサイリスタＴＨなどの半導体素子の特性劣化を防止することができる。例えば、発光素子ＬＥＤによる発光（光信号）を受けて、誤動作が生じることを防止でき、また、発光の影響を長期間受けることによる特性劣化を防止することができる。
なお、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）には、開口部ＯＡが設けられている。この開口部ＯＡは、接続部Ｐｂを通すための領域となる（図３参照）。
層間絶縁膜ＩＬ１および遮光膜（ここでは、多結晶シリコン膜ＰＳ２）上には、層間絶縁膜ＩＬ２が設けられている。層間絶縁膜ＩＬ１、ＩＬ２中にはコンタクトホールＣａ、Ｃｂが設けられている。このコンタクトホールＣａ、Ｃｂ中には、アルミニウムなどの導電性膜よりなる接続部（プラグ）Ｐａ、Ｐｂが配置されている。この接続部（プラグ）Ｐａは、領域１Ａのｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上に設けられている。また、接続部（プラグ）Ｐｂは、領域２Ａのｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上に設けられている。また、接続部（プラグ）Ｐｂは、開口部ＯＡを通るように配置される。但し、接続部Ｐｂと開口部ＯＡの側面（即ち、多結晶シリコン膜ＰＳ２）との間には、層間絶縁膜ＩＬ２が位置し、接続部Ｐｂと多結晶シリコン膜ＰＳ２との絶縁を図っている。
接続部Ｐａ、Ｐｂ上には、配線Ｍａ、Ｍｂが形成されている。配線Ｍａ、Ｍｂは、アルミニウムなどの導電性膜よりなり、ここでは、接続部（Ｐａ、Ｐｂ）と配線（Ｍａ、Ｍｂ）は、同じ材料により一体として形成されている。
前述した配線Ｍｂ（Ｄ１）は、ダイオードＤ１のｐ＋型半導体領域ＰＬ上の接続部Ｐｂと、サイリスタＴＨのｎ＋型半導体領域ＮＬ（ａ）上の接続部Ｐｂと、光起電力ダイオードＰＤ（１）のｐ＋型半導体領域ＰＬ上の接続部Ｐａとを接続するように形成される。
また、配線Ｍｂ（Ｄ２）は、ダイオードＤ２のｎ＋型半導体領域ＮＬ上の接続部Ｐｂと、サイリスタＴＨのｐ＋型半導体領域ＰＬ（ｂ）上の接続部Ｐｂと、光起電力ダイオードＰＤ（ｎ）のｎ＋型半導体領域ＮＬ上の接続部Ｐａとを接続するように形成される。
また、配線Ｍｂ（ＳＰ）は、ダイオードＤ２のｐ＋型半導体領域ＰＬ上の接続部Ｐｂと、サイリスタＴＨのｎ＋型半導体領域ＮＬ（ｂ）上の接続部Ｐｂと、ソースパッドＳＰとを接続するように形成される。ソースパッドＳＰは、配線Ｍｂ（ＳＰ）の一部の領域である。
また、配線Ｍｂ（ＧＰ）は、ダイオードＤ１のｎ＋型半導体領域ＮＬ上の接続部Ｐｂと、サイリスタＴＨのｐ＋型半導体領域ＰＬ（ａ）上の接続部Ｐｂと、ゲートパッドＧＰとを接続するように形成される。ゲートパッドＧＰは、配線Ｍｂ（ＧＰ）の一部の領域である。
なお、ゲートパッドＧＰは、他の配線Ｍを介して他のゲートパッドＧＰと接続されている。
配線（Ｍａ、Ｍｂ）上には、保護膜ＰＲＯとして、例えば、窒化シリコン膜が形成されている（図３参照）。
ここで、本実施の形態においては、前述したように、制御回路ＣＣ（制御用のダイオードＤ１、Ｄ２、サイリスタＴＨ）が形成される領域２Ａに、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）を設けている。この遮光膜（ここでは、多結晶シリコン膜ＰＳ２）は、上記配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））との重なり領域において切り欠き部を有する。図４は、遮光膜と配線との関係を示す平面図である。
図４に示すように、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）は、領域２Ａを覆うように略矩形状に形成される。図４においては、領域２Ａに形成され、それぞれ酸化シリコン膜ＯＸで囲まれた３つの単結晶シリコン島（ＳＩ）を覆うように形成されている。そして、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）の端部は、単結晶シリコン島ＳＩを囲む酸化シリコン膜ＯＸを超えて支持体（多結晶シリコン膜ＰＳ１）上に位置している。
そして、上記配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））は、単結晶シリコン島ＳＩを囲む酸化シリコン膜ＯＸを横断するように配置され、上記各配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））と、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）との重なり領域において切り欠き部Ｎ（Ｎ１〜Ｎ４）が設けられている。
具体的には、図４の拡大図に示すように、配線Ｍｂ（Ｄ２）は、Ｘ方向に延在する酸化シリコン膜ＯＸを横断する。この配線Ｍｂ（Ｄ２）と、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の切り欠き部Ｎ２が設けられている。例えば、切り欠き部Ｎ２のＸ方向の幅は、重なり領域における配線Ｍｂ（Ｄ２）のＸ方向の幅の約１／２である。
同様に、配線Ｍｂ（Ｄ１）は、Ｙ方向に延在する酸化シリコン膜ＯＸを横断する。この配線Ｍｂ（Ｄ１）と、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の切り欠き部Ｎ１が設けられている。例えば、切り欠き部Ｎ１のＹ方向の幅は、重なり領域における配線Ｍｂ（Ｄ１）のＹ方向の幅の約１／２である。
配線Ｍｂ（ＧＰ）は、Ｙ方向に延在する酸化シリコン膜ＯＸを横断する。この配線Ｍｂ（ＧＰ）と、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の切り欠き部Ｎ３が設けられている。例えば、切り欠き部Ｎ３のＹ方向の幅は、配線Ｍｂ（ＧＰ）のＹ方向の幅の約１／２である。
配線Ｍｂ（ＳＰ）は、Ｘ方向に延在する酸化シリコン膜ＯＸを横断する。この配線Ｍｂ（ＳＰ）と、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の切り欠き部Ｎ４が設けられている。例えば、切り欠き部Ｎ４のＹ方向の幅は、重なり領域における配線Ｍｂ（ＳＰ）のＸ方向の幅の約１／２である。
このように、遮光膜（ここでは、多結晶シリコン膜ＰＳ２）と配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））との重なり領域において切り欠き部Ｎを設けることにより、追って詳細に説明するように、配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））の断線を防止することができる。
［製法説明］
次いで、図５〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
＜誘電体分離基板の形成工程＞
図５に示すように、半導体基板として、例えば、ｎ型の単結晶シリコン基板Ｓを準備する。この単結晶シリコン基板Ｓは、単結晶シリコン島（ＳＩ）となる。単結晶シリコン基板Ｓの表面に熱酸化などにより酸化シリコン膜ＯＸＭを形成する。この酸化シリコン膜ＯＸＭは、Ｖ字状の溝ＶＧを形成する際のマスク膜となる膜である。次いで、この酸化シリコン膜ＯＸＭを、フォトリソグラフィ技術およびエッチング技術を使用して、パターニングすることにより、単結晶シリコン島ＳＩ間に対応する分離領域の酸化シリコン膜ＯＸＭを除去し、開口部を形成する。この分離領域の幅は、例えば、４０μｍ程度である。
次いで、酸化シリコン膜ＯＸＭをマスクとして、単結晶シリコン基板Ｓをエッチングすることにより、単結晶シリコン基板ＳにＶ字状の溝ＶＧを形成する。次いで、酸化シリコン膜ＯＸＭを除去する。次いで、単結晶シリコン基板Ｓの表面に、ｎ型不純物をイオン注入することにより、ｎ＋型半導体領域（図示せず）を形成する。
次いで、図６に示すように、単結晶シリコン基板Ｓの表面に熱酸化などにより酸化シリコン膜ＯＸを形成する。この酸化シリコン膜ＯＸは、単結晶シリコン島（ＳＩ）の側面と底面を覆い、単結晶シリコン島（ＳＩ）を多結晶シリコン膜（ＰＳ１）および支持基板（ＳＳ）から電気的に分離するための膜となる（図９参照）。酸化シリコン膜ＯＸの膜厚は、例えば、１．０μｍ程度である。
次いで、図７に示すように、酸化シリコン膜ＯＸ上に、多結晶シリコン膜ＰＳ１を形成する。この多結晶シリコン膜ＰＳ１は、溝ＶＧを埋め込む程度の膜厚で形成する。次いで、多結晶シリコン膜ＰＳ１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などにより研磨し、多結晶シリコン膜ＰＳ１の表面を平坦化する。
次いで、図８に示すように、多結晶シリコン膜ＰＳ１上に、支持基板ＳＳを貼り合わせる。支持基板ＳＳは、例えば、単結晶シリコン基板よりなり、その表面に酸化シリコン膜（図示せず）が形成されている。この酸化シリコン膜の形成面側を多結晶シリコン膜ＰＳ１上に圧着する。
次いで、図９に示すように、支持基板ＳＳ側を下側とし、単結晶シリコン基板Ｓを多結晶シリコン膜ＰＳ１が露出するまでＣＭＰ法などを用いて研磨する。
これにより、多結晶シリコン膜ＰＳ１の上方に、複数の単結晶シリコン島ＳＩを形成することができる。多結晶シリコン膜ＰＳ１と各単結晶シリコン島ＳＩとは、酸化シリコン膜ＯＸにより電気的に分離されている。言い換えれば、側面と底面が酸化シリコン膜ＯＸで覆われた単結晶シリコン島ＳＩを、多結晶シリコン膜（支持体）ＰＳ１上に複数形成することができる。このような単結晶シリコン島ＳＩを有する基板を誘電体分離基板と呼ぶことがある。
ここでは、図１０の平面図に示すように、領域１Ａには、５個×４個の単結晶シリコン島ＳＩが形成される。単結晶シリコン島ＳＩの平面形状は、略矩形である。略矩形の単結晶シリコン島ＳＩを囲むように酸化シリコン膜ＯＸが露出している。また、単結晶シリコン島ＳＩ（酸化シリコン膜ＯＸ）間には、多結晶シリコン膜ＰＳ１がＸ方向またはＹ方向にライン状に露出している。領域２Ａには、３個の単結晶シリコン島ＳＩがＸ方向に並んで形成される。この単結晶シリコン島ＳＩの平面形状も、略矩形である。略矩形の単結晶シリコン島ＳＩを囲むように酸化シリコン膜ＯＸが露出している。また、単結晶シリコン島ＳＩ（酸化シリコン膜ＯＸ）間には、多結晶シリコン膜ＰＳ１がＹ方向にライン状に露出している。また、３個の単結晶シリコン島ＳＩの外周を囲むように、多結晶シリコン膜ＰＳ１が配置されている。
ここで、図１１に示すように、酸化シリコン膜ＯＸの露出部においては、凹部（リセス、窪み）Ｇが形成される場合がある。例えば、上記ＣＭＰ工程において、研磨液によるエッチングなどにより、酸化シリコン膜ＯＸの露出部がエッチングされ、酸化シリコン膜ＯＸの表面に凹部Ｇが形成される場合がある。また、別の言い方をすれば、酸化シリコン膜ＯＸの表面が、単結晶シリコン島ＳＩの表面や多結晶シリコン膜ＰＳ１の表面より低くなる（後退する）場合がある。なお、凹部Ｇの形成の有無およびその深さは種々のものが考えられるため、図１１以外の断面図においては凹部Ｇの明示を省略しているが、前述のとおり酸化シリコン膜ＯＸの露出部には、凹部Ｇが形成されやすい。
＜素子の形成工程＞
次いで、誘電体分離基板の各単結晶シリコン島ＳＩにダイオードなどの素子を形成する。
図１２に示すように、誘電体分離基板（単結晶シリコン島ＳＩ、酸化シリコン膜ＯＸおよび多結晶シリコン膜ＰＳ１）上に、ｐ＋型半導体領域ＰＬの形成領域に開口部を有するマスク膜ＭＦ１を形成し、この膜をマスクとしてｐ型不純物をイオン注入する。これにより、領域１Ａに、光起電力ダイオードＰＤ（ｎ）を構成するｐ＋型半導体領域ＰＬを形成する。同様に、領域１Ａに、光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ−１））を構成するｐ＋型半導体領域ＰＬを形成する（図１４参照）。また、領域２Ａに、制御用のダイオードＤ２を構成するｐ＋型半導体領域ＰＬを形成する。また、領域２Ａに、制御用のダイオードＤ１を構成するｐ＋型半導体領域ＰＬおよびサイリスタＴＨを構成するｐ＋型半導体領域ＰＬ（ＰＬ（ａ）、ＰＬ（ｂ））を形成する（図１４、図２参照）。次いで、マスク膜ＭＦ１を除去する。
次いで、図１３に示すように、誘電体分離基板（単結晶シリコン島ＳＩ、酸化シリコン膜ＯＸおよび多結晶シリコン膜ＰＳ１）上に、ｎ＋型半導体領域ＮＬの形成領域に開口部を有するマスク膜ＭＦ２を形成し、この膜をマスクとしてｎ型不純物をイオン注入する。これにより、領域１Ａに、光起電力ダイオードＰＤ（ｎ）を構成するｎ＋型半導体領域ＮＬを形成する。同様に、領域１Ａに、光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ−１））を構成するｎ＋型半導体領域ＮＬを形成する（図１４参照）。また、領域２Ａに、制御用のダイオードＤ２を構成するｎ＋型半導体領域ＮＬを形成する。また、領域２Ａに、制御用のダイオードＤ１を構成するｎ＋型半導体領域ＮＬおよびサイリスタＴＨを構成するｎ＋型半導体領域ＰＬ（ＮＬ（ａ）、ＮＬ（ｂ））を形成する（図１４、図２参照）。次いで、マスク膜ＭＦ２を除去する。
これまでの工程により、図１４の平面図に示すように、領域１Ａに、光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ））を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬが形成される。また、領域２Ａに、制御用のダイオードＤ１、Ｄ２を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬが形成され、さらに、サイリスタＴＨを構成するｐ＋型半導体領域ＰＬ（ＰＬ（ａ）、ＰＬ（ｂ））およびｎ＋型半導体領域ＮＬ（ＮＬ（ａ）、ＮＬ（ｂ））が形成される。
ここで、上記マスク膜ＭＦ１、ＭＦ２の除去（エッチング）工程により、酸化シリコン膜ＯＸの露出部がエッチングされ、酸化シリコン膜ＯＸの表面に凹部Ｇが形成され得る。特に、マスク膜ＭＦ１、ＭＦ２として酸化シリコン膜を用いた場合には、酸化シリコン膜ＯＸの表面に凹部Ｇが形成されやすい。このように、酸化シリコン膜ＯＸの表面の凹部Ｇは、誘電体分離基板の形成工程のみならず、素子の形成工程においても生じ得る（図１１参照）。
次いで、図１５に示すように、単結晶シリコン島ＳＩ上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜などの絶縁膜をＣＶＤ法などを用いて堆積する。
次いで、図１６に示すように、層間絶縁膜ＩＬ１上に、遮光膜として多結晶シリコン膜ＰＳ２をＣＶＤ法などを用いて堆積する。ここで、多結晶シリコン膜ＰＳ２は、受光素子アレイＰＡが形成される領域１Ａ上には設けず、制御回路ＣＣが形成される領域２Ａ上にのみ形成する。また、多結晶シリコン膜ＰＳ２には、領域２Ａのｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上のコンタクトホール形成領域より大きい開口部ＯＡを設け、ｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬと後述する配線との接続領域を確保する。また、多結晶シリコン膜ＰＳ２は、図４を参照しながら説明したように、配線Ｍｂの形成予定領域において、切り欠き部Ｎ（Ｎ１〜Ｎ４）を有する形状にパターニングする（図１７参照）。
例えば、層間絶縁膜ＩＬ１上に、遮光膜として多結晶シリコン膜ＰＳ２をＣＶＤ法などを用いて堆積した後、この多結晶シリコン膜ＰＳ２を、フォトリソグラフィ技術およびエッチング技術を使用して、パターニングする。これにより、領域１Ａの多結晶シリコン膜ＰＳ２を除去し、上記開口部ＯＡを形成することができる。また、配線Ｍｂとの重なり領域において、切り欠き部Ｎ（Ｎ１〜Ｎ４）を形成することができる。
次いで、図１８に示すように、層間絶縁膜ＩＬ１および多結晶シリコン膜ＰＳ２上に、層間絶縁膜ＩＬ２として、例えば、酸化シリコン膜などの絶縁膜をＣＶＤ法などを用いて堆積する。
次いで、図１９および図２０に示すように、光起電力ダイオードＰＤ（ｎ）を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上の層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を除去することによりコンタクトホールＣａ形成する。同様に、光起電力ダイオードＰＤ（ＰＤ（１）〜ＰＤ（ｎ−１））を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上の層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を除去することによりコンタクトホールＣａ形成する。また、制御用のダイオードＤ２を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上の層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を除去することによりコンタクトホールＣｂ形成する。また、制御用のダイオードＤ２を構成するｐ＋型半導体領域ＰＬおよびｎ＋型半導体領域ＮＬ上の層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を除去することによりコンタクトホールＣｂ形成する。また、サイリスタＴＨを構成するｐ＋型半導体領域ＰＬ（ＰＬ（ａ）、ＰＬ（ｂ））およびｎ＋型半導体領域ＮＬ（ＮＬ（ａ）、ＮＬ（ｂ））上の層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２を除去することによりコンタクトホールＣｂ形成する。
このコンタクトホールＣｂは、多結晶シリコン膜ＰＳ２の開口部ＯＡ内の略中央部に配置される。なお、コンタクトホールＣｂの径は、開口部ＯＡの幅より小さいため、コンタクトホールＣｂの側面と多結晶シリコン膜ＰＳ２との間には、層間絶縁膜ＩＬ２が位置する。
次いで、図２１および図２２に示すように、配線Ｍａ、Ｍｂおよび接続部（プラグ）Ｐａ、Ｐｂを形成する。例えば、コンタクトホールＣａ、Ｃｂの内部を含む層間絶縁膜ＩＬ２上に、導電性膜として例えばアルミニウム膜をスパッタリング法などを用いて堆積する。このアルミニウム膜を、フォトリソグラフィ技術およびエッチング技術を使用して、パターニングする。これにより、配線Ｍａ、Ｍｂおよび接続部（プラグ）Ｐａ、Ｐｂを形成することができる。
次いで、図２３に示すように、配線Ｍａ、Ｍｂおよび層間絶縁膜ＩＬ２上に、保護膜ＰＲＯとして、例えば、窒化シリコン膜などの絶縁膜を形成する。例えば、配線Ｍａ、Ｍｂおよび層間絶縁膜ＩＬ２上に、窒化シリコン膜などの絶縁膜を形成する。
上記工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態においては、遮光膜（多結晶シリコン膜ＰＳ２）と配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））との重なり領域において切り欠き部を設けたので、配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））の断線を防止することができる。
図２４および図２５は、遮光膜に切り欠き部を設けていない比較例の半導体装置の部分断面図および平面図である。（Ａ）は、断面図であり、（Ｂ）の平面図のＢ−Ｂ断面に対応する。
例えば、図２４に示すように、遮光膜（多結晶シリコン膜ＰＳ２）の端部と、酸化シリコン膜ＯＸの表面の凹部Ｇとの距離が、酸化シリコン膜ＯＸ間の距離の１／２程度確保されているような場合には、配線Ｍｂに断線に至るような深い凹部は形成されない。これは、凹部Ｇに起因して設けられる配線Ｍｂ上の凹部と、遮光膜（多結晶シリコン膜ＰＳ２）の端部における遮光膜の段差ＳＴに起因して設けられる配線Ｍｂ上の段差とが個別に表れ、配線Ｍｂ上の凹凸が許容の範囲内に収まるためである。
これに対し、図２５に示すように、遮光膜（多結晶シリコン膜ＰＳ２）の端部と、酸化シリコン膜ＯＸの表面の凹部Ｇとの距離が小さくなると、配線Ｍｂに断線に至るような深い凹部Ｇ（Ｍｂ）が形成され得る。これは、凹部Ｇに起因して設けられる配線Ｍｂ上の凹部と、遮光膜（多結晶シリコン膜ＰＳ２）の端部における遮光膜の段差ＳＴに起因して設けられる配線Ｍｂ上の段差とが重なり合って、深い凹部Ｇ（Ｍｂ）となるためである。
遮光膜（多結晶シリコン膜ＰＳ２）の端部と、酸化シリコン膜ＯＸとの距離は、例えば、遮光膜のマスクずれなどにより小さくなり得る。また、誘電体分離基板は、前述したように、研磨により形成されるため、ウエハ面内において、研磨量のばらつきが生じ得る。よって、例えば、ウエハの中心部とウエハの外周部においては、単結晶シリコン島ＳＩの大きさや単結晶シリコン島ＳＩ間（分離領域）の幅が変化し得る。例えば、具体例として、酸化シリコン膜ＯＸ間の幅は、±５μｍのばらつきが生じ得る。また、ウエハ間によっても研磨量のばらつきが生じ得る。また、凹部Ｇに起因して設けられる配線Ｍｂ上の凹部の位置は、配線Ｍｂの下層の膜の数や配線Ｍｂの下層の膜の膜厚によっても変化し得る。
このような種々の条件が関わりあうため、酸化シリコン膜ＯＸの表面の凹部Ｇとの距離が、酸化シリコン膜ＯＸ間の距離の１／２程度確保されるように、ウエハに形成されるすべての半導体装置を設計することは困難であり、ある確率で配線Ｍｂが断線に至るような深い凹部Ｇ（Ｍｂ）が形成され得る。このような深い凹部Ｇ（Ｍｂ）が形成された半導体装置はその後のテスト工程により不良として除去されるが、製品歩留まりは低下する。特に、ウエハの大口径化および半導体装置の微細化に対応して、１枚のウエハから得られる半導体装置の個数は増加する傾向にあるため、配線Ｍｂの断線対策が重要となる。
そこで、本実施の形態においては、前述したとおり、遮光膜（多結晶シリコン膜ＰＳ２）と配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））との重なり領域において切り欠き部を設けたので、配線（Ｍｂ（Ｄ１）、Ｍｂ（Ｄ２）、Ｍｂ（ＳＰ）、Ｍｂ（ＧＰ））の断線を防止することができ、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の特性の劣化を防止することができる。
図２６は、本実施の形態の半導体装置の切り欠き部近傍の拡大平面図である。図２６に示すように、切り欠き部Ｎにおいては、遮光膜の端部がラインＬ１となる。また、切り欠き部Ｎ以外の領域において、遮光膜の端部はラインＬ２となる。この切り欠き部Ｎの上方に配線Ｍｂが配置されている。このような場合、例え、酸化シリコン膜ＯＸの凹部Ｇに起因して設けられる配線Ｍｂ上の凹部と、遮光膜（多結晶シリコン膜ＰＳ２）の端部であるラインＬ２における段差に起因して設けられる配線Ｍｂ上の段差とが重なり合って、配線Ｍｂに深い凹部Ｇ（Ｍｂ）が形成されても、遮光膜のラインＬ１は、ラインＬ２とずれて配置されるため、ラインＬ１の上方においては配線Ｍｂの断線は免れる。言い換えれば、遮光膜の端部のライン（Ｌ１、Ｌ２）がずれて配置されるため、配線Ｍｂの全幅において深い凹部Ｇ（Ｍｂ）が形成されることを防止することができる。なお、配線Ｍｂの全幅のうち一部において深い凹部Ｇ（Ｍｂ）が形成されても、一部であれば電気的導通は確保される。また、光起電力ダイオードアレイにより生じる起電流は、数十μＡ程度であるため、配線Ｍｂの全幅のうち一部において深い凹部Ｇ（Ｍｂ）が形成されても、その電流密度は許容電流密度を超えることはなく、動作に支障はない。
このように、遮光膜（多結晶シリコン膜ＰＳ２）と配線Ｍｂとの重なり領域において、遮光膜の端部をずらすことにより、配線Ｍｂの断線を防止することができる。他の言い方をすれば、遮光膜の平面形状を３個の単結晶シリコン島ＳＩの全体を囲む酸化シリコン膜ＯＸの平面形状と異なる形状とすることにより、配線Ｍｂの断線を防止することができる。また、他の言い方をすれば、遮光膜の端部を、配線Ｍｂとの重なり領域の全域において、３個の単結晶シリコン島ＳＩの全体を囲む酸化シリコン膜ＯＸと平行にならないようにすることにより、配線Ｍｂの断線を防止することができる。
なお、遮光膜の端部は、酸化シリコン膜ＯＸ間に位置することが好ましい。遮光膜の端部を、酸化シリコン膜ＯＸ間に位置させることで、領域２Ａを覆うことができ、制御回路ＣＣを構成する制御用のダイオードＤ１、Ｄ２やサイリスタＴＨなどの半導体素子が、発光素子ＬＥＤによる発光（光信号）を受けて、劣化することを防止することができる。また、遮光膜の端部を、酸化シリコン膜ＯＸ間に位置させることで、光起電力ダイオードアレイ（ＰＤ（１）〜ＰＤ（ｎ））上に、遮光膜が延在することによる起電圧の低下を防止することができる。このように、本実施の形態によれば、複数のウエハに形成される大部分の半導体装置においては、遮光膜の端部を、酸化シリコン膜ＯＸ間に位置させることで、制御回路ＣＣの特性劣化を防止し、光起電力ダイオードアレイ（ＰＤ（１）〜ＰＤ（ｎ））の起電圧を確保しつつ、ある確率で発生し得る配線Ｍｂの断線を防止することができる。
（実施の形態２）
本実施の形態においては、切り欠き部の形状の応用例について説明する。
図２７は、本実施の形態の半導体装置の切り欠き部の第１〜第３例を示す平面図である。（Ａ）は、第１例、（Ｂ）は、第２例、（Ｃ）は、第３例を示す。
実施の形態１においては、遮光膜（多結晶シリコン膜ＰＳ２）と配線（Ｍｂ）との重なり領域において、配線Ｍｂの幅の約１／２の幅の切り欠き部Ｎを配線Ｍｂの片側に設けたが（図２６参照）、切り欠き部Ｎを配線Ｍｂの中央部に配置してもよい。図２７（Ａ）に示すように、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の切り欠き部Ｎが配線Ｍｂの幅の略中央部に対応する位置に設けられている。例えば、切り欠き部ＮのＹ方向の幅は、重なり領域における配線ＭｂのＹ方向の幅の約１／２である。
実施の形態１においては、遮光膜（多結晶シリコン膜ＰＳ２）と配線（Ｍｂ）との重なり領域において、略矩形の切り欠き部Ｎを設けたが（図２６参照）、切り欠き部Ｎの形状を三角形状としてもよい。図２７（Ｂ）に示すように、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、三角形状の切り欠き部Ｎが設けられている。例えば、切り欠き部Ｎは、重なり領域における配線Ｍｂの中央線に頂点を有する二等辺三角形状である。この場合、二等辺三角形の斜辺が、Ｘ方向に延在する酸化シリコン膜ＯＸと斜めに交差することとなるため、深い凹部Ｇ（Ｍｂ）（図２５参照）が形成される場合であっても、深い凹部Ｇ（Ｍｂ）は、ライン状ではなく点状に形成される。このため、実質的な配線Ｍｂの幅を大きく確保することができる。
実施の形態１においては、遮光膜（多結晶シリコン膜ＰＳ２）と配線（Ｍｂ）との重なり領域において、１つの切り欠き部Ｎを設けたが（図２６参照）、２以上の切り欠き部Ｎを設けてもよい。例えば、図２７（Ｃ）に示すように、配線Ｍｂの幅の約１／４の幅の切り欠き部Ｎを２箇所、所定の間隔（例えば、配線Ｍｂの幅の約１／４の幅に相当する距離）をおいて配置してもよい。
図２８は、本実施の形態の半導体装置の切り欠き部の第４〜第７例を示す平面図である。（Ａ）は、第４例、（Ｂ）は、第５例、（Ｃ）は、第６例、（Ｄ）は、第７例を示す。
上記第１〜第３例においては、切り欠き部Ｎを設けたが、凸部ＰＲを設けてもよい。例えば、図２８（Ａ）においては、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、略矩形の凸部ＰＲが配線Ｍｂの幅の略中央部に対応する位置に設けられている。例えば、凸部ＰＲのＹ方向の幅は、重なり領域における配線ＭｂのＹ方向の幅の約１／２である。
また、図２８（Ｂ）に示すように、遮光膜（多結晶シリコン膜ＰＳ２）との重なり領域において、三角形状の凸部ＰＲを設けてもよい。例えば、凸部ＰＲは、重なり領域における配線Ｍｂの中央線に頂点を有する二等辺三角形状である。この場合、二等辺三角形の斜辺が、Ｘ方向に延在する酸化シリコン膜ＯＸと斜めに交差することとなるため、深い凹部Ｇ（Ｍｂ）（図２５参照）が形成される場合であっても、深い凹部Ｇ（Ｍｂ）は、ライン状ではなく点状に形成される。このため、実質的な配線Ｍｂの幅を大きく確保することができる。
また、図２８（Ｃ）に示すように、略矩形の複数の凸部ＰＲを設けてもよい。例えば、配線Ｍｂの幅の約１／４の幅の凸部ＰＲを２箇所、所定の間隔（例えば、配線Ｍｂの幅の約１／４の幅に相当する距離）をおいて配置してもよい。
また、図２８（Ｄ）に示すように、例えば、配線Ｍｂの幅の約１／２の幅の凸部ＰＲを配線Ｍｂの片側に設けてもよい。
このように、上記第１例〜第７例においても、実施の形態１の場合と同様に、遮光膜の端部のラインがずれて配置されるため、配線Ｍｂの全幅において深い凹部Ｇ（Ｍｂ）が形成されることを防止することができ、配線Ｍｂの断線を防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
特に、上記実施の形態においては、受光素子アレイＰＡおよび制御回路ＣＣを有する受光チップ（半導体チップ）ＰＣの制御回路ＣＣとして、ダイオードＤ１、Ｄ２とサイリスタＴＨとを有する回路を例示したが、これに限定されるものではない。上記実施の形態の遮光膜は、受光素子アレイＰＡとワンチップ化される各種回路に用いられ、発光素子による発光（光信号）の影響を受け易い半導体素子（例えば、ｐｎ接合を有する素子）を遮光膜で覆う際に広く適用可能である。
〔付記１〕
発光素子と、
第１ＭＩＳＦＥＴと、
第２ＭＩＳＦＥＴと、
半導体チップと、
を有する半導体リレーであって、
前記半導体チップは、
支持体の上方に設けられ、第１の絶縁領域で囲まれた第１の半導体島領域と、
前記支持体の上方に設けられ、第２の絶縁領域で囲まれた第２の半導体島領域と、
前記支持体の上方に設けられ、第３の絶縁領域で囲まれた第３の半導体島領域と、
前記支持体の上方に設けられ、第４の絶縁領域で囲まれた第４の半導体島領域と、
前記第１の半導体島領域に形成された第１ダイオードと、
前記第２の半導体島領域に形成された第２ダイオードと、
前記第３の半導体島領域に形成された第３ダイオードと、
前記第４の半導体島領域に形成された第４ダイオードと、
前記第３の半導体島領域および前記第４の半導体領域を覆う遮光膜と、
前記第１ダイオードと前記第３ダイオードとを電気的に接続する第１配線と、
前記第２ダイオードと前記第４ダイオードとを電気的に接続する第２配線と、を有し、
前記第１配線は、前記第３の絶縁領域の上方を横断し、
前記第２配線は、前記第４の絶縁領域の上方を横断し、
前記遮光膜は、前記第１配線および前記第２配線の下方に位置し、前記第１配線との重なり領域において第１切り欠き部を有し、前記第２配線との重なり領域において第２切り欠き部を有する、半導体リレー。
〔付記２〕
付記１記載の半導体リレーにおいて、
前記第１ダイオードおよび前記第２ダイオードは、前記発光素子の光により起電力を生じる光起電力ダイオードである、半導体リレー。
〔付記３〕
付記２記載の半導体リレーにおいて、
前記第１ダイオードと、前記第２ダイオードとの間に、直列に接続された複数の光起電力ダイオードを有し、
前記第１ダイオード、前記第２ダイオードおよび前記複数の光起電力ダイオードは、アレイ状に配置されている、半導体リレー。
〔付記４〕
付記３記載の半導体リレーにおいて、
前記第３ダイオードは、第１ｎ型領域と第１ｐ型領域を有し、
前記第４ダイオードは、第２ｎ型領域と第２ｐ型領域を有し、
前記第１ｐ型領域と前記第１ダイオードが前記第１配線により接続され、
前記第２ｎ型領域と前記第２ダイオードが前記第２配線により接続される、半導体リレー。
〔付記５〕
付記４記載の半導体リレーにおいて、
前記第１ｎ型領域と、前記第１ＭＩＳＦＥＴのゲート電極および前記第２ＭＩＳＦＥＴのゲート電極と接続される第１パッド領域とが、第３配線により接続され、
前記第２ｐ型領域と、前記第１ＭＩＳＦＥＴのソース電極および前記第２ＭＩＳＦＥＴのソース電極と接続される第２パッド領域とが、第４配線により接続される、半導体リレー。
〔付記６〕
付記５記載の半導体リレーにおいて、
前記第３ダイオードおよび前記第４ダイオードは、前記第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴのゲート電位を制御するための制御回路を構成する、半導体リレー。
１Ａ 領域
２Ａ 領域
Ｃａ、Ｃｂ コンタクトホール
ＣＣ 制御回路
Ｄ１ 制御用のダイオード
Ｄ２ 制御用のダイオード
Ｇ 凹部
Ｇ（Ｍｂ） 深い凹部
ＧＰ ゲートパッド
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＮ１、ＩＮ２ 入力端子
Ｌ１ ライン
Ｌ２ ライン
ＬＣ 発光チップ
ＬＥＤ 発光素子
Ｍ 配線
Ｍａ 配線
Ｍｂ 配線
Ｍｂ（Ｄ１） 配線
Ｍｂ（Ｄ２） 配線
Ｍｂ（ＧＰ） 配線
Ｍｂ（ＳＰ） 配線
ＭＣ１、ＭＣ２ ＭＩＳチップ（ＭＩＳＦＥＴ）
ＭＦ１ マスク膜
ＭＦ２ マスク膜
Ｎ 切り欠き部
Ｎ１〜Ｎ４ 切り欠き部
ｎ１〜ｎ５ ノード
ＮＬ ｎ＋型半導体領域
ＮＬａ ｎ＋型半導体領域
ＮＬｂ ｎ＋型半導体領域
ＯＡ 開口部
ＯＵＴ１、ＯＵＴ２ 出力端子
ＯＸ 酸化シリコン膜
ＯＸＭ 酸化シリコン膜
ＰＡ 受光素子アレイ
Ｐａ、Ｐｂ 接続部
ＰＣ 受光チップ
ＰＤ 光起電力ダイオード
ＰＤ（１） 光起電力ダイオード
ＰＤ（ｎ） 光起電力ダイオード
ＰＬ ｐ＋型半導体領域
ＰＬａ ｐ＋型半導体領域
ＰＬｂ ｐ＋型半導体領域
ＰＲ 凸部
ＰＲＯ 保護膜
ＰＳ１ 多結晶シリコン膜（支持体）
ＰＳ２ 多結晶シリコン膜（遮光膜）
Ｒ 半導体リレー
Ｓ 単結晶シリコン基板
ＳＩ 単結晶シリコン島
ＳＰ ソースパッド
ＳＳ 支持基板
ＳＴ 遮光膜の段差
ＴＨ サイリスタ
ＶＧ 溝

Claims (20)

  1. 支持体の上方に設けられ、第１の絶縁領域で囲まれた第１の半導体島領域と、
    前記支持体の上方に設けられ、第２の絶縁領域で囲まれた第２の半導体島領域と、
    前記第１の半導体島領域に形成された第１ダイオードと、
    前記第２の半導体島領域に形成された第２ダイオードと、
    前記第１の半導体島領域を覆っておらず、かつ前記第２の半導体島領域を覆う遮光膜と、
    前記第１ダイオードと前記第２ダイオードとを電気的に接続する配線と、
    を有し、
    前記配線は、前記第２の絶縁領域の上方を横断し、
    前記遮光膜は、前記配線の下方に位置し、平面視したときの前記配線との重なり領域において凸部または凹部を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ダイオードは、光起電力ダイオードである、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２ダイオードは、前記第１ダイオードと接続される制御回路を構成する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２の絶縁領域の表面は、前記第２の半導体島領域の表面から深さ方向に後退している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１の絶縁領域と前記第２の絶縁領域との間には、前記支持体が露出している、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記遮光膜の端部は、前記第１の絶縁領域と前記第２の絶縁領域との間の前記支持体の上方に位置する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記凸部または前記凹部の平面視形状は、矩形状である、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記凸部または前記凹部の幅は、前記配線幅の１／２である、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記凸部または前記凹部の平面視形状は、三角形状である、半導体装置。
  10. 支持体の上方に設けられ、第１の絶縁領域で囲まれた第１の半導体島領域と、
    前記支持体の上方に設けられ、第２の絶縁領域で囲まれた第２の半導体島領域と、
    前記支持体の上方に設けられ、第３の絶縁領域で囲まれた第３の半導体島領域と、
    前記支持体の上方に設けられ、第４の絶縁領域で囲まれた第４の半導体島領域と、
    前記第１の半導体島領域に形成された第１ダイオードと、
    前記第２の半導体島領域に形成された第２ダイオードと、
    前記第３の半導体島領域に形成された第３ダイオードと、
    前記第４の半導体島領域に形成された第４ダイオードと、
    前記第１の半導体島領域および前記第２の半導体島領域を覆っておらず、かつ前記第３の半導体島領域および前記第４の半導体島領域を覆う遮光膜と、
    前記第１ダイオードと前記第３ダイオードとを電気的に接続する第１配線と、
    前記第２ダイオードと前記第４ダイオードとを電気的に接続する第２配線と、
    を有し、
    前記第１配線は、前記第３の絶縁領域の上方を横断し、
    前記第２配線は、前記第４の絶縁領域の上方を横断し、
    前記遮光膜は、前記第１配線および前記第２配線の下方に位置し、平面視したときの前記第１配線との重なり領域において第１凸部または第１凹部を有し、平面視したときの前記第２配線との重なり領域において第２凸部または第２凹部を有する、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１ダイオードおよび前記第２ダイオードは、光起電力ダイオードである、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第３ダイオードは、前記第１ダイオードと接続される制御回路を構成する、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記第３の絶縁領域の表面は、前記第３の半導体島領域の表面から深さ方向に後退している、半導体装置。
  14. 請求項１０記載の半導体装置において、
    前記第１凸部または前記第１凹部の平面視形状は、矩形状であり、前記第１凸部または前記第１凹部の幅は、前記第１配線幅の１／２であり、
    前記第２凸部または前記第２凹部の平面視形状は、矩形状であり、前記第２凸部または前記第２凹部の幅は、前記第２配線幅の１／２である、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記第１ダイオードと、前記第２ダイオードとの間に、複数の光起電力ダイオードを有し、
    前記第１ダイオード、前記第２ダイオードおよび前記複数の光起電力ダイオードは、アレイ状に配置されている、半導体装置。
  16. 請求項１０記載の半導体装置において、
    前記第３ダイオードは、第１ｎ型領域と第１ｐ型領域を有し、
    前記第４ダイオードは、第２ｎ型領域と第２ｐ型領域を有し、
    前記第１ｐ型領域と前記第１ダイオードが前記第１配線により接続され、
    前記第２ｎ型領域と前記第２ダイオードが前記第２配線により接続される、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記第１ｎ型領域と第１パッド領域が第３配線により接続され、
    前記第２ｐ型領域と第２パッド領域が第４配線により接続される、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記遮光膜は、前記第３配線との重なり領域において第３凸部または第３凹部を有し、前記第４配線との重なり領域において第４凸部または第４凹部を有する、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記第３凸部または前記第３凹部の平面視形状は、矩形状であり、前記第３凸部または前記第３凹部の幅は、前記第３配線幅の１／２であり、
    前記第４凸部または前記第４凹部の平面視形状は、矩形状であり、前記第４凸部または前記第４凹部の幅は、前記第４配線幅の１／２である、半導体装置。
  20. 請求項１７記載の半導体装置において、
    前記第１パッド領域は、第１ＭＩＳＦＥＴのゲート電極および第２ＭＩＳＦＥＴのゲート電極と接続され、
    前記第２パッド領域は、第１ＭＩＳＦＥＴのソース電極および第２ＭＩＳＦＥＴのソース電極と接続される、半導体装置。
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