JP6246518B2 - Transistor - Google Patents
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Description
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。 The present invention relates to an object, a method, or a manufacturing method. Or this invention relates to a process, a machine, a manufacture, or a composition (composition of matter). In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a driving method thereof, or a manufacturing method thereof.
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、パワーデバイス、パワーデバイスを有する集積回路、電源回路または電力変換回路のほか、半導体回路、演算装置は、半導体装置の一態様である。また、記憶装置、撮像装置、電気光学装置、表示装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。 Note that in this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. A semiconductor device such as a transistor, a power device, an integrated circuit including a power device, a power supply circuit, or a power conversion circuit, a semiconductor circuit, and an arithmetic device are one embodiment of the semiconductor device. In addition, a memory device, an imaging device, an electro-optical device, a display device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が知られている。該トランジスタには集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface is known. The transistor is widely applied to an electronic device such as an integrated circuit (IC) or an image display device (also simply referred to as a display device). As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
また、高耐圧向けの半導体装置には、シリコンを用いて作製される半導体装置が広く流通している。しかし、シリコンを用いた半導体装置の性能は限界に近付いており、さらなる高性能化を実現することが困難となってきている。 In addition, semiconductor devices manufactured using silicon are widely distributed as semiconductor devices for high withstand voltage. However, the performance of semiconductor devices using silicon is approaching its limit, and it has become difficult to achieve higher performance.
また、シリコンはバンドギャップが小さいため、これを用いた高耐圧向けの半導体装置は、高温での動作範囲に限界がある。このため、近年ではバンドギャップの広いＳｉＣやＧａＮを用いた半導体装置の開発が進められている。 In addition, since silicon has a small band gap, a semiconductor device for high withstand voltage using the silicon has a limited operating range at a high temperature. For this reason, in recent years, development of semiconductor devices using SiC or GaN having a wide band gap has been promoted.
また、大電力向けに用いられる半導体装置に酸化物半導体を用いることが開示されている（特許文献１、２） In addition, it is disclosed that an oxide semiconductor is used for a semiconductor device used for high power (Patent Documents 1 and 2).
大電力向けの半導体装置に適用されるトランジスタは、大電流を流すことが望まれる。また、高温であっても正常動作が可能であることが望まれる。また、高いドレイン電流を有することが望まれる。 A transistor applied to a semiconductor device for high power is desired to pass a large current. Moreover, it is desired that normal operation is possible even at high temperatures. It is also desirable to have a high drain current.
また、トランジスタを含む半導体装置の消費電力を低減するためには、トランジスタのしきい値電圧を適正な値に制御することが望まれる。 In order to reduce power consumption of a semiconductor device including a transistor, it is desirable to control the threshold voltage of the transistor to an appropriate value.
本発明の一態様は、大きな電流を流すことのできる半導体装置を提供することを課題の一とする。または、高温動作が可能な半導体装置を提供することを課題の一とする。または、高い駆動電圧で安定して動作する半導体装置を提供することを課題の一とする。または、しきい値電圧の制御が容易な半導体装置を提供することを課題の一とする。または、消費電力が低減された半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、特性の良い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。 An object of one embodiment of the present invention is to provide a semiconductor device capable of flowing a large current. Another object is to provide a semiconductor device that can operate at high temperature. Another object is to provide a semiconductor device that operates stably with a high driving voltage. Another object is to provide a semiconductor device in which threshold voltage can be easily controlled. Another object is to provide a semiconductor device with reduced power consumption. Another object is to provide a highly reliable semiconductor device. Another object is to provide a semiconductor device with favorable characteristics. Another object is to provide a novel semiconductor device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.
本発明の一態様は、半導体層と、半導体層と電気的に接続し、半導体層と重なる領域で離間するソース電極及びドレイン電極と、半導体層を挟んで設けられる第１のゲート電極及び第２のゲート電極と、半導体層と第１のゲート電極との間に第１のゲート絶縁層と、半導体層と第２のゲート電極との間に第２のゲート絶縁層と、を有する半導体装置である。また、第１のゲート電極は、ソース電極の一部、半導体層、及びドレイン電極の一部と重畳して設けられる。また第２のゲート電極は、半導体層の一部と重畳し、上面側から見てソース電極のドレイン電極側の端部と第２のゲート電極のソース電極側の端部とが離間する。さらに、上面側から見てドレイン電極のソース電極側の端部と第２のゲート電極のドレイン電極側の端部とが離間する。 According to one embodiment of the present invention, a semiconductor layer, a source electrode and a drain electrode which are electrically connected to the semiconductor layer and are separated from each other in a region overlapping with the semiconductor layer, a first gate electrode and a second electrode provided with the semiconductor layer interposed therebetween A semiconductor device having a first gate insulating layer between the semiconductor layer and the first gate electrode, and a second gate insulating layer between the semiconductor layer and the second gate electrode. is there. The first gate electrode is provided so as to overlap with part of the source electrode, the semiconductor layer, and part of the drain electrode. The second gate electrode overlaps with part of the semiconductor layer, and the end of the source electrode on the drain electrode side and the end of the second gate electrode on the source electrode side are separated from each other when viewed from the upper surface side. Further, the end of the drain electrode on the source electrode side and the end of the second gate electrode on the drain electrode side are separated from each other when viewed from the upper surface side.
また、上記において、上面側から見て第２のゲート電極とドレイン電極との距離が、第２のゲート電極とソース電極との距離よりも大きいことが好ましい。 In the above, it is preferable that the distance between the second gate electrode and the drain electrode as viewed from the upper surface side is larger than the distance between the second gate electrode and the source electrode.
また、上記半導体層は島状の形状を有し、ドレイン電極は、半導体層と重なる開口を有する環状の形状を有し、ソース電極は、開口の内側に設けられていることが好ましい。 The semiconductor layer preferably has an island shape, the drain electrode has an annular shape having an opening overlapping the semiconductor layer, and the source electrode is preferably provided inside the opening.
または、半導体層は島状の形状を有し、ソース電極は、半導体層と重なる開口を有する環状の形状を有し、ドレイン電極は、開口の内側に設けられていることが好ましい。 Alternatively, the semiconductor layer preferably has an island shape, the source electrode has an annular shape having an opening overlapping with the semiconductor layer, and the drain electrode is preferably provided inside the opening.
また、上記半導体層は、酸化物半導体を含むことが好ましい。 The semiconductor layer preferably contains an oxide semiconductor.
またこのとき、半導体層と第２のゲート絶縁層との間に第１の酸化物層と、半導体層と第１のゲート絶縁層との間に第２の酸化物層と、をさらに有することが好ましい。特に、第１の酸化物層及び第２の酸化物層は、半導体層と同一の金属元素を一種以上含むことが好ましい。 At this time, the semiconductor device further includes a first oxide layer between the semiconductor layer and the second gate insulating layer, and a second oxide layer between the semiconductor layer and the first gate insulating layer. Is preferred. In particular, the first oxide layer and the second oxide layer preferably include one or more metal elements that are the same as those of the semiconductor layer.
本発明の一態様によれば、大きな電流を流すことのできる半導体装置を提供できる。または、高温動作が可能な半導体装置を提供できる。または、高い駆動電圧で安定して動作する半導体装置を提供できる。または、しきい値電圧の制御が容易な半導体装置を提供できる。または、消費電力が低減された半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。 According to one embodiment of the present invention, a semiconductor device capable of flowing a large current can be provided. Alternatively, a semiconductor device capable of high temperature operation can be provided. Alternatively, a semiconductor device that operates stably with a high driving voltage can be provided. Alternatively, a semiconductor device in which the threshold voltage can be easily controlled can be provided. Alternatively, a semiconductor device with reduced power consumption can be provided. Alternatively, a highly reliable semiconductor device can be provided.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 Note that in structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated. In addition, in the case where the same function is indicated, the hatch pattern is the same, and there is a case where no reference numeral is given.
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。 Note that in each drawing described in this specification, the size, the layer thickness, or the region of each component is exaggerated for simplicity in some cases. Therefore, it is not necessarily limited to the scale.
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。 In the present specification and the like, ordinal numbers such as “first” and “second” are used for avoiding confusion between components, and are not limited numerically.
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。 A transistor is a kind of semiconductor element, and can realize amplification of current and voltage, switching operation for controlling conduction or non-conduction, and the like. The transistor in this specification includes an IGFET (Insulated Gate Field Effect Transistor) and a thin film transistor (TFT: Thin Film Transistor).
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例について図面を参照して説明する。ここでは半導体装置の一例として、トランジスタについて説明する。
(Embodiment 1)
In this embodiment, a structural example of a semiconductor device of one embodiment of the present invention will be described with reference to drawings. Here, a transistor is described as an example of a semiconductor device.
本発明の一態様の半導体装置は、チャネルが形成される半導体層を挟んで、第１のゲート電極と第２のゲート電極の２つのゲート電極を有する構成を有し、且つ、半導体層の一部に、一方のゲート電極と重畳しない領域を設けることにより、トランジスタのしきい値電圧の制御の容易性と、電界効果移動度及びドレイン電流の向上を同時に実現するものである。 A semiconductor device according to one embodiment of the present invention has a structure including two gate electrodes, a first gate electrode and a second gate electrode, with a semiconductor layer in which a channel is formed interposed therebetween, and By providing a region that does not overlap with one of the gate electrodes, the control of the threshold voltage of the transistor and the improvement of the field effect mobility and the drain current can be realized at the same time.
より具体的には、例えば以下の構成とすることができる。 More specifically, for example, the following configuration can be adopted.
［構成例］
図１は、本発明の一態様のトランジスタの構成例における代表的な構成要素の位置関係を説明するためのチャネル長方向の断面概略図である。
[Configuration example]
FIG. 1 is a schematic cross-sectional view in the channel length direction for describing the positional relationship between typical components in a configuration example of a transistor of one embodiment of the present invention.
図１（Ａ）に示すトランジスタは、半導体層１０２と、半導体層１０２とそれぞれ電気的に接続する第１の電極１０３ａ及び第２の電極１０３ｂと、絶縁層１０４を介して半導体層１０２と重なる第１のゲート電極１０５ａと、半導体層１０２を介して第１のゲート電極１０５ａと対向して設けられ、絶縁層１０６を介して半導体層１０２の一部と重なる第２のゲート電極１０５ｂと、を有する。 In the transistor illustrated in FIG. 1A, the semiconductor layer 102, the first electrode 103a and the second electrode 103b that are electrically connected to the semiconductor layer 102, and the semiconductor layer 102 overlap with the insulating layer 104, respectively. 1 gate electrode 105a and a second gate electrode 105b which is provided to face the first gate electrode 105a with the semiconductor layer 102 interposed therebetween and overlaps with part of the semiconductor layer 102 with the insulating layer 106 interposed therebetween. .
なお、図１（Ａ）において、第１のゲート電極１０５ａを第２のゲート電極１０５ｂよりも上方に配置するように示しているが、その上下の位置関係は問わない。 Note that although the first gate electrode 105a is shown above the second gate electrode 105b in FIG. 1A, the upper and lower positional relationship is not limited.
半導体層１０２は、チャネルが形成される領域においてシリコンなどの半導体を含んで構成されうるが、シリコンよりもバンドギャップの大きな半導体を含むことが好ましい。好適には、半導体層１０２は酸化物半導体を含んで構成される。 The semiconductor layer 102 can include a semiconductor such as silicon in a region where a channel is formed, but preferably includes a semiconductor having a larger band gap than silicon. Preferably, the semiconductor layer 102 includes an oxide semiconductor.
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。 For example, the oxide semiconductor preferably contains at least indium (In) or zinc (Zn). More preferably, an oxide represented by an In-M-Zn-based oxide (M is a metal such as Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, or Hf) is included.
シリコンよりもバンドギャップの大きな酸化物半導体をチャネルが形成される半導体層１０２に適用することにより、高温下であってもトランジスタの電気特性の変動を極めて小さいものとすることができる。したがって、半導体層１０２に酸化物半導体を適用することで、高温で安定した動作が可能なトランジスタを実現できる。 By applying an oxide semiconductor having a larger band gap than silicon to the semiconductor layer 102 in which a channel is formed, variation in electric characteristics of the transistor can be extremely small even at high temperatures. Therefore, by using an oxide semiconductor for the semiconductor layer 102, a transistor capable of stable operation at high temperature can be realized.
さらに、半導体層１０２に酸化物半導体を用いることにより、ホットキャリア劣化に対する耐性が高められ、トランジスタに高いドレイン耐圧を付与することができる。そのため、高い駆動電圧で安定して動作するトランジスタを実現できる。 Further, by using an oxide semiconductor for the semiconductor layer 102, resistance to hot carrier deterioration can be increased, and a high drain breakdown voltage can be applied to the transistor. Therefore, a transistor that operates stably at a high driving voltage can be realized.
ここで、ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されて固定電荷になることや、ゲート絶縁層界面にトラップ準位を形成することにより、しきい値電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。 Here, hot carrier deterioration means that electrons accelerated at high speed are injected into the gate insulating layer in the vicinity of the drain in the channel to become a fixed charge, or a trap level is formed at the gate insulating layer interface. Transistor characteristic deterioration such as threshold voltage fluctuation and gate leakage occurs, and causes of hot carrier deterioration include channel hot electron injection (CHE injection) and drain avalanche hot carrier injection (DAHC injection). .
シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層の障壁を超えられるほど高速に加速される電子数が増加する。しかしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。 Since silicon has a narrow band gap, electrons are likely to be generated in an avalanche due to avalanche breakdown, and the number of electrons accelerated faster as the barrier of the gate insulating layer is exceeded. However, since the oxide semiconductor described in this embodiment has a wide band gap, avalanche breakdown is less likely to occur and resistance to hot carrier deterioration is higher than that of silicon.
このように、トランジスタは高いドレイン耐圧を有すると言える。それゆえ、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスに好適である。 Thus, it can be said that the transistor has a high drain breakdown voltage. Therefore, it is suitable for a power device such as an insulated gate field effect transistor (IGFET: Insulated-Gate Field-Effect Transistor).
第１の電極１０３ａは、トランジスタのソース電極として機能する。また、第２の電極１０３ｂは、トランジスタのドレイン電極として機能する。 The first electrode 103a functions as a source electrode of the transistor. In addition, the second electrode 103b functions as a drain electrode of the transistor.
ここで、第１のゲート電極１０５ａは、第１の電極１０３ａの端部から第２の電極１０３ｂの端部に渡って、半導体層１０２と重なるように設けられている。 Here, the first gate electrode 105a is provided so as to overlap the semiconductor layer 102 from the end portion of the first electrode 103a to the end portion of the second electrode 103b.
一方、第２のゲート電極１０５ｂは、第１の電極１０３ａの端部と第２の電極１０３ｂの端部の間に設けられ、第１の電極１０３ａ及び第２の電極１０３ｂのいずれとも重畳しないように設けられている。言い換えると、半導体層１０２の第１の電極１０３ａ側と、第２の電極１０３ｂ側の両方に、第２のゲート電極１０５ｂと重ならない領域（オフセット領域とも呼ぶ）が設けられている。 On the other hand, the second gate electrode 105b is provided between the end portion of the first electrode 103a and the end portion of the second electrode 103b so as not to overlap with any of the first electrode 103a and the second electrode 103b. Is provided. In other words, a region (also referred to as an offset region) that does not overlap with the second gate electrode 105 b is provided on both the first electrode 103 a side and the second electrode 103 b side of the semiconductor layer 102.
ここで、図１（Ａ）に示すように、第１の電極１０３ａと第２の電極１０３ｂの間隔をチャネル長Ｌと呼ぶこととする。また、少なくとも半導体層１０２と重なる領域において、上面側から見たときの、第１の電極１０３ａと第２のゲート電極１０５ｂとの間隔をオフセット長Ｌｏｆｆ１と呼び、第２の電極１０３ｂと第２のゲート電極１０５ｂとの間隔をオフセット長Ｌｏｆｆ２と呼ぶこととする。 Here, as shown in FIG. 1A, the interval between the first electrode 103a and the second electrode 103b is referred to as a channel length L. In addition, the distance between the first electrode 103a and the second gate electrode 105b when viewed from the upper surface side at least in a region overlapping with the semiconductor layer 102 is referred to as an offset length Loff1, and the second electrode 103b and the second electrode 103b The distance from the gate electrode 105b is referred to as an offset length Loff2.
チャネル長Ｌに対するオフセット長Ｌｏｆｆ１の比（すなわちＬｏｆｆ１／Ｌ）は、０以上０．９５以下、好ましくは０以上０．５以下、より好ましくは０以上０．２５以下とすればよい。また、チャネル長Ｌに対するオフセット長Ｌｏｆｆ２の比（すなわちＬｏｆｆ２／Ｌ）は、０以上０．９５以下、好ましくは０．５以上０．９５以下、より好ましくは０．７５以上０．９５以下とすればよい。なお、実際にはばらつきとしてプラスマイナス１０％の変動を含むものとする。 The ratio of the offset length Loff1 to the channel length L (that is, Loff1 / L) may be 0 or more and 0.95 or less, preferably 0 or more and 0.5 or less, and more preferably 0 or more and 0.25 or less. The ratio of the offset length Loff2 to the channel length L (ie, Loff2 / L) is 0 or more and 0.95 or less, preferably 0.5 or more and 0.95 or less, more preferably 0.75 or more and 0.95 or less. That's fine. Actually, it is assumed that the variation includes a variation of plus or minus 10%.
第１のゲート電極１０５ａには、トランジスタのオン状態を制御する電位を与えることができる。例えば、トランジスタをオン状態とする電位、またはトランジスタをオフ状態とする電位が与えられる。このような電位を与えることにより、トランジスタのスイッチング動作を実現できる。 The first gate electrode 105a can be supplied with a potential for controlling the on state of the transistor. For example, a potential for turning on the transistor or a potential for turning off the transistor is supplied. By applying such a potential, the switching operation of the transistor can be realized.
第２のゲート電極１０５ｂには、トランジスタのしきい値電圧を制御するための電位を与えることができる。好ましくは、ソース電極として機能する第１の電極１０３ａに与えられる電位よりも低い電位を与える。このような電位を与えることにより、トランジスタのしきい値電圧をプラスシフトさせることができる。特に第２のゲート電極１０５ｂに適切な電位を与えることにより、ノーマリーオフのトランジスタ特性を得ることができる。 A potential for controlling the threshold voltage of the transistor can be applied to the second gate electrode 105b. Preferably, a potential lower than the potential applied to the first electrode 103a functioning as the source electrode is applied. By applying such a potential, the threshold voltage of the transistor can be positively shifted. In particular, normally-off transistor characteristics can be obtained by applying an appropriate potential to the second gate electrode 105b.
このような電位を与える第２のゲート電極１０５ｂを、ソース電極として機能する第１の電極１０３ａと、ドレイン電極として機能する第２の電極１０３ｂの両方からオフセットさせて配置することにより、オフセット領域を有さない場合、すなわち第１の電極１０３ａ及び第２の電極１０３ｂと重畳させて設ける場合に比べて、しきい値電圧のシフト量を同等なものとするばかりでなく、トランジスタの電界効果移動度を向上させ、オン状態におけるソース−ドレイン間電流（オン電流、ドレイン電流ともよぶ）を増大させることができる。 By disposing the second gate electrode 105b for applying such a potential offset from both the first electrode 103a functioning as a source electrode and the second electrode 103b functioning as a drain electrode, an offset region is formed. In the case where it is not provided, that is, compared with the case where it is provided so as to overlap with the first electrode 103a and the second electrode 103b, not only the shift amount of the threshold voltage is made equal, but also the field effect mobility of the transistor. And the source-drain current in the on state (also referred to as on-current and drain current) can be increased.
なお、第２のゲート電極１０５ｂは、少なくとも第１の電極１０３ａ及び第２の電極１０３ｂと重畳しないように設ければよい。したがって、オフセット長Ｌｏｆｆ１、Ｌｏｆｆ２のいずれか一方、または両方が０である場合でも、第２のゲート電極１０５ｂが第１の電極１０３ａ及び第２の電極１０３ｂと重畳させて設ける場合に比べてトランジスタの電界効果移動度が向上し、ドレイン電流を増大させることができる。 Note that the second gate electrode 105b may be provided so as not to overlap with at least the first electrode 103a and the second electrode 103b. Therefore, even when one or both of the offset lengths Loff1 and Loff2 are 0, the second gate electrode 105b overlaps with the first electrode 103a and the second electrode 103b as compared with the case where the transistor is provided. The field effect mobility can be improved and the drain current can be increased.
第２のゲート電極１０５ｂに与える電位を一定とした場合、第２のゲート電極１０５ｂのチャネル長方向の幅が大きいほどしきい値電圧のシフト量が大きくなる。一方、第２のゲート電極１０５ｂのチャネル長方向の幅が小さいほど、電界効果移動度が高まり、オン電流を増大させることができる。チャネル長Ｌに対する第２のゲート電極１０５ｂのチャネル長方向の幅の大きさは、オン電流や電界効果移動度の観点からは小さいほど好ましいが、トランジスタの駆動電圧や所望のしきい値電圧のシフト量などを考慮して適宜設定すればよい。 When the potential applied to the second gate electrode 105b is constant, the shift amount of the threshold voltage increases as the width of the second gate electrode 105b in the channel length direction increases. On the other hand, the smaller the width of the second gate electrode 105b in the channel length direction, the higher the field-effect mobility and the on-current can be increased. The width of the second gate electrode 105b in the channel length direction with respect to the channel length L is preferably as small as possible from the viewpoint of on-state current and field-effect mobility, but a shift in driving voltage of a transistor or a desired threshold voltage What is necessary is just to set suitably in consideration of quantity.
ここで、第２のゲート電極１０５ｂに、ソース電極として機能する第１の電極１０３ａに与えられる電位よりも高い電位を与えることもできる。このような電位を与えることにより、トランジスタのしきい値電圧をマイナスシフトさせることができる。 Here, a potential higher than that applied to the first electrode 103a functioning as the source electrode can be applied to the second gate electrode 105b. By applying such a potential, the threshold voltage of the transistor can be negatively shifted.
または、第２のゲート電極１０５ｂには、トランジスタのオン状態を制御する電位を与えることもできる。例えば、第１のゲート電極１０５ａに入力される電位と同電位を与えることが好ましい。このとき、図示しない配線やプラグなどにより、第２のゲート電極１０５ｂを第１のゲート電極１０５ａと電気的に接続する構成とすればよい。このような構成とすることで、第１のゲート電極１０５ａと第２のゲート電極１０５ｂに電位を供給する配線を共通化し、回路構成を単純化することができる。 Alternatively, a potential for controlling the on state of the transistor can be applied to the second gate electrode 105b. For example, it is preferable to apply the same potential as that input to the first gate electrode 105a. At this time, the second gate electrode 105b may be electrically connected to the first gate electrode 105a with a wiring, a plug, or the like (not shown). With such a structure, a wiring for supplying a potential to the first gate electrode 105a and the second gate electrode 105b can be shared, and the circuit structure can be simplified.
なお、第２のゲート電極１０５ｂに入力するトランジスタのオン状態を制御する電位は上記に限られず、絶縁層１０６の厚さや電気的特性などを考慮し、第１のゲート電極１０５ａに入力する電位よりも高い電位、またはこれよりも低い電位であってもよい。また、第１のゲート電極１０５ａに入力される信号（電位レベルが時間変化する信号）に対し、電位の立ち上がりや立下りのタイミングがずれた信号を第２のゲート電極１０５ｂに入力してもよい。 Note that the potential for controlling the on state of the transistor input to the second gate electrode 105b is not limited to the above, and the potential input to the first gate electrode 105a is considered in consideration of the thickness of the insulating layer 106, electrical characteristics, and the like. May be a higher potential or a lower potential. In addition, a signal whose potential rise or fall timing is shifted with respect to a signal (a signal whose potential level changes with time) input to the first gate electrode 105a may be input to the second gate electrode 105b. .
第２のゲート電極１０５ｂにこのような電位を与えることにより、半導体層１０２に形成されるチャネル領域が拡大し、トランジスタの電界効果移動度を向上させ、オン電流を高めることができる。 By applying such a potential to the second gate electrode 105b, a channel region formed in the semiconductor layer 102 is expanded, the field-effect mobility of the transistor can be improved, and the on-state current can be increased.
図１（Ｂ）に示すトランジスタは、図１（Ａ）に示したトランジスタと比較して、オフセット長Ｌｏｆｆ２がオフセット長Ｌｏｆｆ１よりも大きくなるように、第２のゲート電極１０５ｂを配置した場合を示している。 In the transistor illustrated in FIG. 1B, the second gate electrode 105b is disposed so that the offset length Loff2 is larger than the offset length Loff1 as compared with the transistor illustrated in FIG. ing.
このように、第２のゲート電極１０５ｂのチャネル長方向の幅を一定とした場合、上面側から見たときの第２のゲート電極１０５ｂと第２の電極１０３ｂとの距離（オフセット長Ｌｏｆｆ２）が大きいほど、トランジスタの電界効果移動度を向上させ、オン電流を増大させることができる。特に、上面側からみたときの第２のゲート電極１０５ｂと第１の電極１０３ａとの距離（オフセット長Ｌｏｆｆ１）が０に近いほどオン電流の増大が顕著になる。 Thus, when the width in the channel length direction of the second gate electrode 105b is constant, the distance (offset length Loff2) between the second gate electrode 105b and the second electrode 103b when viewed from the upper surface side is as follows. A larger value can improve the field-effect mobility of the transistor and increase the on-state current. In particular, as the distance (offset length Loff1) between the second gate electrode 105b and the first electrode 103a when viewed from the upper surface side is closer to 0, the increase in on-state current becomes more significant.
また、図１（Ｃ）に示すように、第２のゲート電極１０５ｂを複数にチャネル長方向に分割して離間させて配置してもよい。ここでは便宜上、２つに分割された第２のゲート電極１０５ｂ１、１０５ｂ２の距離をオフセット長Ｌｏｆｆ３と呼ぶこととする。 In addition, as illustrated in FIG. 1C, the second gate electrode 105b may be divided into a plurality of portions in the channel length direction and separated from each other. Here, for convenience, the distance between the second gate electrodes 105b 1 and 105b 2 divided into two is referred to as an offset length Loff3.
このとき、２つに分割された第２のゲート電極１０５ｂ１及び第２のゲート電極１０５ｂ２は、いずれも上面側からみて第１の電極１０３ａと第２の電極１０３ｂの間に位置するように配置することが好ましい。 At this time, the second gate electrode 105b 1 and the second gate electrode 105b 2 which is divided into two are both to be located between the first electrode 103a and the second electrode 103b when viewed from the top side It is preferable to arrange.
なお、ここでは第２のゲート電極１０５ｂを２つに分割した例を示したが、３以上に分割する構成としてもよい。その場合も、複数に分割された第２のゲート電極を、上面側からみて第１の電極１０３ａと第２の電極１０３ｂの間に位置するように配置することが好ましい。このように第２のゲート電極１０５ｂを複数に分割して配置する構成を、マルチゲート構造とも呼ぶことができる。 Note that although the example in which the second gate electrode 105b is divided into two is shown here, a configuration in which the second gate electrode 105b is divided into three or more is also possible. In that case also, it is preferable that the second gate electrode divided into a plurality of portions be disposed so as to be positioned between the first electrode 103a and the second electrode 103b when viewed from the upper surface side. Such a structure in which the second gate electrode 105b is divided into a plurality of parts can be referred to as a multi-gate structure.
このように、第２のゲート電極１０５ｂを複数に分割し、チャネル長方向において半導体層１０２と第２のゲート電極１０５ｂとが重畳しないオフセット領域を複数有する構成とすることで、トランジスタの電界効果移動度が向上し、オン電流を増大させることができる。 In this manner, by dividing the second gate electrode 105b into a plurality of portions and having a plurality of offset regions in which the semiconductor layer 102 and the second gate electrode 105b do not overlap with each other in the channel length direction, the field effect transfer of the transistor is performed. And the on-current can be increased.
また、図１（Ｄ）に示すように、複数に分割された第２のゲート電極のうち１以上を、他よりも半導体層１０２から離れた位置に配置してもよい。図１（Ｄ）では、３つに分割された第２のゲート電極１０５ｂ１、１０５ｂ２、１０５ｂ３のうち、第２のゲート電極１０５ｂ２を、他よりも半導体層１０２から離れた位置に配置した場合を示している。なお明瞭化のため、図１（Ｄ）ではチャネル長やオフセット長などの記載は省略している。 Further, as shown in FIG. 1D, one or more of the plurality of second gate electrodes divided into a plurality may be arranged at a position farther from the semiconductor layer 102 than the others. In FIG. 1D, among the second gate electrodes 105b 1 , 105b 2 , and 105b 3 divided into three , the second gate electrode 105b 2 is arranged at a position farther from the semiconductor layer 102 than the others. Shows the case. Note that, for the sake of clarity, description of a channel length, an offset length, and the like is omitted in FIG.
第２のゲート電極１０５ｂ２は、絶縁層１０６、絶縁層１０８及び絶縁層１０９を介して半導体層１０２の一部と重畳するように配置されている。 The second gate electrode 105 b 2 is disposed so as to overlap with part of the semiconductor layer 102 with the insulating layer 106, the insulating layer 108, and the insulating layer 109 interposed therebetween.
またこのとき、他よりも半導体層１０２から離れた位置に配置された第２のゲート電極には、他とは異なる電位を供給してもよい。例えば図１（Ｄ）に示す構成では、第２のゲート電極１０５ｂ１、１０５ｂ３に第１の電極１０３ａに与える電位よりも低い電位を与え、第２のゲート電極１０５ｂ２には、これよりも低い電位を与えることもできる。 At this time, a potential different from the others may be supplied to the second gate electrode arranged at a position farther from the semiconductor layer 102 than others. For example, in the structure illustrated in FIG. 1D, a potential lower than the potential applied to the first electrode 103a is applied to the second gate electrodes 105b 1 and 105b 3 , and the second gate electrode 105b 2 is supplied with a potential lower than that. A low potential can also be applied.
以上が本構成例についての説明である。 The above is the description of this configuration example.
以上のように、本発明の一態様のトランジスタは、第２のゲート電極に適切な電位を与えることで、ノーマリーオフの電気特性を付与することが可能となる。さらに半導体層として酸化物半導体を用いることで、オフ状態におけるリーク電流（オフ電流ともよぶ）を極めて小さいものとすることができる。したがって、本発明の一態様のトランジスタを備える半導体装置の消費電力を低減することが可能となる。 As described above, the transistor of one embodiment of the present invention can impart normally-off electrical characteristics by applying an appropriate potential to the second gate electrode. Further, by using an oxide semiconductor for the semiconductor layer, leakage current in an off state (also referred to as off-state current) can be extremely small. Therefore, power consumption of a semiconductor device including the transistor of one embodiment of the present invention can be reduced.
また、本発明の一態様のトランジスタは、半導体層にシリコンを用いた場合よりもドレイン耐圧に優れるため、高いドレイン耐圧が要求されるデバイスに好適に用いることができる。さらに、本発明の一態様のトランジスタはしきい値電圧を容易に制御可能で、且つしきい値電圧をシフトさせ、ノーマリーオフの特性とした場合であっても高いドレイン電流を流すことができるため、高効率で且つ低消費電力駆動が要求されるデバイスに好適に用いることができる。例えば電源回路、ＤＣＤＣコンバータやインバータなどの電力変換回路、信号の送受信に係る送信回路または受信回路、電力を受電する受電回路などに好適に用いることができる。 In addition, since the transistor of one embodiment of the present invention has a higher drain breakdown voltage than that in the case where silicon is used for a semiconductor layer, the transistor can be preferably used for a device that requires a high drain breakdown voltage. Further, the transistor of one embodiment of the present invention can easily control a threshold voltage, and can flow a high drain current even when the threshold voltage is shifted to have a normally-off characteristic. Therefore, it can be suitably used for a device that is required to be driven with high efficiency and low power consumption. For example, it can be suitably used for a power supply circuit, a power conversion circuit such as a DCDC converter or an inverter, a transmission circuit or reception circuit related to signal transmission / reception, a power reception circuit that receives power.
また、半導体層にシリコンよりもバンドギャップの広い半導体材料を用いることで、高温であっても安定した動作が可能となる。特に本発明の一態様のトランジスタは大きな電流を流すことが可能であり、駆動時の自己発熱が顕著になる場合がある。また大電力向けの半導体装置では、他の素子からの発熱により使用環境が高温となってしまう場合もある。しかしながら本発明の一態様のトランジスタは、このような高温環境であっても安定した電気特性を維持することができ、該トランジスタを適用した半導体装置の高温環境における信頼性を高めることができる。 In addition, by using a semiconductor material having a wider band gap than silicon for the semiconductor layer, stable operation can be performed even at high temperatures. In particular, the transistor of one embodiment of the present invention can flow a large current, and self-heating during driving may be remarkable. In a semiconductor device for high power, the usage environment may become high due to heat generated from other elements. However, the transistor of one embodiment of the present invention can maintain stable electrical characteristics even in such a high temperature environment, and can improve reliability in a high temperature environment of a semiconductor device to which the transistor is applied.
また、本発明の一態様のトランジスタは高いドレイン耐圧と高い電界効果移動度を実現できるため、チャネル長とチャネル幅を小さくすることが可能であり、素子の占有面積を縮小することができる。したがって、高集積化や素子の微細化が求められるデバイスにも好適に用いることができる。例えば、複数の画素を含む画像表示装置では、画素の高精細化を可能とする。また高集積化が望まれるメモリデバイスや演算装置などのＩＣにも好適に用いることができる。 In addition, since the transistor of one embodiment of the present invention can achieve high drain breakdown voltage and high field-effect mobility, the channel length and the channel width can be reduced, and the area occupied by the element can be reduced. Therefore, it can be suitably used for devices that require high integration and element miniaturization. For example, in an image display device including a plurality of pixels, high definition of the pixels is possible. Further, it can be suitably used for an IC such as a memory device or an arithmetic unit for which high integration is desired.
［シミュレーションによる検証］
以下では、各ゲート電極の配置の違いがトランジスタの電気特性に与える影響について検証した結果を示す。
[Verification by simulation]
Below, the result of having verified about the influence which the difference in arrangement | positioning of each gate electrode has on the electrical property of a transistor is shown.
〔計算モデル〕
まず、計算に用いたトランジスタのモデルを図２（Ａ）乃至（Ｃ）にそれぞれ示す。なお、計算にはデバイスシミュレーションソフト Ｓｅｎｔａｕｒｕｓ（ｓｙｎｏｐｓｙｓ社製）を用いた。
[Calculation model]
First, a transistor model used in the calculation is shown in FIGS. For the calculation, device simulation software Sentaurus (manufactured by synopsys) was used.
図２（Ａ）に示すトランジスタは、半導体層（ＯＳ）上に第１のゲート絶縁層（ＧＩ１）を有し、第１のゲート絶縁層（ＧＩ１）上に第１のゲート電極（ＧＥ１）を有する。また半導体層（ＯＳ）上にはソース電極（Ｓｏｕｒｃｅ）及びドレイン電極（Ｄｒａｉｎ）が離間して配置されている。半導体層（ＯＳ）のソース電極（Ｓｏｕｒｃｅ）、ドレイン電極（Ｄｒａｉｎ）と重畳する領域には、ドナー密度の高い領域（ｎ＋）が形成されている。半導体層（ＯＳ）の下方には第２のゲート絶縁層（ＧＩ２）が配置され、第２のゲート絶縁層（ＧＩ２）よりも下方に、半導体層（ＯＳ）の一部と重畳する第２のゲート電極（ＧＥ２）が配置されている。すなわち、第２のゲート電極（ＧＥ２）は、ソース電極（Ｓｏｕｒｃｅ）及びドレイン電極（Ｄｒａｉｎ）とは重畳しないように設けられている。 The transistor illustrated in FIG. 2A includes a first gate insulating layer (GI1) over a semiconductor layer (OS), and a first gate electrode (GE1) over the first gate insulating layer (GI1). Have. On the semiconductor layer (OS), a source electrode (Source) and a drain electrode (Drain) are spaced apart. A region (n +) with a high donor density is formed in a region overlapping with the source electrode (Source) and the drain electrode (Drain) of the semiconductor layer (OS). A second gate insulating layer (GI2) is disposed below the semiconductor layer (OS), and the second gate insulating layer (GI2) overlaps with part of the semiconductor layer (OS) below the second gate insulating layer (GI2). A gate electrode (GE2) is disposed. That is, the second gate electrode (GE2) is provided so as not to overlap with the source electrode (Source) and the drain electrode (Drain).
ここで、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の距離をチャネル長Ｌとする。また、上面側から見たときのソース電極（Ｓｏｕｒｃｅ）と第２のゲート電極（ＧＥ２）との距離をオフセット長Ｌｏｆｆ１とし、ドレイン電極（Ｄｒａｉｎ）と第２のゲート電極（ＧＥ２）との距離をオフセット長Ｌｏｆｆ２とする。また、ソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の間の領域における第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さをオーバーラップ長Ｌｏｖとする。 Here, the distance between the source electrode (Source) and the drain electrode (Drain) is defined as a channel length L. The distance between the source electrode (Source) and the second gate electrode (GE2) when viewed from the upper surface side is the offset length Loff1, and the distance between the drain electrode (Drain) and the second gate electrode (GE2) is The offset length is Loff2. In addition, the overlap length Lov is a length where the second gate electrode (GE2) and the semiconductor layer (OS) overlap in a region between the source electrode (Source) and the drain electrode (Drain).
また、本計算モデルでは、半導体層に用いる半導体として酸化物半導体を想定して計算を行った。 In this calculation model, the calculation was performed assuming an oxide semiconductor as a semiconductor used for the semiconductor layer.
計算に用いた条件を表１に示す。 Table 1 shows the conditions used for the calculation.
また、図２（Ｂ）に示すトランジスタは、図２（Ａ）と比較して、第２のゲート電極（ＧＥ２）がソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）及びこれらの間の半導体層（ＯＳ）の全体に重畳して配置されている点で相違している。ここでは、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳する長さＬｏｖはチャネル長Ｌと等しくなる。 In addition, in the transistor illustrated in FIG. 2B, the second gate electrode (GE2) includes a source electrode (Source), a drain electrode (Drain), and a semiconductor layer between them as compared with FIG. (OS) is different in that it is arranged so as to be superimposed on the whole. Here, the length Lov at which the second gate electrode (GE2) and the semiconductor layer (OS) overlap is equal to the channel length L.
また、図２（Ｃ）の示すトランジスタは、図２（Ａ）と比較して、第２のゲート電極（ＧＥ２）を有していない点で相違している。 The transistor illustrated in FIG. 2C is different from that in FIG. 2A in that the second gate electrode (GE2) is not included.
〔第２のゲート電極のオーバーラップ長依存性〕
図２（Ａ）に示したモデルにおいて、まずは第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖ（すなわち、第２のゲート電極（ＧＥ２）のチャネル長方向の幅）を変えて、トランジスタ特性を算出した。ここで、第２のゲート電極（ＧＥ２）の位置をソース電極（Ｓｏｕｒｃｅ）とドレイン電極（Ｄｒａｉｎ）の中間の位置に固定した条件を用いた。すなわち、上面側からみたときの第２のゲート電極（ＧＥ２）とソース電極（Ｓｏｕｒｃｅ）とのオフセット長Ｌｏｆｆ１と、第２のゲート電極（ＧＥ２）とドレイン電極（Ｄｒａｉｎ）とのオフセット長Ｌｏｆｆ２とが一致する条件を用いた。また、オーバーラップ長Ｌｏｖを、チャネル長Ｌを基準にＬ／２０からＬまでの範囲で、Ｌ／２０ずつ変化させて計算を行った。さらに、第２のゲート電極（ＧＥ２）をソース電極及びドレイン電極と重畳させて設けたモデル（図２（Ｂ））、及び第２のゲート電極（ＧＥ２）を配置しないモデル（図２（Ｃ））についても計算を行った。
[Dependence of overlap length of second gate electrode]
In the model shown in FIG. 2A, first, the overlap length Lov between the second gate electrode (GE2) and the semiconductor layer (OS) (that is, the width of the second gate electrode (GE2) in the channel length direction). The transistor characteristics were calculated while changing. Here, conditions were used in which the position of the second gate electrode (GE2) was fixed at an intermediate position between the source electrode (Source) and the drain electrode (Drain). That is, the offset length Loff1 between the second gate electrode (GE2) and the source electrode (Source) and the offset length Loff2 between the second gate electrode (GE2) and the drain electrode (Drain) when viewed from the upper surface side. Matching conditions were used. Further, the calculation was performed by changing the overlap length Lov by L / 20 in a range from L / 20 to L with reference to the channel length L. Further, a model in which the second gate electrode (GE2) is provided so as to overlap with the source electrode and the drain electrode (FIG. 2B), and a model in which the second gate electrode (GE2) is not disposed (FIG. 2C). ) Was also calculated.
また計算において、チャネル長Ｌを１０μｍとし、ソース−ドレイン間電圧（以下、ドレイン電圧Ｖｄと呼ぶ）として０．１Ｖ、３．０Ｖの２条件について計算を行った。 In the calculation, the channel length L was 10 μm, and the calculation was performed under two conditions of 0.1 V and 3.0 V as the source-drain voltage (hereinafter referred to as the drain voltage Vd).
図３（Ａ）は、ドレイン電圧Ｖｄを０．１Ｖとしたときの、ゲート−ソース間電圧（以下、ゲート電圧Ｖｇと呼ぶ）に対するソース−ドレイン間電流（以下、ドレイン電流Ｉｄと呼ぶ）の関係（Ｖｇ−Ｉｄ特性ともいう）の計算結果である。また、図３（Ｂ）は、図３（Ａ）のＶｇ−Ｉｄ特性から見積もった、ゲート電圧Ｖｇに対する電界効果移動度の関係を示している。また、図４（Ａ）、（Ｂ）は同様に、ドレイン電圧Ｖｄを３．０Ｖとしたときの計算結果である。なお、図中、第２のゲート電極（ＧＥ２）をソース電極及びドレイン電極と重畳させて設けたモデル（図２（Ｂ））については一点鎖線で、また第２のゲート電極（ＧＥ２）を配置しないモデル（図２（Ｃ））については破線で、それぞれ示している。 FIG. 3A shows the relationship between the source-drain current (hereinafter referred to as the drain current Id) and the gate-source voltage (hereinafter referred to as the gate voltage Vg) when the drain voltage Vd is 0.1 V. It is the calculation result of (it is also called Vg-Id characteristic). FIG. 3B shows the relationship of the field effect mobility with respect to the gate voltage Vg estimated from the Vg-Id characteristics of FIG. 4A and 4B are similarly calculated results when the drain voltage Vd is set to 3.0V. In the figure, the model (FIG. 2B) in which the second gate electrode (GE2) is provided so as to overlap with the source electrode and the drain electrode is shown by a one-dot chain line, and the second gate electrode (GE2) is arranged. The models that are not used (FIG. 2C) are indicated by broken lines.
なお、図３及び図４に示すＩｄ−Ｖｇ特性と電界効果移動度は、Ｌｏｖ＝Ｌの条件と第２のゲート電極（ＧＥ２）を全体に配置した条件とでは、これらの曲線がほぼ一致しているため、重ねて表示されている。 Note that the Id-Vg characteristics and field-effect mobility shown in FIGS. 3 and 4 are almost the same between the Lov = L condition and the second gate electrode (GE2). Therefore, they are displayed in an overlapping manner.
ここで、図３はドレイン電圧が十分に小さい条件の結果であり、線形領域におけるトランジスタの電気特性に相当する。一方、図４はドレイン電圧が十分に大きい条件の結果であり、飽和領域におけるトランジスタの電気特性に相当する。 Here, FIG. 3 shows the result of the condition where the drain voltage is sufficiently small, and corresponds to the electrical characteristics of the transistor in the linear region. On the other hand, FIG. 4 shows the result of the condition where the drain voltage is sufficiently high, and corresponds to the electrical characteristics of the transistor in the saturation region.
図５に、ドレイン電圧Ｖｄの条件ごとに算出した、各Ｌｏｖ条件に対するトランジスタの各種特性の関係を示す。図５（Ａ）には、各Ｌｏｖ条件に対するしきい値電圧の値を示す。また、図５（Ｂ）には、各Ｌｏｖ条件における電界効果移動度の最大値を示す。また図５（Ｃ）には、各Ｌｏｖ条件に対するドレイン電流の値を示す。ここで、ドレイン電流Ｉｄは、各条件での比較を容易にするために、ゲート電圧Ｖｇをしきい値電圧よりも１．５Ｖ高い電圧としたときのドレイン電流Ｉｄを示している。また、図５（Ｄ）には、異なるドレイン電圧Ｖｄの条件間での比較を容易にするため、第２のゲート電極（ＧＥ２）を全体に配置した条件でのドレイン電流Ｉｄを１００％としたときの、各Ｌｏｖ条件におけるドレイン電流Ｉｄの比を示している。 FIG. 5 shows the relationship of various characteristics of the transistor with respect to each Lov condition calculated for each condition of the drain voltage Vd. FIG. 5A shows the threshold voltage value for each Lov condition. FIG. 5B shows the maximum value of field effect mobility under each Lov condition. FIG. 5C shows the drain current value for each Lov condition. Here, the drain current Id indicates the drain current Id when the gate voltage Vg is 1.5 V higher than the threshold voltage in order to facilitate comparison under each condition. Further, in FIG. 5D, in order to facilitate comparison between conditions of different drain voltages Vd, the drain current Id under the condition that the second gate electrode (GE2) is arranged as a whole is 100%. The ratio of the drain current Id in each Lov condition is shown.
図３乃至図５より、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とのオーバーラップ長Ｌｏｖが大きいほど、しきい値電圧をプラスシフトさせることができることが確認できた。より具体的には、Ｌｏｖが最も小さい条件（Ｌｏｖ＝Ｌ×１／２０）であっても第２のゲート電極（ＧＥ２）を配置しない条件に対して、しきい値電圧は急激に変化し、それよりもＬｏｖが大きくなるにつれて緩やかに上昇する傾向がみられた。 From FIG. 3 to FIG. 5, it was confirmed that the threshold voltage can be shifted more positively as the overlap length Lov between the second gate electrode (GE2) and the semiconductor layer (OS) is larger. More specifically, the threshold voltage changes abruptly with respect to the condition in which the second gate electrode (GE2) is not disposed even under the condition that Lov is the smallest (Lov = L × 1/20). There was a tendency for the rate to rise gradually as Lov increased.
また、電界効果移動度及びドレイン電流Ｉｄは、Ｌｏｖが小さいほど増加する傾向があることが確認できた。電界効果移動度及びドレイン電流Ｉｄはいずれも、ドレイン電圧Ｖｄが大きい（飽和領域の）条件の方が、Ｌｏｖに対する変化がより顕著であることが確認できた。Ｌｏｖが最も小さい条件（Ｌｏｖ＝Ｌ×１／２０）でのドレイン電流Ｉｄの値は、第２のゲート電極（ＧＥ２）を全体に配置した場合に比べて、ドレイン電圧０．１Ｖ（線形領域）の条件で約１．４倍、ドレイン電圧３．０Ｖ（飽和領域）の条件で約２．３倍にまで向上することが確認できた。 It was also confirmed that the field effect mobility and the drain current Id tend to increase as Lov decreases. It was confirmed that both the field-effect mobility and the drain current Id are more markedly changed with respect to Lov when the drain voltage Vd is large (in the saturation region). The value of the drain current Id under the condition that Lov is the smallest (Lov = L × 1/20) is 0.1V (linear region) as compared with the case where the second gate electrode (GE2) is arranged as a whole. It was confirmed that the current ratio was improved about 1.4 times under the condition of 1.3 and 2.3 times under the condition of the drain voltage of 3.0 V (saturation region).
このように、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）とが重畳しない領域（オフセット領域）をソース側及びドレイン側の両方に設けることにより、第２のゲート電極（ＧＥ２）をソース電極からドレイン電極にかけて全体に配置した場合に比べて電界効果移動度及びドレイン電流を向上させることができることが確認できた。 As described above, by providing a region (offset region) where the second gate electrode (GE2) and the semiconductor layer (OS) do not overlap on both the source side and the drain side, the second gate electrode (GE2) is provided as the source. It was confirmed that the field-effect mobility and the drain current can be improved as compared with the case where the entire structure is arranged from the electrode to the drain electrode.
さらに、第２のゲート電極（ＧＥ２）のチャネル長方向の幅（Ｌｏｖ）はチャネル長Ｌに対して十分に小さい場合であっても、第２のゲート電極（ＧＥ２）をソース電極からドレイン電極にかけて全体に配置した場合と同等に、しきい値電圧をシフトさせることができる。さらに、第２のゲート電極（ＧＥ２）のチャネル長方向の幅（Ｌｏｖ）はチャネル長Ｌに対して小さいほど、電界効果移動度及びドレイン電流Ｉｄを高めることができることが確認できた。 Further, even when the width (Lov) in the channel length direction of the second gate electrode (GE2) is sufficiently small with respect to the channel length L, the second gate electrode (GE2) is extended from the source electrode to the drain electrode. The threshold voltage can be shifted as in the case of the entire arrangement. Further, it was confirmed that the field effect mobility and the drain current Id can be increased as the width (Lov) in the channel length direction of the second gate electrode (GE2) is smaller than the channel length L.
〔第２のゲート電極の位置依存性〕
続いて、第２のゲート電極（ＧＥ２）のチャネル長方向の幅（Ｌｏｖ）を固定し、その位置をソース電極（Ｓｏｕｒｃｅ）側からドレイン電極（Ｄｒａｉｎ）側にかけて変化させていったときの、トランジスタの電気特性への影響を調査した。具体的には、第２のゲート電極（ＧＥ２）と半導体層（ＯＳ）のオーバーラップ長ＬｏｖをＬ／２０に固定し、ソース電極（Ｓｏｕｒｃｅ）と第２のゲート電極（ＧＥ２）とのオフセット長Ｌｏｆｆ１を０からＬ×１９／２０まで、Ｌ／２０ずつ変化させて計算を行った。ここで、Ｌｏｆｆ１が０の条件は、上面側からみて第２のゲート電極（ＧＥ２）のソース側の端部とソース電極（Ｓｏｕｒｃｅ）のドレイン側の端部とが一致する場合を意味する。同様に、Ｌｏｆｆ１がＬ×１９／２０の条件は、上面側から見て第２のゲート電極（ＧＥ２）のドレイン側の端部とドレイン電極（Ｄｒａｉｎ）のソース側の端部とが一致する場合を意味する。
[Position dependence of second gate electrode]
Subsequently, the transistor when the width (Lov) in the channel length direction of the second gate electrode (GE2) is fixed and the position is changed from the source electrode (Source) side to the drain electrode (Drain) side. The influence on the electrical characteristics of the Specifically, the overlap length Lov between the second gate electrode (GE2) and the semiconductor layer (OS) is fixed to L / 20, and the offset length between the source electrode (Source) and the second gate electrode (GE2). The calculation was performed by changing Loff1 from 0 to L × 19/20 by L / 20. Here, the condition that Loff1 is 0 means that the source-side end portion of the second gate electrode (GE2) and the drain-side end portion of the source electrode (Source) coincide with each other when viewed from the upper surface side. Similarly, the condition that Loff1 is L × 19/20 is when the end on the drain side of the second gate electrode (GE2) matches the end on the source side of the drain electrode (Drain) when viewed from the upper surface side. Means.
図６及び図７に、それぞれドレイン電圧Ｖｄを０．１Ｖ、３．０ＶとしたときのＩｇ−Ｖｄ特性と、ゲート電圧Ｖｇに対する電界効果移動度の関係を示す。また、図８には、ドレイン電圧Ｖｄごとに算出した、各Ｌｏｆｆ１条件に対するトランジスタの各種特性の関係を示す。図８（Ａ）には各Ｌｏｆｆ１条件に対するしきい値電圧の値を示し、図８（Ｂ）には各Ｌｏｆｆ１条件に対する電界効果移動度の最大値を示し、図８（Ｃ）には各Ｌｏｆｆ１条件に対するドレイン電流Ｉｄの値を示す。また図８（Ｄ）には、第２のゲート電極（ＧＥ２）を全体に配置した条件でのドレイン電流Ｉｄを１００％としたときの、各Ｌｏｆｆ１条件におけるドレイン電流Ｉｄの比を示している。 6 and 7 show the relationship between the Ig-Vd characteristics when the drain voltage Vd is 0.1 V and 3.0 V, respectively, and the field effect mobility with respect to the gate voltage Vg. FIG. 8 shows the relationship between various characteristics of the transistor for each Loff1 condition calculated for each drain voltage Vd. 8A shows the threshold voltage value for each Loff1 condition, FIG. 8B shows the maximum field effect mobility for each Loff1 condition, and FIG. 8C shows each Loff1. The value of the drain current Id with respect to the conditions is shown. FIG. 8D shows the ratio of the drain current Id under each Loff1 condition when the drain current Id under the condition where the second gate electrode (GE2) is disposed as a whole is 100%.
図６乃至図８より、しきい値電圧の値は、Ｌｏｆｆ１の大きさ、すなわち第２のゲート電極（ＧＥ２）の位置を変化させてもほぼ一定の値を示すことが確認できた。 6 to 8, it was confirmed that the threshold voltage value was substantially constant even when the magnitude of Loff1, that is, the position of the second gate electrode (GE2) was changed.
また、電界効果移動度について、ドレイン電圧Ｖｄが小さい（線形領域の）条件では、Ｌｏｆｆ１の大きさによらずほぼ一定であるのに対し、ドレイン電圧Ｖｄが大きい（飽和領域の）条件では、Ｌｏｆｆ１が０に近づくほど急激に上昇することが確認できた。 Further, the field effect mobility is almost constant regardless of the magnitude of Loff1 when the drain voltage Vd is small (in the linear region), whereas it is Loff1 when the drain voltage Vd is large (in the saturation region). It was confirmed that the value rose sharply toward 0.
また、ドレイン電流Ｉｄについて、ドレイン電圧Ｖｄが小さい（線形領域の）条件では、Ｌｏｆｆ１の大きさによらずほぼ一定であるのに対し、ドレイン電圧Ｖｄが大きい（飽和領域の）条件では、Ｌｏｆｆ１が小さいほど緩やかに上昇することが確認できた。 Further, the drain current Id is almost constant regardless of the magnitude of Loff1 when the drain voltage Vd is small (in the linear region), whereas Loff1 is large under the condition where the drain voltage Vd is large (in the saturation region). It was confirmed that the smaller the value, the higher the rate.
以上の結果から、第２のゲート電極（ＧＥ２）はソース側に近づけて配置することにより、より電界効果移動度とドレイン電流Ｉｄの向上が見込めることが確認できた。またその傾向はドレイン電圧Ｖｄが大きく、飽和領域での駆動の場合でより顕著となることが確認できた。 From the above results, it was confirmed that the field effect mobility and the drain current Id can be further improved by arranging the second gate electrode (GE2) close to the source side. It was confirmed that the drain voltage Vd is large and becomes more prominent in the case of driving in the saturation region.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置のより具体的な構成例と、その作製方法例について図面を参照して説明する。ここでは半導体装置の一例として、トランジスタについて説明する。なお、上記と重複する部分については説明を省略する場合がある。
(Embodiment 2)
In this embodiment, a more specific structure example of a semiconductor device of one embodiment of the present invention and an example of a manufacturing method thereof will be described with reference to drawings. Here, a transistor is described as an example of a semiconductor device. In addition, description may be abbreviate | omitted about the part which overlaps with the above.
［構成例］
図９（Ａ）に、本構成例で示すトランジスタ１００の上面概略図を示す。また図９（Ｂ）、（Ｃ）にはそれぞれ、図９（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図を示す。なお、図９（Ａ）では明瞭化のため一部の構成要素を明示していない。
[Configuration example]
FIG. 9A is a schematic top view of the transistor 100 in this structural example. 9B and 9C are schematic cross-sectional views taken along section lines AB and CD in FIG. 9A, respectively. Note that some components are not illustrated in FIG. 9A for clarity.
トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１０２と、それぞれ半導体層１０２に電気的に接続される第１の電極１０３ａ及び第２の電極１０３ｂと、それぞれ半導体層１０２と重なる第１のゲート電極１０５ａ及び第２のゲート電極１０５ｂと、第１のゲート電極１０５ａと半導体層１０２の間に絶縁層１０４と、第２のゲート電極１０５ｂと半導体層１０２との間に絶縁層１０６と、を有する。また、絶縁層１０６、第１の電極１０３ａ、第２の電極１０３ｂ、第１のゲート電極１０５ａ等を覆う絶縁層１０７が設けられている。 The transistor 100 is provided over a substrate 101 and has an island-shaped semiconductor layer 102, a first electrode 103 a and a second electrode 103 b that are electrically connected to the semiconductor layer 102, and a first electrode that overlaps the semiconductor layer 102. The first gate electrode 105a and the second gate electrode 105b, the insulating layer 104 between the first gate electrode 105a and the semiconductor layer 102, and the insulating layer 106 between the second gate electrode 105b and the semiconductor layer 102. Have. An insulating layer 107 is provided to cover the insulating layer 106, the first electrode 103a, the second electrode 103b, the first gate electrode 105a, and the like.
第１の電極１０３ａは、トランジスタ１００のソース電極として機能する。また、第２の電極１０３ｂは、トランジスタ１００のドレイン電極として機能する。 The first electrode 103 a functions as a source electrode of the transistor 100. In addition, the second electrode 103 b functions as a drain electrode of the transistor 100.
ここで、図９（Ａ）、（Ｂ）に示すように、半導体層１０２と重なる部分における第１の電極１０３ａと第２の電極１０３ｂとの距離をトランジスタ１００のチャネル長Ｌとする。 Here, as illustrated in FIGS. 9A and 9B, the distance between the first electrode 103 a and the second electrode 103 b in a portion overlapping with the semiconductor layer 102 is a channel length L of the transistor 100.
第１の電極１０３ａと第２の電極１０３ｂに挟まれた領域において、半導体層１０２を覆うように第１のゲート電極１０５ａが設けられている。また第１のゲート電極１０５ａは、第１の電極１０３ａの一部、及び第２の電極１０３ｂの一部と重なるように設けられている。 A first gate electrode 105 a is provided so as to cover the semiconductor layer 102 in a region sandwiched between the first electrode 103 a and the second electrode 103 b. The first gate electrode 105a is provided so as to overlap with part of the first electrode 103a and part of the second electrode 103b.
一方、第２のゲート電極１０５ｂは、第１の電極１０３ａと第２の電極１０３ｂに挟まれた領域において、半導体層１０２の一部と重なるように設けられている。 On the other hand, the second gate electrode 105b is provided so as to overlap with part of the semiconductor layer 102 in a region between the first electrode 103a and the second electrode 103b.
ここで、図９（Ａ）、（Ｂ）に示すように、半導体層１０２と重なる領域において、上面側から見て第１の電極１０３ａの端部から第２のゲート電極１０５ｂの端部までの距離をオフセット長Ｌｏｆｆ１、第２の電極１０３ｂの端部から第２のゲート電極１０５ｂの端部までの距離をオフセット長Ｌｏｆｆ２とする。オフセット長Ｌｏｆｆ１、Ｌｏｆｆ２はいずれも以上で、且つ、Ｌｏｆｆ１とＬｏｆｆ２の和がチャネル長Ｌよりも小さくなるように、第２のゲート電極１０５ｂが配置されている。 Here, as shown in FIGS. 9A and 9B, in the region overlapping with the semiconductor layer 102, from the end of the first electrode 103 a to the end of the second gate electrode 105 b when viewed from the upper surface side. The distance is the offset length Loff1, and the distance from the end of the second electrode 103b to the end of the second gate electrode 105b is the offset length Loff2. The offset lengths Loff1 and Loff2 are both above, and the second gate electrode 105b is arranged so that the sum of Loff1 and Loff2 is smaller than the channel length L.
また、第２のゲート電極１０５ｂの側面に接して絶縁層１０８が設けられている。また第２のゲート電極１０５ｂと絶縁層１０８は、その上面が平坦化され、これらの高さが一致していることが好ましい。少なくとも半導体層１０２の下部を平坦化することで、半導体層１０２の厚さや膜質の均一性が高まり、トランジスタの電気特性の安定性やばらつきを改善することができる。 An insulating layer 108 is provided in contact with the side surface of the second gate electrode 105b. In addition, it is preferable that the top surfaces of the second gate electrode 105b and the insulating layer 108 are flattened and the heights thereof coincide with each other. By flattening at least the lower portion of the semiconductor layer 102, the uniformity of the thickness and film quality of the semiconductor layer 102 can be increased, and the stability and variation in the electrical characteristics of the transistor can be improved.
また、絶縁層１０８は加熱により酸素を放出する膜を含むことが好ましい。例えば、酸素過剰領域を有する絶縁膜を含む構成とすればよい。酸素過剰領域を有する絶縁膜としては、例えば化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。このような酸化絶縁膜は、加熱により一部の酸素が脱離する。 The insulating layer 108 preferably includes a film that releases oxygen by heating. For example, a structure including an insulating film having an oxygen excess region may be used. As the insulating film having an oxygen-excess region, for example, an oxide insulating film containing more oxygen than oxygen that satisfies the stoichiometric composition is preferably used. In such an oxide insulating film, part of oxygen is released by heating.
トランジスタ１００は、第２のゲート電極１０５ｂが半導体層１０２の全域を覆わない構成であるため、トランジスタの作製工程における熱処理により、絶縁層１０８から放出された酸素が絶縁層１０６を介して半導体層１０２に供給され、半導体層１０２内の酸素欠損を補填し、半導体層１０２中の酸素欠損を低減することが可能となる。 Since the transistor 100 has a structure in which the second gate electrode 105b does not cover the entire semiconductor layer 102, oxygen released from the insulating layer 108 due to heat treatment in the manufacturing process of the transistor is interposed through the insulating layer 106 in the semiconductor layer 102. The oxygen vacancies in the semiconductor layer 102 can be compensated and the oxygen vacancies in the semiconductor layer 102 can be reduced.
ここで、図９（Ｃ）に示すように、トランジスタ１００のチャネル幅方向の断面において、半導体層１０２が第１のゲート電極１０５ａと第２のゲート電極１０５ｂに囲われた形状となっている。また、第１のゲート電極１０５ａは、半導体層１０２の上面だけでなく、チャネル幅方向の端部も覆うように設けられている。このような構成とすることで、第１のゲート電極１０５ａからの電界が半導体層１０２に対して縦方向だけでなく横方向からもかかるため、半導体層１０２のチャネルの形成される領域が拡大し、トランジスタ１００のオン電流をさらに増大させることができる。 Here, as illustrated in FIG. 9C, the semiconductor layer 102 is surrounded by the first gate electrode 105 a and the second gate electrode 105 b in the cross section of the transistor 100 in the channel width direction. Further, the first gate electrode 105 a is provided so as to cover not only the upper surface of the semiconductor layer 102 but also an end portion in the channel width direction. With such a structure, since the electric field from the first gate electrode 105a is applied not only in the vertical direction but also in the horizontal direction with respect to the semiconductor layer 102, the region where the channel of the semiconductor layer 102 is formed is enlarged. The on-state current of the transistor 100 can be further increased.
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
[About each component]
Hereinafter, each component of the transistor 100 will be described.
〔半導体層〕
半導体層１０２に酸化物半導体を用いる場合、インジウム、亜鉛のうち少なくとも一つを含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物などが挙げられる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いるとオフ状態におけるリーク電流を抑制できるため好ましい。
[Semiconductor layer]
In the case where an oxide semiconductor is used for the semiconductor layer 102, an oxide semiconductor containing at least one of indium and zinc is preferably used. Typically, an In—Ga—Zn-based metal oxide or the like can be given. It is preferable to use an oxide semiconductor with a wider band gap and lower carrier density than silicon because leakage current in an off state can be suppressed.
半導体層１０２は、酸化物半導体膜を単層で用いてもよいし、組成の異なる酸化物半導体膜を積層して用いてもよい。 As the semiconductor layer 102, an oxide semiconductor film may be used as a single layer, or oxide semiconductor films having different compositions may be stacked.
例えば、酸化物半導体膜を２層積層した構成とし、第１のゲート電極１０５ａ側に近い酸化物半導体膜に、その伝導帯の下端のエネルギーが下層の酸化物半導体膜よりも高い材料を用いる。または、酸化物半導体膜を３層以上積層した構成とし、内側に設けられる酸化物半導体膜に、その伝導帯の下端のエネルギーが他に比べて低い材料を用いる。このような構成とすることで、伝導帯の下端のエネルギーが最も低い酸化物半導体膜に主としてチャネルが形成される。 For example, a structure in which two layers of oxide semiconductor films are stacked and a material whose lower energy of the conduction band is higher than that of a lower oxide semiconductor film is used for the oxide semiconductor film close to the first gate electrode 105a side. Alternatively, a structure in which three or more oxide semiconductor films are stacked is used, and a material having lower energy in the lower end of its conduction band is used for the oxide semiconductor film provided inside. With such a structure, a channel is mainly formed in the oxide semiconductor film having the lowest energy at the lower end of the conduction band.
酸化物半導体膜にＩｎ−Ｍ−Ｚｎ酸化物を適用した場合、膜中のＭの原子数比に対するＩｎの原子数比の割合が大きいほど、伝導帯の下端のエネルギーを低いものとすることができる。またＺｎの割合が大きいほど、結晶構造の安定性が高まる。またＭの割合が大きいほど、酸化物半導体膜からの酸素の放出を抑制できる。 In the case where an In-M-Zn oxide is used for the oxide semiconductor film, the energy at the lower end of the conduction band may be decreased as the ratio of the In atomic ratio to the M atomic ratio in the film increases. it can. Moreover, the stability of the crystal structure increases as the proportion of Zn increases. Further, as the proportion of M is larger, release of oxygen from the oxide semiconductor film can be suppressed.
主としてチャネルが形成され、主な電流経路となる酸化物半導体膜に接して、同じ構成元素を含む酸化物半導体膜を設けることで、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。さらに、主としてチャネルが形成される酸化物半導体膜に対して、これに接して設けられる酸化物半導体膜には、Ｍの原子数比が大きい材料を用いると、主としてチャネルが形成される酸化物半導体膜中の酸素欠損を低減することができる。 By providing an oxide semiconductor film that includes the same constituent elements in contact with the oxide semiconductor film that is mainly formed with a channel and serves as a main current path, generation of these interface states is suppressed, and the electrical characteristics of the transistor Reliability is improved. Further, when a material having a large atomic ratio of M is used for an oxide semiconductor film which is provided in contact with an oxide semiconductor film in which a channel is mainly formed, the oxide semiconductor in which a channel is mainly formed Oxygen vacancies in the film can be reduced.
なお、半導体層１０２に適用することのできる酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。 Note that a preferable embodiment of an oxide semiconductor that can be applied to the semiconductor layer 102 and a formation method thereof will be described in detail in later embodiments.
また、酸化物半導体以外の半導体として、シリコンのほか、炭化シリコン、窒化ガリウム、またはダイヤモンドなどのシリコンよりもバンドギャップの大きな半導体を用いることもできる。作製の容易性、電気特性の安定性などの観点から、酸化物半導体を用いることが好ましい。 In addition to silicon, a semiconductor having a larger band gap than silicon such as silicon carbide, gallium nitride, or diamond can be used as a semiconductor other than an oxide semiconductor. An oxide semiconductor is preferably used from the viewpoints of ease of manufacture, stability of electrical characteristics, and the like.
以下では特に断りのない限り、半導体層１０２に酸化物半導体を適用した場合について説明する。 Hereinafter, a case where an oxide semiconductor is used for the semiconductor layer 102 is described unless otherwise specified.
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程にかかる熱に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
〔substrate〕
There is no particular limitation on the material of the substrate 101, but a material having heat resistance enough to withstand the heat applied to the process is used. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, a yttria stabilized zirconia (YSZ) substrate, or the like may be used as the substrate 101. Alternatively, a single crystal semiconductor substrate such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, or the like can be used.
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１００の第１のゲート電極１０５ａ、第２のゲート電極１０５ｂ、第１の電極１０３ａ、第２の電極１０３ｂなどの電極のうち少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、これらを同一平面上に形成した場合に比べて占有面積を縮小することができる。 In addition, a substrate in which a semiconductor element is provided over various semiconductor substrates or SOI substrates may be used as the substrate 101. In that case, the transistor 100 is formed over the substrate 101 with an interlayer insulating layer interposed therebetween. At this time, at least one of electrodes such as the first gate electrode 105a, the second gate electrode 105b, the first electrode 103a, and the second electrode 103b of the transistor 100 is formed by the connection electrode embedded in the interlayer insulating layer. However, it may be configured to be electrically connected to the semiconductor element. By providing the transistor 100 over the semiconductor element with an interlayer insulating layer interposed therebetween, the occupied area can be reduced as compared with the case where they are formed over the same plane.
〔ゲート電極〕
第１のゲート電極１０５ａ、第２のゲート電極１０５ｂは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
[Gate electrode]
The first gate electrode 105a and the second gate electrode 105b are formed using a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, an alloy containing the above-described metal as a component, or a combination of the above-described metals. It can be formed by using an alloy or the like. Further, a metal selected from one or more of manganese and zirconium may be used. Alternatively, a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used. The gate electrode 105 may have a single-layer structure or a stacked structure including two or more layers. For example, a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, a two-layer structure in which a titanium film is stacked on a titanium nitride film, and a two-layer structure in which a tungsten film is stacked on a titanium nitride film Layer structure, two-layer structure in which a tungsten film is stacked on a tantalum nitride film or tungsten nitride film, a three-layer structure in which a titanium film, an aluminum film is stacked on the titanium film, and a titanium film is further formed thereon is there. Alternatively, an alloy film in which one or a plurality of metals selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined with aluminum, or a nitride film thereof may be used.
また、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。 The first gate electrode 105a and the second gate electrode 105b are formed using indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, or titanium oxide. A light-transmitting conductive material such as indium tin oxide, indium zinc oxide, or indium tin oxide to which silicon oxide is added can also be used. Alternatively, a stacked structure of the above light-transmitting conductive material and the above metal can be used.
また、第１のゲート電極１０５ａと絶縁層１０４の間、または第２のゲート電極１０５ｂと絶縁層１０６の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。 In addition, an In—Ga—Zn-based oxynitride semiconductor film or an In—Sn-based oxynitride semiconductor is provided between the first gate electrode 105 a and the insulating layer 104 or between the second gate electrode 105 b and the insulating layer 106. Film, In—Ga-based oxynitride semiconductor film, In—Zn-based oxynitride semiconductor film, Sn-based oxynitride semiconductor film, In-based oxynitride semiconductor film, metal nitride film (InN, ZnN, etc.), etc. May be. These films have a work function of 5 eV, preferably 5.5 eV or more, and have a value larger than the electron affinity of the oxide semiconductor, so that the threshold voltage of a transistor including the oxide semiconductor is shifted to plus. Therefore, a switching element having a so-called normally-off characteristic can be realized. For example, in the case of using an In—Ga—Zn-based oxynitride semiconductor film, an In—Ga—Zn-based oxynitride semiconductor film having a nitrogen concentration higher than that of the semiconductor layer 102, specifically, 7 atomic% or more is used.
〔ゲート絶縁層〕
絶縁層１０４及び絶縁層１０６は、ゲート絶縁層として機能する。
[Gate insulation layer]
The insulating layer 104 and the insulating layer 106 function as a gate insulating layer.
絶縁層１０４及び絶縁層１０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。 For the insulating layer 104 and the insulating layer 106, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, gallium oxide, a Ga—Zn-based metal oxide, silicon nitride, or the like may be used. Provided.
また、絶縁層１０４及び絶縁層１０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。 As the insulating layer 104 and the insulating layer 106, hafnium silicate (HfSiO x ), hafnium silicate added with nitrogen (HfSi x O y N z ), or hafnium aluminate added with nitrogen (HfAl x O y N z ) Alternatively, a high-k material such as hafnium oxide or yttrium oxide may be used.
なお、特定の材料をゲート絶縁層に用いると、特定の条件でゲート絶縁層に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁層の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。 Note that when a specific material is used for the gate insulating layer, the threshold voltage can be increased by trapping electrons in the gate insulating layer under specific conditions. For example, a material having a high electron capture level, such as hafnium oxide, aluminum oxide, or tantalum oxide, is used for a part of the gate insulating layer, such as a stacked film of silicon oxide and hafnium oxide. The temperature of the gate electrode is higher than the potential of the source electrode or the drain electrode at a temperature higher than the temperature or storage temperature, or 125 ° C. to 450 ° C., typically 150 ° C. to 300 ° C. By maintaining for 1 second or more, typically 1 minute or more, electrons move from the semiconductor layer toward the gate electrode, and some of them are captured by the electron capture level.
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。 As described above, the threshold voltage of the transistor that captures an amount of electrons necessary for the electron capture level is shifted to the positive side. The amount of electrons captured can be controlled by controlling the voltage of the gate electrode, and the threshold voltage can be controlled accordingly. Further, the process for trapping electrons may be performed in the manufacturing process of the transistor.
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。 For example, after the formation of the wiring metal connected to the source or drain electrode of the transistor, after the completion of the previous process (wafer processing), after the wafer dicing process, after packaging, etc. You should do it. In any case, it is preferable that the film is not subsequently exposed to a temperature of 125 ° C. or higher for 1 hour or longer.
〔第１の電極、第２の電極〕
第１の電極１０３ａ及び第２の電極１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
[First electrode, second electrode]
The first electrode 103a and the second electrode 103b are each made of a single metal made of aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the same as a main component. Used as a layered structure or a laminated structure. For example, a single layer structure of an aluminum film containing silicon, a two layer structure in which an aluminum film is stacked on a titanium film, a two layer structure in which an aluminum film is stacked on a tungsten film, and a copper film on a copper-magnesium-aluminum alloy film Two-layer structure to stack, two-layer structure to stack a copper film on a titanium film, two-layer structure to stack a copper film on a tungsten film, a titanium film or a titanium nitride film, and an overlay on the titanium film or titanium nitride film A three-layer structure in which an aluminum film or a copper film is stacked and a titanium film or a titanium nitride film is further formed thereon, a molybdenum film or a molybdenum nitride film, and an aluminum film or a copper layer stacked on the molybdenum film or the molybdenum nitride film There is a three-layer structure in which films are stacked and a molybdenum film or a molybdenum nitride film is further formed thereon. Note that a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
〔絶縁層〕
絶縁層１０６及び絶縁層１０８は、半導体層１０２に酸素を供給する機能を有するほか、基板１０１に含有される不純物が拡散することを防ぐ機能を有していてもよい。
[Insulating layer]
The insulating layer 106 and the insulating layer 108 may have a function of supplying oxygen to the semiconductor layer 102 and a function of preventing impurities contained in the substrate 101 from diffusing.
絶縁層１０６及び絶縁層１０８は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。 The insulating layer 106 and the insulating layer 108 are preferably formed using an oxide insulating film containing more oxygen than that in the stoichiometric composition. Part of oxygen is released by heating from the oxide insulating film containing oxygen in excess of the stoichiometric composition. An oxide insulating film containing more oxygen than that in the stoichiometric composition is desorbed in terms of oxygen atoms by thermal desorption gas spectroscopy (TDS) analysis. The oxide insulating film has an amount of 1.0 × 10 18 atoms / cm 3 or more, preferably 3.0 × 10 20 atoms / cm 3 or more.
このような絶縁膜を絶縁層１０６及び絶縁層１０８に用いることで、作製工程中の加熱処理などにより半導体層１０２に酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。 By using such an insulating film for the insulating layer 106 and the insulating layer 108, oxygen can be supplied to the semiconductor layer 102 by heat treatment or the like in the manufacturing process, so that oxygen vacancies in the semiconductor layer 102 can be reduced.
絶縁層１０７は、酸素を透過しにくい材料を用いることができる。また、水素や水を透過しにくい性質を持たせることが好ましい。絶縁層１０７に用いることのできる、酸素を透過しにくい材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。特に上述の材料は、酸素、水素、水が透過しない材料である。絶縁層１０７としてこのような材料を用いることで、絶縁層１０６及び絶縁層１０８から放出される酸素の外部への拡散と、外部から半導体層１０２等への水素、水等の侵入を同時に抑制することができる。 The insulating layer 107 can be formed using a material that does not easily transmit oxygen. Moreover, it is preferable to give the property of being hard to permeate hydrogen or water. Examples of the material that can be used for the insulating layer 107 and hardly transmit oxygen include silicon nitride, silicon nitride oxide, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and oxide. An insulating material such as hafnium nitride can be used. In particular, the above materials are materials that do not allow oxygen, hydrogen, and water to pass therethrough. By using such a material for the insulating layer 107, diffusion of oxygen released from the insulating layer 106 and the insulating layer 108 to the outside and entry of hydrogen, water, and the like from the outside into the semiconductor layer 102 and the like can be suppressed at the same time. be able to.
なお、絶縁層１０７の下層に、絶縁層１０６と同様の酸素を放出する層を設けてもよい。また、絶縁層１０７よりも上層に配線などの構造物を設ける場合には、絶縁層１０７上に平坦化層として機能する絶縁層を設けてもよい。 Note that a layer that releases oxygen similar to the insulating layer 106 may be provided below the insulating layer 107. In the case where a structure such as a wiring is provided above the insulating layer 107, an insulating layer functioning as a planarization layer may be provided over the insulating layer 107.
以上が各構成要素についての説明である。 The above is the description of each component.
［変形例］
以下では、上記トランジスタ１００とは構成の一部の異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等である場合には、同一の符号を付し、説明を省略する場合がある。
[Modification]
Hereinafter, a structural example of a transistor having a part of the structure different from that of the transistor 100 will be described. In addition, description is abbreviate | omitted about the part which overlaps with the above, and a difference is demonstrated in detail. Further, even when the positions and shapes of the constituent elements are different, the same reference numerals may be attached and the description may be omitted if the functions are the same.
〔変形例１〕
図１０（Ａ）に以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図９（Ａ）を援用できる。図１０（Ａ）に示すトランジスタは、上記トランジスタ１００と比較して絶縁層１０４の形状が異なる点で相違している。具体的には、絶縁層１０４の一部が絶縁層１０６と接し、且つ、第１の電極１０３ａ及び第２の電極１０３ｂの上面を覆って設けられている。
[Modification 1]
FIG. 10A is a schematic cross-sectional view of a transistor exemplified below. Note that FIG. 9A can be used for a schematic top view. The transistor illustrated in FIG. 10A is different from the transistor 100 in that the shape of the insulating layer 104 is different. Specifically, a part of the insulating layer 104 is in contact with the insulating layer 106 and covers the top surfaces of the first electrode 103a and the second electrode 103b.
このような構成とすることで、ゲート電極１０５ａの加工時に絶縁層１０４をエッチングストッパとして機能させることができ、第１の電極１０３ａ及び第２の電極１０３ｂの当該エッチング工程における意図しない薄膜化を抑制できる。 With such a structure, the insulating layer 104 can function as an etching stopper when the gate electrode 105a is processed, and unintended thinning of the first electrode 103a and the second electrode 103b in the etching process is suppressed. it can.
〔変形例２〕
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成要素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。
[Modification 2]
In the semiconductor device of one embodiment of the present invention, at least one of the metal elements included in the oxide semiconductor layer is included as a component between the oxide semiconductor layer and the insulating layer overlapping with the oxide semiconductor layer. It is preferable to have an oxide layer included as Accordingly, formation of trap levels at the interface between the oxide semiconductor layer and the insulating layer overlapping with the oxide semiconductor layer can be suppressed.
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における上面または底面、若しくはその両方が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。 In other words, according to one embodiment of the present invention, an oxide layer in which at least a top surface and / or a bottom surface of a channel formation region of the oxide semiconductor layer functions as a barrier film for preventing formation of an interface state of the oxide semiconductor layer. It is preferable to have a configuration in contact. With such a structure, generation of oxygen vacancies that cause carriers to be generated in the oxide semiconductor and the interface and the introduction of impurities can be suppressed, so that the oxide semiconductor layer is highly purified and intrinsic. be able to. High purity intrinsic refers to making an oxide semiconductor layer intrinsic or substantially intrinsic. Therefore, a change in electrical characteristics of the transistor including the oxide semiconductor layer can be suppressed and a highly reliable semiconductor device can be provided.
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。 Note that in this specification and the like, the carrier density of the oxide semiconductor layer is less than 1 × 10 17 / cm 3, less than 1 × 10 15 / cm 3 , or less than 1 × 10 13 / cm 3 when it is substantially intrinsic. It is. By making the oxide semiconductor layer highly purified and intrinsic, stable electrical characteristics can be imparted to the transistor.
より具体的には、例えば以下の構成とすることができる。 More specifically, for example, the following configuration can be adopted.
図１０（Ｂ）に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図については図９（Ａ）を援用できる。図１０（Ｂ）に示すトランジスタは、主に第１の酸化物層１２１及び第２の酸化物層１２２を有している点で相違している。 FIG. 10B is a schematic cross-sectional view of a transistor exemplified below. Note that FIG. 9A can be used for a schematic top view. The transistor illustrated in FIG. 10B is different in that it mainly includes a first oxide layer 121 and a second oxide layer 122.
第１の酸化物層１２１は、絶縁層１０６と半導体層１０２の間に設けられている。 The first oxide layer 121 is provided between the insulating layer 106 and the semiconductor layer 102.
第２の酸化物層１２２は、半導体層１０２と絶縁層１０４の間に設けられている。より具体的には、第２の酸化物層１２２は、その上面が第１の電極１０３ａ及び第２の電極１０３ｂの下面、及び絶縁層１０４の下面に接して設けられている。 The second oxide layer 122 is provided between the semiconductor layer 102 and the insulating layer 104. More specifically, the upper surface of the second oxide layer 122 is provided in contact with the lower surfaces of the first electrode 103 a and the second electrode 103 b and the lower surface of the insulating layer 104.
第１の酸化物層１２１及び第２の酸化物層１２２は、それぞれ半導体層１０２と同一の金属元素を一種以上含む酸化物を含む。 The first oxide layer 121 and the second oxide layer 122 each include an oxide containing one or more metal elements that are the same as those of the semiconductor layer 102.
なお、半導体層１０２と第１の酸化物層１２１の境界、及び半導体層１０２と第２の酸化物層１２２の境界は、不明瞭である場合がある。 Note that the boundary between the semiconductor layer 102 and the first oxide layer 121 and the boundary between the semiconductor layer 102 and the second oxide layer 122 may be unclear.
例えば、第１の酸化物層１２１および第２の酸化物層１２２は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１の酸化物層１２１または第２の酸化物層１２２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。 For example, the first oxide layer 121 and the second oxide layer 122 include In or Ga, and are typically In—Ga based oxide, In—Zn based oxide, or In—M—Zn based. A material which is an oxide (M is Al, Ti, Ga, Y, Zr, La, Ce, Nd, or Hf) and whose energy at the lower end of the conduction band is closer to a vacuum level than the semiconductor layer 102 is used. Typically, the difference between the energy at the lower end of the conduction band of the first oxide layer 121 or the second oxide layer 122 and the energy at the lower end of the conduction band of the semiconductor layer 102 is 0.05 eV or more, 0 0.07 eV or more, 0.1 eV or more, or 0.15 eV or more, and 2 eV or less, 1 eV or less, 0.5 eV or less, or 0.4 eV or less is preferable.
半導体層１０２を挟むように設けられる第１の酸化物層１２１及び第２の酸化物層１２２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。 The first oxide layer 121 and the second oxide layer 122 which are provided so as to sandwich the semiconductor layer 102 are formed using an oxide having a higher Ga content which functions as a stabilizer than the semiconductor layer 102. Release of oxygen from the layer 102 can be suppressed.
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１２１または第２の酸化物層１２２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１２１および第２の酸化物層１２２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の酸化物層１２１と第２の酸化物層１２２は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。 For example, when an In—Ga—Zn-based oxide with an atomic ratio of In: Ga: Zn = 1: 1: 1 or 3: 1: 2 is used as the semiconductor layer 102, the first oxide layer 121 or the first oxide layer 121 As the two oxide layers 122, for example, In: Ga: Zn = 1: 3: 2, 1: 3: 4, 1: 3: 6, 1: 6: 4, 1: 6: 8, 1: 6: 10. Alternatively, an In—Ga—Zn-based oxide with an atomic ratio of 1: 9: 6 or the like can be used. Note that the atomic ratios of the semiconductor layer 102, the first oxide layer 121, and the second oxide layer 122 each include a variation of plus or minus 20% of the above atomic ratio as an error. For the first oxide layer 121 and the second oxide layer 122, materials having the same composition may be used, or materials having different compositions may be used.
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。 In the case where an In-M-Zn-based oxide is used for the semiconductor layer 102, a target used for forming a semiconductor film to be the semiconductor layer 102 has an atomic ratio of metal elements contained in the target of In: When M: Zn = x 1 : y 1 : z 1 , the value of x 1 / y 1 is 1/3 or more and 6 or less, preferably 1 or more and 6 or less, and z 1 / y 1 is 1/3. It is preferable to use an oxide having an atomic ratio of 6 or more, preferably 1 or more and 6 or less. Note that by setting z 1 / y 1 to 6 or less, a CAAC-OS film described later can be easily formed. Typical examples of the atomic ratio of the target metal element include In: M: Zn = 1: 1: 1, 3: 1: 2.
また、第１の酸化物層１２１、第２の酸化物層１２２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１２１、第２の酸化物層１２２となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。 In addition, in the case where an In-M-Zn-based oxide is used for the first oxide layer 121 and the second oxide layer 122, the oxide to be the first oxide layer 121 and the second oxide layer 122 The target used for forming the film is x 2 / y 2 <x 1 when the atomic ratio of the metal elements contained in the target is In: M: Zn = x 2 : y 2 : z 2. / Y 1 and an oxide having an atomic ratio of z 2 / y 2 of 1/3 to 6 and preferably 1 to 6 is preferably used. Note that by setting z 2 / y 2 to 6 or less, a CAAC-OS film described later can be easily formed. Typical examples of the atomic ratio of the target metal element include In: M: Zn = 1: 3: 4, 1: 3: 6, and 1: 3: 8.
また、第１の酸化物層１２１および第２の酸化物層１２２に、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１２１及び第２の酸化物層１２２で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。 In addition, when the first oxide layer 121 and the second oxide layer 122 are formed using a material whose energy at the lower end of the conduction band is close to a vacuum level as compared with the semiconductor layer 102, a channel is mainly formed in the semiconductor layer 102. The semiconductor layer 102 is formed as a main current path. In this manner, by sandwiching the semiconductor layer 102 in which a channel is formed between the first oxide layer 121 and the second oxide layer 122 containing the same metal element, generation of these interface states is suppressed. This improves the reliability of the electrical characteristics of the transistor.
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、第１の酸化物層１２１、第２の酸化物層１２２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。 Note that the composition is not limited thereto, and a transistor having an appropriate composition may be used depending on required semiconductor characteristics and electrical characteristics (field-effect mobility, threshold voltage, variation, and the like) of the transistor. In addition, in order to obtain necessary semiconductor characteristics of the transistor, the carrier density, impurity concentration, defect density, and number of metal elements and oxygen atoms of the semiconductor layer 102, the first oxide layer 121, and the second oxide layer 122 It is preferable to make the ratio, interatomic distance, density, etc. appropriate.
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１２１よりも厚く形成することが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層１２１は、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化物層１２１の厚さに対して１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りでなく、第１の酸化物層１２１の厚さを半導体層１０２の厚さ以上としてもよい。 Here, the semiconductor layer 102 is preferably formed to be thicker than at least the first oxide layer 121. The thicker the semiconductor layer 102, the higher the on-state current of the transistor. The first oxide layer 121 may have a thickness that does not lose the effect of suppressing the generation of the interface state of the semiconductor layer 102. For example, the thickness of the semiconductor layer 102 is more than 1 time, preferably 2 times or more, more preferably 4 times or more, more preferably 6 times or more with respect to the thickness of the first oxide layer 121. That's fine. Note that this is not limited to the case where it is not necessary to increase the on-state current of the transistor, and the thickness of the first oxide layer 121 may be greater than or equal to the thickness of the semiconductor layer 102.
また、第２の酸化物層１２２も第１の酸化物層１２１と同様に、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層１２１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１２２が厚いと、第１のゲート電極１０５ａによる電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸化物層１２２は薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄くすればよい。なおこれに限られず、第２の酸化物層１２２の厚さは絶縁層１０４の耐圧などを考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。 Similarly to the first oxide layer 121, the second oxide layer 122 may have a thickness that does not lose the effect of suppressing the generation of the interface state of the semiconductor layer 102. For example, the thickness may be equal to or less than that of the first oxide layer 121. If the second oxide layer 122 is thick, the electric field generated by the first gate electrode 105a may not easily reach the semiconductor layer 102. Therefore, the second oxide layer 122 is preferably formed thin. For example, the thickness may be smaller than the thickness of the semiconductor layer 102. Note that the thickness of the second oxide layer 122 is not limited to this, and may be set as appropriate depending on the voltage for driving the transistor in consideration of the withstand voltage of the insulating layer 104 and the like.
ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１２１を有しているため、第１の酸化物層１２１と半導体層１０２との界面に界面準位を形成しにくくなる。よって第１の酸化物層１２１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。 Here, for example, when the semiconductor layer 102 is in contact with an insulating layer having a different constituent element (eg, an insulating layer including a silicon oxide film), an interface state is formed at the interface, and the interface state forms a channel. Sometimes. In such a case, a second transistor having a different threshold voltage appears, and the apparent threshold voltage of the transistor may fluctuate. However, since the transistor having this structure includes the first oxide layer 121 containing one or more metal elements included in the semiconductor layer 102, the interface between the first oxide layer 121 and the semiconductor layer 102 is included. It becomes difficult to form interface states. Therefore, by providing the first oxide layer 121, variation or fluctuation in electrical characteristics such as threshold voltage of the transistor can be reduced.
また、絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、本構成のトランジスタにおいては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１２２を有しているため、半導体層１０２と第２の酸化物層１２２との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。 In addition, when a channel is formed at the interface between the insulating layer 104 and the semiconductor layer 102, interface scattering occurs at the interface, and the field-effect mobility of the transistor is reduced. However, since the transistor having this structure includes the second oxide layer 122 containing one or more metal elements included in the semiconductor layer 102, the interface between the semiconductor layer 102 and the second oxide layer 122 is used. Then, carrier scattering hardly occurs, and the field-effect mobility of the transistor can be increased.
〔変形例３〕
図１０（Ｃ）に以下で例示するトランジスタの断面概略図を示す。なお上面概略図については図９（Ａ）を援用できる。図１０（Ｃ）に示すトランジスタは、主に第２の酸化物層１２２の形状が異なる点で、上記変形例２で示したトランジスタと相違している。
[Modification 3]
FIG. 10C is a schematic cross-sectional view of a transistor exemplified below. Note that FIG. 9A can be used for a schematic top view. The transistor illustrated in FIG. 10C is different from the transistor described in Modification 2 mainly in that the shape of the second oxide layer 122 is different.
第２の酸化物層１２２は、その下面が第１の電極１０３ａ及び第２の電極１０３ｂのそれぞれの上面に接して設けられている。さらに、第１の電極１０３ａ及び第２の電極１０３ｂが設けられていない領域において、半導体層１０２の上面に接して設けられている。 The lower surface of the second oxide layer 122 is provided in contact with the upper surfaces of the first electrode 103a and the second electrode 103b. Further, the first electrode 103 a and the second electrode 103 b are provided in contact with the upper surface of the semiconductor layer 102 in a region where the first electrode 103 a and the second electrode 103 b are not provided.
図１０（Ｃ）に示す構成では、第２の酸化物層１２２及び絶縁層１０４の上面形状が、第１のゲート電極１０５ａの上面形状と概略一致するように、同一のフォトマスクを用いて加工されている。 In the structure illustrated in FIG. 10C, processing is performed using the same photomask so that the top surface shapes of the second oxide layer 122 and the insulating layer 104 substantially match the top surface shape of the first gate electrode 105a. Has been.
なお、本明細書等において、「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なりあわず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。 Note that in this specification and the like, “the upper surface shape is approximately the same” means that at least a part of the contour overlaps between the stacked layers. For example, the case where the upper layer and the lower layer are processed by the same mask pattern or a part thereof by the same mask pattern is included. However, strictly speaking, the contours do not overlap, and the upper layer may be located inside the lower layer, or the upper layer may be located outside the lower layer.
このような構成とすることで、第１の電極１０３ａ及び第２の電極１０３ｂと、チャネルが形成される半導体層１０２との接触面積を増大させることができ、これらの接触抵抗を低減することができる。その結果、トランジスタのオン電流を増大させることができる。 With such a structure, the contact area between the first electrode 103a and the second electrode 103b and the semiconductor layer 102 in which the channel is formed can be increased, and the contact resistance can be reduced. it can. As a result, the on-state current of the transistor can be increased.
以上が変形例についての説明である。 The above is the description of the modified example.
［作製方法例］
以下では、図９に示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図１１は、トランジスタ１００の作製工程にかかる各段階における断面概略図である。
[Example of production method]
An example of a method for manufacturing the transistor 100 illustrated in FIGS. 9A to 9C is described below with reference to drawings. FIG. 11 is a schematic cross-sectional view at each stage in the manufacturing process of the transistor 100.
〔第２のゲート電極の形成〕
まず、基板１０１上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する、その後、レジストマスクを除去することにより、第２のゲート電極１０５ｂを形成することができる。
[Formation of Second Gate Electrode]
First, a conductive film is formed over the substrate 101. Thereafter, a resist mask is formed over the conductive film by using a photolithography method or the like, unnecessary portions of the conductive film are removed by etching, and then the resist mask is removed to form the second gate electrode 105b. Can do.
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜することができる。 The conductive film can be formed by, for example, a sputtering method, an evaporation method, a CVD (Chemical Vapor Deposition) method, or the like.
なお、導電膜の成膜前に、基板１０１上にバリア層として機能する絶縁層を形成しておいてもよい。 Note that an insulating layer functioning as a barrier layer may be formed over the substrate 101 before the conductive film is formed.
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。 As light used for forming the resist mask, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or light obtained by mixing them can be used. In addition, ultraviolet light, KrF laser light, ArF laser light, or the like can be used. Further, exposure may be performed by an immersion exposure technique. Further, extreme ultraviolet light (EUV: Extreme Ultra-violet) or X-rays may be used as light used for exposure. Further, an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing is possible. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
続いて、絶縁膜を形成する。該絶縁膜は、第２のゲート電極１０５ａよりも厚く形成することが好ましい。続いて、第２のゲート電極１０５ｂの上面が露出するように、該絶縁膜に対してＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化処理を行うことにより、絶縁層１０８を形成することができる（図１１（Ａ））。 Subsequently, an insulating film is formed. The insulating film is preferably formed thicker than the second gate electrode 105a. Subsequently, the insulating layer 108 is formed by performing a planarization process on the insulating film using a CMP (Chemical Mechanical Polishing) method or the like so that the upper surface of the second gate electrode 105b is exposed. Yes (FIG. 11A).
絶縁層１０８となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。 The insulating film to be the insulating layer 108 can be formed by a sputtering method, a CVD method, an MBE (Molecular Beam Epitaxy) method, an ALD (Atomic Layer Deposition) method, a PLD (Pulsed Laser Deposition) method, or the like.
絶縁層１０８に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０８となる絶縁膜の成膜を行えばよい。または、成膜後の絶縁膜に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。 In order to make the insulating layer 108 contain excessive oxygen, for example, an insulating film to be the insulating layer 108 may be formed in an oxygen atmosphere. Or oxygen may be introduce | transduced into the insulating film after film-forming, and oxygen may be contained excessively, and both means may be combined.
例えば、成膜後の絶縁膜に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。 For example, oxygen (including at least one of oxygen radicals, oxygen atoms, and oxygen ions) is introduced into the insulating film after film formation to form a region containing excess oxygen. As a method for introducing oxygen, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, plasma treatment, or the like can be used.
酸素を導入する処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素を導入する処理において、酸素を含むガスに希ガスなどの希釈ガスを含ませてもよい。 For the treatment for introducing oxygen, a gas containing oxygen can be used. As the gas containing oxygen, oxygen, dinitrogen monoxide, nitrogen dioxide, carbon dioxide, carbon monoxide, or the like can be used. Further, in the treatment for introducing oxygen, a dilution gas such as a rare gas may be included in the gas containing oxygen.
なお、ここでは、第２のゲート電極１０５ｂを先に形成する方法を説明したが、絶縁層１０８となる絶縁膜を先に成膜してもよい。その場合は、基板１０１上に該絶縁膜を成膜し、フォトリソグラフィ法等によりレジストマスクを形成し、絶縁膜の不要な部分をエッチングにより除去して、第２のゲート電極１０５ｂが設けられる位置に凹部を形成する。その後、当該凹部を埋めるように導電膜を成膜し、絶縁膜の上面が露出するように平坦化処理を行うことで、絶縁層１０８と第２のゲート電極１０５ｂを形成することができる。 Note that although the method for forming the second gate electrode 105b first is described here, an insulating film to be the insulating layer 108 may be formed first. In that case, the insulating film is formed over the substrate 101, a resist mask is formed by a photolithography method or the like, an unnecessary portion of the insulating film is removed by etching, and the second gate electrode 105b is provided. A recess is formed in the surface. After that, a conductive film is formed so as to fill the concave portion, and planarization treatment is performed so that the upper surface of the insulating film is exposed, whereby the insulating layer 108 and the second gate electrode 105b can be formed.
〔絶縁層の形成〕
続いて、絶縁層１０６を形成する。絶縁層１０６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
(Formation of insulating layer)
Subsequently, the insulating layer 106 is formed. The insulating layer 106 can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, a PLD method, or the like.
絶縁層１０６は、上記絶縁層１０８と同様の方法により、酸素を過剰に含有させることが好ましい。 The insulating layer 106 preferably contains excess oxygen by a method similar to that of the insulating layer 108.
〔半導体層の形成〕
続いて、絶縁層１０６上に半導体膜を成膜する。その後フォトリソグラフィ法等を用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層１０２を形成することができる（図１１（Ｂ））。
[Formation of semiconductor layer]
Subsequently, a semiconductor film is formed over the insulating layer 106. Thereafter, a resist mask is formed over the semiconductor film by using a photolithography method or the like, and unnecessary portions of the semiconductor film are removed by etching. After that, by removing the resist mask, the island-shaped semiconductor layer 102 can be formed (FIG. 11B).
半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。 The semiconductor film can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, a PLD method, or the like. Alternatively, a thin film forming technique using a liquid material such as a sol-gel method, a spray method, or a mist method can also be used. The semiconductor film is preferably formed by a sputtering method. As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method, or the like can be used. In particular, the DC sputtering method is preferably used because dust generated during film formation can be reduced and the film thickness distribution can be uniform.
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０８や絶縁層１０６から半導体膜（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０２を形成した後の工程で行ってもよい。 Heat treatment may be performed after the semiconductor film is formed. The heat treatment may be performed at a temperature of 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., in an inert gas atmosphere, an atmosphere containing an oxidizing gas of 10 ppm or more, or a reduced pressure state. The atmosphere for the heat treatment may be an atmosphere containing 10 ppm or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. By the heat treatment, oxygen is supplied from the insulating layer 108 or the insulating layer 106 to the semiconductor film (or the semiconductor layer 102), so that oxygen vacancies in the oxide semiconductor included in the semiconductor layer 102 can be reduced. Note that the heat treatment may be performed immediately after the semiconductor film is formed, or may be performed in a step after the semiconductor film is processed to form the island-shaped semiconductor layer 102.
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜（ここでは半導体膜）とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。 Further, an organic resin film having a function of improving adhesion between a film to be processed (here, a semiconductor film) and the resist film may be formed before forming a resist film to be a resist mask. In addition, the organic resin film can be formed so as to cover a step in the lower layer by, for example, a spin coating method, and variation in the thickness of the resist mask provided on the upper layer of the organic resin film can be reduced. In particular, when fine processing is performed, a material that functions as an antireflection film for light used for exposure is preferably used as the organic resin film. Examples of the organic resin film having such a function include a BARC (Bottom Anti-Reflection Coating) film. The organic resin film may be removed at the same time as the resist mask is removed or after the resist mask is removed.
半導体膜をエッチングするマスクとして、無機膜または金属膜からなるハードマスクを用いてもよい。例えば、半導体膜上に無機膜または金属膜を成膜し、当該無機膜または金属膜を、レジストマスクを用いてエッチングして島状に加工しハードマスクを形成する。その後、ハードマスクをマスクとして半導体膜をエッチングし、ハードマスクを除去することにより島状の半導体膜を形成すればよい。特に微細な加工を行う場合には、ハードマスクを用いることで、レジストのサイドエッチに伴うバターン幅の縮小などを抑制し、半導体膜を安定した形状に加工できるため、トランジスタ１００の電気特性のばらつきを低減できる。 As a mask for etching the semiconductor film, a hard mask made of an inorganic film or a metal film may be used. For example, an inorganic film or a metal film is formed over the semiconductor film, and the inorganic film or the metal film is etched using an resist mask to be processed into an island shape to form a hard mask. After that, the semiconductor film may be etched using the hard mask as a mask, and the island-like semiconductor film may be formed by removing the hard mask. In particular, in the case of performing fine processing, by using a hard mask, reduction in pattern width due to resist side etching can be suppressed, and the semiconductor film can be processed into a stable shape. Can be reduced.
〔第１の電極及び第２の電極の形成〕
続いて、絶縁層１０６及び半導体層１０２上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、第１の電極１０３ａ及び第２の電極１０３ｂを形成することができる（図１１（Ｃ））。
[Formation of first electrode and second electrode]
Subsequently, a conductive film is formed over the insulating layer 106 and the semiconductor layer 102. After that, a resist mask is formed over the conductive film using a photolithography method or the like, and unnecessary portions of the conductive film are removed by etching. After that, the resist mask is removed, whereby the first electrode 103a and the second electrode 103b can be formed (FIG. 11C).
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。 The conductive film can be formed by, for example, a sputtering method, a vapor deposition method, a CVD method, or the like.
ここで、導電膜のエッチングの際に、半導体層１０２の上部の一部がエッチングされ、第１の電極１０３ａ及び第２の電極１０３ｂと重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。 Here, when the conductive film is etched, a part of the upper portion of the semiconductor layer 102 is etched, and a portion which does not overlap with the first electrode 103a and the second electrode 103b may be thinned. Therefore, it is preferable that the thickness of the semiconductor film to be the semiconductor layer 102 be formed thick in advance in consideration of the etching depth.
〔ゲート絶縁層、第１のゲート電極の形成〕
続いて、半導体層１０２、第１の電極１０３ａ、第２の電極１０３ｂ、絶縁層１０６上に絶縁膜を成膜する。さらに、該絶縁膜上に導電膜を成膜する。
[Formation of gate insulating layer and first gate electrode]
Subsequently, an insulating film is formed over the semiconductor layer 102, the first electrode 103 a, the second electrode 103 b, and the insulating layer 106. Further, a conductive film is formed over the insulating film.
該絶縁膜は、後に絶縁層１０４となる絶縁膜である。該絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。 The insulating film is an insulating film that later becomes the insulating layer 104. The insulating film can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, a PLD method, or the like. In particular, it is preferable to form the insulating film by a CVD method, preferably a plasma CVD method, because the coverage can be improved.
該導電膜は、後に第１のゲート電極１０５ａとなる導電膜である。該導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。 The conductive film is a conductive film that later becomes the first gate electrode 105a. The conductive film can be formed by, for example, a sputtering method, a vapor deposition method, a CVD method, or the like.
続いて、フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成する。その後、導電膜と絶縁膜の不要な部分を順にエッチングにより除去する。その後レジストマスクを除去することにより、第１のゲート電極１０５ａ及び絶縁層１０４を形成することができる（図１１（Ｄ））。 Subsequently, a resist mask is formed over the conductive film by using a photolithography method or the like. Thereafter, unnecessary portions of the conductive film and the insulating film are sequentially removed by etching. After that, the resist mask is removed, whereby the first gate electrode 105a and the insulating layer 104 can be formed (FIG. 11D).
なお、導電膜をエッチングして第１のゲート電極１０５ａを形成した後にレジストマスクを除去し、第１のゲート電極１０５ａをハードマスクとして用いて絶縁層１０４の加工を行ってもよい。 Note that after the conductive film is etched to form the first gate electrode 105a, the resist mask may be removed, and the insulating layer 104 may be processed using the first gate electrode 105a as a hard mask.
〔絶縁層の形成〕
続いて、第１の電極１０３ａ、第２の電極１０３ｂ、第１のゲート電極１０５ａ、絶縁層１０４、絶縁層１０６上に絶縁層１０７を形成する（図１１（Ｅ））。
(Formation of insulating layer)
Subsequently, an insulating layer 107 is formed over the first electrode 103a, the second electrode 103b, the first gate electrode 105a, the insulating layer 104, and the insulating layer 106 (FIG. 11E).
絶縁層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。 The insulating layer 107 can be formed by a sputtering method, a CVD method, an MBE method, an ALD method, a PLD method, or the like. In particular, the insulating layer 107 is preferably formed by a CVD method, preferably a plasma CVD method, because the coverage can be improved.
以上の工程により、トランジスタ１００を形成することができる。 Through the above steps, the transistor 100 can be formed.
〔加熱処理〕
絶縁層１０７の形成後、加熱処理を行ってもよい。加熱処理により、絶縁層１０６及び絶縁層１０８や、絶縁層１０７から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、絶縁層１０７よりも内側に絶縁層１０６及び絶縁層１０８ならびに半導体層１０２から放出される酸素が効果的に閉じ込められ、当該酸素の外部への放出が抑制される。そのため絶縁層１０６や絶縁層１０８から放出され、半導体層１０２に供給しうる酸素の量を増大させることができ、半導体層１０２中の酸素欠損を効果的に低減することができる。
[Heat treatment]
Heat treatment may be performed after the insulating layer 107 is formed. By the heat treatment, oxygen can be supplied from the insulating layer 106, the insulating layer 108, and the insulating layer 107 to the semiconductor layer 102, so that oxygen vacancies in the semiconductor layer 102 can be reduced. At this time, oxygen released from the insulating layer 106, the insulating layer 108, and the semiconductor layer 102 is effectively confined inside the insulating layer 107, and release of the oxygen to the outside is suppressed. Therefore, the amount of oxygen released from the insulating layer 106 and the insulating layer 108 and supplied to the semiconductor layer 102 can be increased, and oxygen vacancies in the semiconductor layer 102 can be effectively reduced.
以上がトランジスタ１００の作製方法例についての説明である。 The above is the description of the method for manufacturing the transistor 100.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態３）
本実施の形態では、実施の形態２で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点について詳細に説明する。また、構成要素の位置や形状が異なる場合であっても、その機能が同等である場合には同一の符号を付し、説明を省略する場合がある。
(Embodiment 3)
In this embodiment, an example of a transistor whose structure is partly different from that of the transistor illustrated in Embodiment 2 will be described. In addition, description is abbreviate | omitted about the part which overlaps with the above, and a difference is demonstrated in detail. Further, even when the positions and shapes of the constituent elements are different, the same reference numerals may be attached and the description may be omitted if the functions are the same.
［構成例１］
図１２（Ａ）は、本構成例で示すトランジスタ２００の上面概略図である。また図１２（Ｂ）は、図１２（Ａ）中の切断線Ｅ−Ｆにおける断面概略図である。
[Configuration example 1]
FIG. 12A is a schematic top view of the transistor 200 shown in this structural example. FIG. 12B is a schematic cross-sectional view taken along a cutting line EF in FIG.
トランジスタ２００は、実施の形態１で例示したトランジスタ１００と比較し、半導体層１０２、第１の電極１０３ａ、第２の電極１０３ｂ、絶縁層１０４、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂの上面形状が異なる点、ならびに絶縁層１０７上に設けられた配線１１１ａ及び配線１１１ｂを新たに有している点で主に相違している。 The transistor 200 is different from the transistor 100 described in Embodiment 1 in terms of the semiconductor layer 102, the first electrode 103a, the second electrode 103b, the insulating layer 104, the first gate electrode 105a, and the second gate electrode 105b. Are different mainly in that the top surface shape is different and the wiring 111 a and the wiring 111 b provided on the insulating layer 107 are newly provided.
島状の半導体層１０２は、円形の上面形状を有している。また第２の電極１０３ｂは半導体層１０２と重なる領域に開口を有する環状の上面形状を有している。また、第１の電極１０３ａは、第２の電極１０３ｂの開口の内側に位置するように設けられている。第２のゲート電極１０５ｂは、上面から見て第１の電極１０３ａと第２の電極１０３ｂに挟まれた領域において、半導体層１０２の一部と重畳するように、環状の上面形状を有し、その一部が上面から見て第２の電極１０３ｂよりも外側に引き出されている。また、第１のゲート電極１０５ａは、第１の電極１０３ａの一部、第２の電極１０３ｂの一部、及び半導体層１０２と重畳するように円形の上面形状を有し、その一部が上面から見て第２の電極１０３ｂよりも外側に引き出されている。また、第１のゲート電極１０５ａの第１の電極１０３ａと重畳する領域には開口が形成されている。第１の電極１０３ａは当該第１のゲート電極１０５ａの開口と重なる位置に設けられた絶縁層１０７の開口を介して配線１１１ａと電気的に接続されている。また第２の電極１０３ｂは、その上部に設けられた絶縁層１０７の開口を介して配線１１１ｂと電気的に接続されている。 The island-shaped semiconductor layer 102 has a circular upper surface shape. The second electrode 103 b has an annular top surface shape having an opening in a region overlapping with the semiconductor layer 102. The first electrode 103a is provided so as to be located inside the opening of the second electrode 103b. The second gate electrode 105b has an annular top surface shape so as to overlap with part of the semiconductor layer 102 in a region sandwiched between the first electrode 103a and the second electrode 103b when viewed from above. A part of the second electrode 103b is drawn outside the second electrode 103b when viewed from above. The first gate electrode 105a has a circular top surface shape so as to overlap with part of the first electrode 103a, part of the second electrode 103b, and the semiconductor layer 102, and part of the first gate electrode 105a is a top surface. As viewed from the outside of the second electrode 103b. In addition, an opening is formed in a region where the first gate electrode 105a overlaps with the first electrode 103a. The first electrode 103a is electrically connected to the wiring 111a through an opening in the insulating layer 107 provided at a position overlapping with the opening in the first gate electrode 105a. The second electrode 103b is electrically connected to the wiring 111b through an opening in the insulating layer 107 provided thereabove.
このように、第１の電極１０３ａを囲うように第２の電極１０３ｂを設けることで、これらを平行に配置した場合に比べて、トランジスタ２００の占有面積に対するチャネル幅を大きくとることができる。したがって、より大きなドレイン電流を得ることが可能となる。このような構成は大電力向けのパワーデバイスに好適に適用することができる。 In this manner, by providing the second electrode 103b so as to surround the first electrode 103a, the channel width with respect to the occupied area of the transistor 200 can be increased as compared with the case where they are arranged in parallel. Therefore, a larger drain current can be obtained. Such a configuration can be suitably applied to a power device for high power.
また、半導体層１０２及び第１の電極１０３ａの上面形状を円形とし、第２の電極１０３ｂの上面形状を、これらを囲う環状の形状とすることで、円周方向にわたってチャネル長Ｌを一定にすることが可能となる。なお、半導体層１０２の上面形状はこれに限られず、正方形や長方形を含む多角形、楕円形、または角部が丸みを帯びた多角形などとすることができる。このとき、第１の電極１０３ａと第２の電極１０３ｂとの距離（チャネル長Ｌ）が一定となるように、これらの形状や配置方法を適宜設定すればよい。 Further, the upper surface shape of the semiconductor layer 102 and the first electrode 103a is circular, and the upper surface shape of the second electrode 103b is an annular shape surrounding them, so that the channel length L is constant over the circumferential direction. It becomes possible. Note that the top surface shape of the semiconductor layer 102 is not limited thereto, and may be a polygon including a square or a rectangle, an ellipse, or a polygon with rounded corners. At this time, these shapes and arrangement methods may be set as appropriate so that the distance (channel length L) between the first electrode 103a and the second electrode 103b is constant.
なお、ここではソース電極として機能する第１の電極１０３ａを内側に配置し、ドレイン電極として機能する第２の電極１０３ｂを外側に配置する構成としたが、これらに入力する電位を入れ替えることで、各々の機能を入れ替えてもよい。 Note that, here, the first electrode 103a functioning as a source electrode is arranged on the inner side, and the second electrode 103b functioning as a drain electrode is arranged on the outer side. However, by changing the potential input to these, Each function may be exchanged.
［構成例２］
図１３（Ａ）は、本構成例で示すトランジスタ２１０の上面概略図である。また図１３（Ｂ）は、図１３（Ａ）中の切断線Ｇ−Ｈにおける断面概略図である。
[Configuration example 2]
FIG. 13A is a schematic top view of the transistor 210 shown in this structural example. FIG. 13B is a schematic cross-sectional view taken along the cutting line GH in FIG.
トランジスタ２１０は、上記構成例１におけるトランジスタ２００と比較して、第１のゲート電極１０５ａが半導体層１０２よりも下側（基板１０１側）に位置し、第２のゲート電極１０５ｂが半導体層１０２よりも上側に位置している点、ならびに絶縁層１０７上に配線１１１ｃを新たに有している点で主に相違している。 In the transistor 210, the first gate electrode 105 a is located below the semiconductor layer 102 (on the substrate 101 side), and the second gate electrode 105 b is formed from the semiconductor layer 102 compared to the transistor 200 in the above structure example 1. Is mainly different in that the wiring 111c is newly provided on the insulating layer 107.
第１のゲート電極１０５ａは、絶縁層１０６を介して半導体層１０２よりも基板１０１側に設けられている。また第１のゲート電極１０５ａは、半導体層１０２よりも半径の大きい円状の上面形状を有し、第１の電極１０３ａ、半導体層１０２、及び第２の電極１０３ｂの一部と重畳するように設けられている。 The first gate electrode 105 a is provided closer to the substrate 101 than the semiconductor layer 102 with the insulating layer 106 interposed therebetween. The first gate electrode 105a has a circular upper surface shape with a larger radius than the semiconductor layer 102, and overlaps with part of the first electrode 103a, the semiconductor layer 102, and the second electrode 103b. Is provided.
また、第２のゲート電極１０５ｂは、絶縁層１０４上に設けられ、環状の上面形状を有する。また第２のゲート電極１０５ｂは、上面から見て第１の電極１０３ａと第２の電極１０３ｂの間に、これらと重畳しないように設けられている。 The second gate electrode 105b is provided on the insulating layer 104 and has an annular upper surface shape. The second gate electrode 105b is provided between the first electrode 103a and the second electrode 103b so as not to overlap with each other when viewed from above.
また、第２のゲート電極１０５ｂは、その上部に設けられた絶縁層１０７の開口を介して配線１１１ｃと電気的に接続されている。 The second gate electrode 105b is electrically connected to the wiring 111c through an opening in the insulating layer 107 provided thereabove.
ここで、図１３（Ｂ）に示すように、第２のゲート電極１０５ｂに覆われていない半導体層１０２の上面を絶縁層１０４で覆う構成とすることが好ましい。半導体層１０２上に絶縁層１０４を残すことにより、絶縁層１０７の成膜工程における半導体層１０２へのダメージを抑制することができる。 Here, as illustrated in FIG. 13B, a structure in which the top surface of the semiconductor layer 102 not covered with the second gate electrode 105 b is covered with an insulating layer 104 is preferable. By leaving the insulating layer 104 over the semiconductor layer 102, damage to the semiconductor layer 102 in the step of forming the insulating layer 107 can be suppressed.
また、半導体層１０２の第２のゲート電極１０５ｂに覆われていない領域では、作製工程にかかる熱処理によって絶縁層１０７から放出される酸素を、絶縁層１０４を介して半導体層１０２のチャネル形成領域に供給することが可能となる。したがって、半導体層１０２中の酸素欠損が低減され、トランジスタ２１０の信頼性を向上させることができる。 In the region of the semiconductor layer 102 that is not covered with the second gate electrode 105b, oxygen released from the insulating layer 107 by heat treatment in the manufacturing process is transferred to the channel formation region of the semiconductor layer 102 through the insulating layer 104. It becomes possible to supply. Accordingly, oxygen vacancies in the semiconductor layer 102 are reduced, and the reliability of the transistor 210 can be improved.
［構成例３］
図１４（Ａ）は、本構成例で示すトランジスタ２２０の上面概略図である。また図１４（Ｂ）は、図１４（Ａ）中の切断線Ｉ−Ｊにおける断面概略図である。
[Configuration example 3]
FIG. 14A is a schematic top view of the transistor 220 shown in this structural example. FIG. 14B is a schematic cross-sectional view taken along section line I-J in FIG.
トランジスタ２２０は、上記構成例１におけるトランジスタ２００と比較して、第１の電極１０３ａ、第２の電極１０３ｂ、及び第２のゲート電極１０５ｂの上面形状が異なる点、ならびに配線１１１ａ、配線１１１ｂを有していない点で主に相違している。 The transistor 220 is different from the transistor 200 in the above configuration example 1 in that the top surfaces of the first electrode 103a, the second electrode 103b, and the second gate electrode 105b are different, and the wirings 111a and 111b are provided. The main difference is that it does not.
第１の電極１０３ａは、上面から見てその一部が半導体層１０２の端部を乗り越えて外側にまで延在するように設けられている。また第２の電極１０３ｂは、半導体層１０２上において、第１の電極１０３ａとの距離が略一定になるように設けられている。また半導体層１０２の端部の一部が、第１の電極１０３ａ及び第２の電極１０３ｂと重ならない領域を有している。 The first electrode 103 a is provided so that a part of the first electrode 103 a extends over the end portion of the semiconductor layer 102 as viewed from above. The second electrode 103b is provided over the semiconductor layer 102 so that the distance from the first electrode 103a is substantially constant. Further, part of the end portion of the semiconductor layer 102 has a region which does not overlap with the first electrode 103a and the second electrode 103b.
また、第２のゲート電極１０５ｂは、少なくとも半導体層１０２と重なる領域において、第１の電極１０３ａとの距離、及び第２の電極１０３ｂとの距離がそれぞれ略一定となるような上面形状を有している。また、第２のゲート電極１０５ｂの一部が半導体層１０２の端部を乗り越えて外側に引き出されている。 In addition, the second gate electrode 105b has an upper surface shape such that the distance from the first electrode 103a and the distance from the second electrode 103b are substantially constant at least in a region overlapping with the semiconductor layer 102. ing. In addition, part of the second gate electrode 105 b extends over the end portion of the semiconductor layer 102 and is extracted to the outside.
このように、配線１１１ａや配線１１１ｂ等を設けない構成とすることで、工程を簡略化することができる。さらに、配線や電極の接続部を減らすことができるため、当該接続部における接触抵抗の影響を低減できる。特に、大電流を流す場合には、接触抵抗に起因して接続部が高温となってしまい、最悪の場合断線してしまう恐れもあるため、このように配線数を低減することが好ましい。 In this manner, by adopting a structure in which the wiring 111a, the wiring 111b, and the like are not provided, the process can be simplified. Furthermore, since the connection part of wiring or an electrode can be reduced, the influence of the contact resistance in the said connection part can be reduced. In particular, when a large current is passed, the connection portion becomes high temperature due to contact resistance, and there is a risk of disconnection in the worst case. Therefore, it is preferable to reduce the number of wires in this way.
また、図１４（Ｂ）に示すように、第１の電極１０３ａ及び第２の電極１０３ｂに覆われていない半導体層１０２の端部を、第１のゲート電極１０５ａが覆うように設けられている。そのため、当該領域において第１のゲート電極１０５ａからの電界が半導体層１０２に対して縦方向だけでなく横方向からもかかるため、半導体層１０２のチャネルの形成される領域が拡大し、トランジスタ２２０のオン電流をさらに増大させることができる。 In addition, as illustrated in FIG. 14B, the first gate electrode 105a covers the end portion of the semiconductor layer 102 that is not covered with the first electrode 103a and the second electrode 103b. . Therefore, since the electric field from the first gate electrode 105a is applied not only in the vertical direction but also in the horizontal direction to the semiconductor layer 102 in the region, the region in which the channel of the semiconductor layer 102 is formed is expanded, The on-current can be further increased.
なお、ここではソース電極として機能する第１の電極１０３ａを内側に配置し、ドレイン電極として機能する第２の電極１０３ｂを外側に配置する構成としたが、これらに入力する電位を入れ替えることで、各々の機能を入れ替えてもよい。 Note that, here, the first electrode 103a functioning as a source electrode is arranged on the inner side, and the second electrode 103b functioning as a drain electrode is arranged on the outer side. However, by changing the potential input to these, Each function may be exchanged.
以上が各構成例についての説明である。 The above is the description of each configuration example.
本実施の形態で例示したトランジスタは、いずれもトランジスタの占有面積に対するチャネル幅を大きくとれる構成である。したがって、より大きなドレイン電流を得ることが可能であり、大電力向けの半導体装置に好適に用いることができる。 Each of the transistors exemplified in this embodiment has a structure in which the channel width with respect to the occupied area of the transistor can be increased. Therefore, a larger drain current can be obtained, and it can be suitably used for a semiconductor device for high power.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
(Embodiment 4)
In this embodiment, an oxide semiconductor that can be favorably used for the semiconductor layer of the semiconductor device of one embodiment of the present invention will be described.
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。 An oxide semiconductor has a large energy gap of 3.0 eV or more. In a transistor to which an oxide semiconductor film obtained by processing an oxide semiconductor under appropriate conditions and sufficiently reducing its carrier density is applied, The leakage current (off-state current) between the source and the drain in the off state can be made extremely low as compared with a conventional transistor using silicon.
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。 An applicable oxide semiconductor preferably contains at least indium (In) or zinc (Zn). In particular, In and Zn are preferably included. In addition, as a stabilizer for reducing variation in electrical characteristics of a transistor using the oxide semiconductor, gallium (Ga), tin (Sn), hafnium (Hf), zirconium (Zr), titanium (Ti) , Scandium (Sc), yttrium (Y), or a lanthanoid (for example, cerium (Ce), neodymium (Nd), gadolinium (Gd)), or a plurality of types are preferably included.
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。 For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide, Sn—Mg oxide In-Mg-based oxide, In-Ga-based oxide, In-Ga-Zn-based oxide (also referred to as IGZO), In-Al-Zn-based oxide, In-Sn-Zn-based oxide, Sn- Ga-Zn oxide, Al-Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide, In-Zr-Zn oxide, In-Ti-Zn oxide In-Sc-Zn-based oxide, In-Y-Zn-based oxide, In-La-Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd -Zn-based oxide, In-Sm-Zn-based oxide, In-Eu-Zn-based oxide In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-Dy-Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm-Zn Oxide, In—Yb—Zn oxide, In—Lu—Zn oxide, In—Sn—Ga—Zn oxide, In—Hf—Ga—Zn oxide, In—Al—Ga— A Zn-based oxide, an In-Sn-Al-Zn-based oxide, an In-Sn-Hf-Zn-based oxide, or an In-Hf-Al-Zn-based oxide can be used.
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。 Here, the In—Ga—Zn-based oxide means an oxide containing In, Ga, and Zn as main components, and there is no limitation on the ratio of In, Ga, and Zn. Moreover, metal elements other than In, Ga, and Zn may be contained.
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。 Alternatively, a material represented by InMO 3 (ZnO) m (m> 0 is satisfied, and m is not an integer) may be used as the oxide semiconductor. Note that M represents one metal element or a plurality of metal elements selected from Ga, Fe, Mn, and Co, or the above-described element as a stabilizer. Alternatively, a material represented by In 2 SnO 5 (ZnO) n (n> 0 is satisfied, and n is an integer) may be used as the oxide semiconductor.
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。 For example, In: Ga: Zn = 1: 1: 1, In: Ga: Zn = 1: 3: 2, In: Ga: Zn = 1: 3: 4, In: Ga: Zn = 1: 3: 6, An In—Ga—Zn-based oxide with an atomic ratio of In: Ga: Zn = 3: 1: 2 or In: Ga: Zn = 2: 1: 3 or an oxide in the vicinity of the composition may be used.
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。 When the oxide semiconductor film contains a large amount of hydrogen, the oxide semiconductor film is bonded to the oxide semiconductor, so that part of the hydrogen becomes a donor and an electron which is a carrier is generated. As a result, the threshold voltage of the transistor shifts in the negative direction. Therefore, after the oxide semiconductor film is formed, dehydration treatment (dehydrogenation treatment) is performed to remove hydrogen or moisture from the oxide semiconductor film so that impurities are contained as little as possible. preferable.
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって同時に減少してしまった酸素を酸化物半導体に加える、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。 Note that oxygen may be reduced from the oxide semiconductor film at the same time due to dehydration treatment (dehydrogenation treatment) of the oxide semiconductor film. Therefore, it is preferable to add oxygen that has been simultaneously reduced by dehydration treatment (dehydrogenation treatment) to the oxide semiconductor film or supply oxygen to fill oxygen vacancies in the oxide semiconductor film. . In this specification and the like, the case where oxygen is supplied to the oxide semiconductor film may be referred to as oxygenation treatment or peroxygenation treatment.
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。 As described above, the oxide semiconductor film is made i-type (intrinsic) or i-type by removing hydrogen or moisture by dehydration treatment (dehydrogenation treatment) and filling oxygen vacancies by oxygenation treatment. An oxide semiconductor film that is substantially i-type (intrinsic) can be obtained. Note that substantially intrinsic means that the number of carriers derived from a donor in the oxide semiconductor film is extremely small (near zero), and the carrier density is 1 × 10 17 / cm 3 or less, 1 × 10 16 / cm 3 or less, It means 1 × 10 15 / cm 3 or less, 1 × 10 14 / cm 3 or less, and 1 × 10 13 / cm 3 or less.
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。 As described above, a transistor including an i-type or substantially i-type oxide semiconductor film can realize extremely excellent off-state current characteristics. For example, the drain current when the transistor including an oxide semiconductor film is off is 1 × 10 −18 A or less, preferably 1 × 10 −21 A or less, more preferably 1 at room temperature (about 25 ° C.). × 10 −24 A or lower, or 1 × 10 −15 A or lower, preferably 1 × 10 −18 A or lower, more preferably 1 × 10 −21 A or lower at 85 ° C. Note that an off state of a transistor means a state where a gate voltage is sufficiently lower than a threshold voltage in the case of an n-channel transistor. Specifically, when the gate voltage is 1 V or higher, 2 V or higher, or 3 V or lower than the threshold voltage, the transistor is turned off.
以下では、酸化物半導体膜の構造について説明する。 Hereinafter, the structure of the oxide semiconductor film is described.
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。 An oxide semiconductor film is roughly classified into a non-single-crystal oxide semiconductor film and a single-crystal oxide semiconductor film. The non-single-crystal oxide semiconductor film refers to a CAAC-OS (C Axis Crystalline Oxide Semiconductor) film, a polycrystalline oxide semiconductor film, a microcrystalline oxide semiconductor film, an amorphous oxide semiconductor film, or the like.
まずは、ＣＡＡＣ−ＯＳ膜について説明する。 First, the CAAC-OS film is described.
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。 In this specification, “parallel” refers to a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。 The CAAC-OS film is one of oxide semiconductor films having a plurality of c-axis aligned crystal parts.
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 When the CAAC-OS film is observed with a transmission electron microscope (TEM), a clear boundary between crystal parts, that is, a grain boundary (also referred to as a grain boundary) cannot be confirmed. Therefore, it can be said that the CAAC-OS film is unlikely to decrease in electron mobility due to crystal grain boundaries.
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。 When the CAAC-OS film is observed by TEM (cross-sectional TEM observation) from a direction substantially parallel to the sample surface, it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape reflecting unevenness of a surface (also referred to as a formation surface) or an upper surface on which the CAAC-OS film is formed, and is arranged in parallel with the formation surface or the upper surface of the CAAC-OS film. .
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 On the other hand, when the CAAC-OS film is observed by TEM (planar TEM observation) from a direction substantially perpendicular to the sample surface, it can be confirmed that metal atoms are arranged in a triangular shape or a hexagonal shape in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。 From the cross-sectional TEM observation and the planar TEM observation, it is found that the crystal part of the CAAC-OS film has orientation.
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。 Note that most crystal parts included in the CAAC-OS film fit in a cube whose one side is less than 100 nm. Therefore, the case where a crystal part included in the CAAC-OS film fits in a cube whose one side is less than 10 nm, less than 5 nm, or less than 3 nm is included. Note that a plurality of crystal parts included in the CAAC-OS film may be connected to form one large crystal region. For example, in a planar TEM image, a crystal region that is 2500 nm 2 or more, 5 μm 2 or more, or 1000 μm 2 or more may be observed.
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。 When structural analysis is performed on a CAAC-OS film using an X-ray diffraction (XRD) apparatus, for example, in the analysis of a CAAC-OS film having an InGaZnO 4 crystal by an out-of-plane method, A peak may appear when the diffraction angle (2θ) is around 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, the CAAC-OS film crystal has c-axis orientation, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. Can be confirmed.
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。 On the other hand, when the CAAC-OS film is analyzed by an in-plane method in which X-rays are incident from a direction substantially perpendicular to the c-axis, a peak may appear when 2θ is around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. In the case of a single crystal oxide semiconductor film of InGaZnO 4 , when 2θ is fixed in the vicinity of 56 ° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), Six peaks attributed to the crystal plane equivalent to the (110) plane are observed. On the other hand, in the case of a CAAC-OS film, a peak is not clearly observed even when φ scan is performed with 2θ fixed at around 56 °.
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。 From the above, in the CAAC-OS film, the orientation of the a-axis and the b-axis is irregular between different crystal parts, but the c-axis is aligned, and the c-axis is a normal line of the formation surface or the top surface. It can be seen that the direction is parallel to the vector. Therefore, each layer of metal atoms arranged in a layer shape confirmed by the above-mentioned cross-sectional TEM observation is a plane parallel to the ab plane of the crystal.
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。 Note that the crystal part is formed when a CAAC-OS film is formed or when crystallization treatment such as heat treatment is performed. As described above, the c-axis of the crystal is oriented in a direction parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film. Therefore, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis of the crystal may not be parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。 In the CAAC-OS film, the distribution of c-axis aligned crystal parts is not necessarily uniform. For example, in the case where the crystal part of the CAAC-OS film is formed by crystal growth from the vicinity of the upper surface of the CAAC-OS film, the ratio of the crystal part in which the region near the upper surface is c-axis aligned than the region near the formation surface May be higher. In addition, in the case where an impurity is added to the CAAC-OS film, the region to which the impurity is added may be changed, and a region having a different ratio of partially c-axis aligned crystal parts may be formed.
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。 Note that when the CAAC-OS film including an InGaZnO 4 crystal is analyzed by an out-of-plane method, a peak may also appear when 2θ is around 36 ° in addition to the peak where 2θ is around 31 °. A peak at 2θ of around 36 ° indicates that a crystal having no c-axis alignment is included in part of the CAAC-OS film. The CAAC-OS film preferably has a peak at 2θ of around 31 ° and no peak at 2θ of around 36 °.
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。 The CAAC-OS film is an oxide semiconductor film with a low impurity concentration. The impurity is an element other than the main component of the oxide semiconductor film, such as hydrogen, carbon, silicon, or a transition metal element. In particular, an element such as silicon, which has a stronger bonding force with oxygen than the metal element included in the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film by depriving the oxide semiconductor film of oxygen, and has crystallinity. It becomes a factor to reduce. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii). Therefore, if they are contained inside an oxide semiconductor film, the atomic arrangement of the oxide semiconductor film is disturbed, resulting in crystallinity. It becomes a factor to reduce. Note that the impurity contained in the oxide semiconductor film might serve as a carrier trap or a carrier generation source.
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。 The CAAC-OS film is an oxide semiconductor film with a low density of defect states. For example, oxygen vacancies in the oxide semiconductor film can serve as carrier traps or can generate carriers by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。 A low impurity concentration and a low density of defect states (small number of oxygen vacancies) is called high purity intrinsic or substantially high purity intrinsic. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, and thus can have a low carrier density. Therefore, a transistor including the oxide semiconductor film rarely has electrical characteristics (also referred to as normally-on) in which the threshold voltage is negative. A highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier traps. Therefore, a transistor including the oxide semiconductor film has a small change in electrical characteristics and has high reliability. Note that the charge trapped in the carrier trap of the oxide semiconductor film takes a long time to be released, and may behave as if it were a fixed charge. Therefore, a transistor including an oxide semiconductor film with a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In addition, a transistor including a CAAC-OS film has little variation in electrical characteristics due to irradiation with visible light or ultraviolet light.
次に、微結晶酸化物半導体膜について説明する。 Next, a microcrystalline oxide semiconductor film is described.
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。 In the microcrystalline oxide semiconductor film, there is a case where a crystal part cannot be clearly confirmed in an observation image using a TEM. In most cases, a crystal part included in the microcrystalline oxide semiconductor film has a size of 1 nm to 100 nm, or 1 nm to 10 nm. In particular, an oxide semiconductor film including a nanocrystal (nc) that is a microcrystal of 1 nm to 10 nm, or 1 nm to 3 nm is referred to as an nc-OS (nanocrystalline Oxide Semiconductor) film. In the nc-OS film, for example, a crystal grain boundary may not be clearly confirmed in an observation image using a TEM.
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいビーム径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。 The nc-OS film has periodicity in atomic arrangement in a very small region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS film may not be distinguished from an amorphous oxide semiconductor film depending on an analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD apparatus that uses X-rays having a beam diameter larger than that of a crystal part, a peak indicating a crystal plane is not detected by analysis using the out-of-plane method. . Further, when electron beam diffraction (also referred to as limited-field electron diffraction) using an electron beam with a probe diameter (for example, 50 nm or more) larger than that of the crystal part is performed on the nc-OS film, a diffraction pattern such as a halo pattern is obtained. Is observed. On the other hand, when nc-OS film is subjected to electron diffraction (also referred to as nanobeam electron diffraction) using an electron beam with a probe diameter (for example, 1 nm to 30 nm) that is close to the crystal part or smaller than the crystal part. Spots are observed. In addition, when nanobeam electron diffraction is performed on the nc-OS film, a region with high luminance may be observed so as to draw a circle (in a ring shape). Further, when nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots may be observed in the ring-shaped region.
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。 The nc-OS film is an oxide semiconductor film that has higher regularity than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film. Note that the nc-OS film does not have regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film.
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。 Note that the oxide semiconductor film may be a stacked film including two or more of an amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, and a CAAC-OS film, for example.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態５）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備するインバータ及びコンバータ等の電力変換回路の構成例について説明する。
(Embodiment 5)
In this embodiment, as an example of a semiconductor device of one embodiment of the present invention, a structural example of a power conversion circuit such as an inverter or a converter including the transistor described in the above embodiment will be described.
［ＤＣＤＣコンバータ］
図１５（Ａ）に示すＤＣＤＣコンバータ５０１は、一例としてチョッパー回路を用いた、降圧型のＤＣＤＣコンバータである。ＤＣＤＣコンバータ５０１は、容量素子５０２、トランジスタ５０３、制御回路５０４、ダイオード５０５、コイル５０６及び容量素子５０７を有する。
[DCDC converter]
A DCDC converter 501 illustrated in FIG. 15A is a step-down DCDC converter that uses a chopper circuit as an example. The DCDC converter 501 includes a capacitor 502, a transistor 503, a control circuit 504, a diode 505, a coil 506, and a capacitor 507.
ＤＣＤＣコンバータ５０１は、制御回路５０４によるトランジスタ５０３のスイッチング動作により動作する。ＤＣＤＣコンバータ５０１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より降圧されたＶ２として負荷５０８に出力できる。ＤＣＤＣコンバータ５０１が具備するトランジスタ５０３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。 The DCDC converter 501 operates by the switching operation of the transistor 503 by the control circuit 504. The DCDC converter 501 can output the input voltage V1 applied to the input terminals IN1 and IN2 to the load 508 as V2 stepped down from the output terminals OUT1 and OUT2. The semiconductor device described in the above embodiment can be applied to the transistor 503 included in the DCDC converter 501. Therefore, a large output current can be allowed to flow through the switching operation, and an off current can be reduced. Therefore, it is possible to realize a DCDC converter that can reduce power consumption and operate at high speed.
図１５（Ａ）では非絶縁型の電力変換回路の一例としてチョッパー回路を用いた降圧型のＤＣＤＣコンバータを示したが、他にもチョッパー回路を用いた昇圧型のＤＣＤＣコンバータ、チョッパー回路を用いた昇圧降圧型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。 Although FIG. 15A shows a step-down DCDC converter using a chopper circuit as an example of a non-insulated power conversion circuit, a step-up DCDC converter using a chopper circuit and a chopper circuit are also used. The semiconductor device described in the above embodiment can also be applied to a transistor included in a step-up / step-down DCDC converter. Therefore, a large output current can be allowed to flow through the switching operation, and an off current can be reduced. Therefore, it is possible to realize a DCDC converter that can reduce power consumption and operate at high speed.
次いで図１５（Ｂ）に示すＤＣＤＣコンバータ５１１は、一例として絶縁型の電力変換回路であるフライバックコンバータの回路構成例を示す。ＤＣＤＣコンバータ５１１は、容量素子５１２、トランジスタ５１３、制御回路５１４、一次コイル及び二次コイルを具備する変圧器５１５、ダイオード５１６及び容量素子５１７を有する。 Next, a DCDC converter 511 illustrated in FIG. 15B illustrates a circuit configuration example of a flyback converter which is an insulating power conversion circuit as an example. The DCDC converter 511 includes a capacitor 512, a transistor 513, a control circuit 514, a transformer 515 including a primary coil and a secondary coil, a diode 516, and a capacitor 517.
図１５（Ｂ）に示すＤＣＤＣコンバータ５１１は、制御回路５１４によるトランジスタ５１３のスイッチング動作により動作する。ＤＣＤＣコンバータ５１１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より昇圧または降圧されたＶ２として負荷５１８に出力できる。ＤＣＤＣコンバータ５１１が具備するトランジスタ５１３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。 The DCDC converter 511 illustrated in FIG. 15B operates by switching operation of the transistor 513 by the control circuit 514. The DCDC converter 511 can output the input voltage V1 applied to the input terminals IN1 and IN2 to the load 518 as V2 boosted or stepped down from the output terminals OUT1 and OUT2. The semiconductor device described in the above embodiment can be applied to the transistor 513 included in the DCDC converter 511. Therefore, a large output current can be allowed to flow through the switching operation, and an off current can be reduced. Therefore, it is possible to realize a DCDC converter that can reduce power consumption and operate at high speed.
なお、フォワード型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。 Note that the semiconductor device described in any of the above embodiments can be applied to a transistor included in a forward type DCDC converter.
［インバータ］
図１６に示すインバータ６０１は、一例としてフルブリッジ型のインバータである。インバータ６０１は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、及び制御回路６０６を有する。
[Inverter]
An inverter 601 illustrated in FIG. 16 is a full-bridge inverter as an example. The inverter 601 includes a transistor 602, a transistor 603, a transistor 604, a transistor 605, and a control circuit 606.
図１６に示すインバータ６０１は、制御回路６０６によるトランジスタ６０２乃至６０５のスイッチング動作により動作する。入力端子ＩＮ１とＩＮ２に印加される直流電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より交流電圧Ｖ２として出力することができる。インバータ６０１が具備するトランジスタ６０２乃至６０５には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なインバータとすることができる。 The inverter 601 illustrated in FIG. 16 operates by switching operation of the transistors 602 to 605 by the control circuit 606. The DC voltage V1 applied to the input terminals IN1 and IN2 can be output as the AC voltage V2 from the output terminals OUT1 and OUT2. The semiconductor device described in the above embodiment can be applied to the transistors 602 to 605 included in the inverter 601. Therefore, a large output current can be flowed by the switching operation, and the off-current can be reduced. Therefore, power consumption can be reduced and an inverter capable of high-speed operation can be obtained.
図１５及び図１６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 In the case where the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIGS. 15 and 16, the source electrode (first electrode) is provided on the low potential side, and the drain electrode (second electrode) is provided on the high potential side. It is configured to be electrically connected. Further, the potential of the first gate electrode is controlled by the control circuit, and the potential exemplified above can be input to the second gate electrode, such as a potential lower than the potential applied to the source electrode by a wiring (not shown). That's fine.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態６）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備する電源回路の構成例について説明する。
(Embodiment 6)
In this embodiment, as an example of a semiconductor device of one embodiment of the present invention, a structural example of a power supply circuit including the transistor described in the above embodiment will be described.
図１７に、本発明の一態様に係る電源回路４００の構成を、一例として示す。図１７に示す電源回路４００は、制御回路４１３と、パワースイッチ４０１と、パワースイッチ４０２と、電圧調整部４０３と、を有する。 FIG. 17 illustrates an example of a structure of the power supply circuit 400 according to one embodiment of the present invention. A power supply circuit 400 illustrated in FIG. 17 includes a control circuit 413, a power switch 401, a power switch 402, and a voltage adjustment unit 403.
電源回路４００には、電源４１６から電圧が供給されており、パワースイッチ４０１及びパワースイッチ４０２は、電圧調整部４０３への上記電圧の入力を制御する機能を有する。 The power supply circuit 400 is supplied with a voltage from the power supply 416, and the power switch 401 and the power switch 402 have a function of controlling the input of the voltage to the voltage adjustment unit 403.
なお、電源４１６から出力される電圧が交流電圧である場合、図１７に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設ける。電源４１６から出力される電圧が直流電圧である場合、図１７に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設けてもよいし、或いは、第２電位を接地電位とし、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２を設けずに、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１を電源回路４００に設けてもよい。 When the voltage output from the power source 416 is an AC voltage, as shown in FIG. 17, the power switch 401 that controls the input of the first potential to the voltage adjustment unit 403 and the second to the voltage adjustment unit 403 A power switch 402 that controls input of a potential is provided in the power supply circuit 400. When the voltage output from the power supply 416 is a DC voltage, as shown in FIG. 17, the power switch 401 that controls the input of the first potential to the voltage adjustment unit 403 and the second potential to the voltage adjustment unit 403 The power switch 402 for controlling the input may be provided in the power supply circuit 400, or the power switch 402 for controlling the input of the second potential to the voltage adjusting unit 403 is not provided with the second potential as the ground potential. In addition, a power switch 401 that controls input of the first potential to the voltage adjustment unit 403 may be provided in the power supply circuit 400.
そして、本発明の一態様では、パワースイッチ４０１及びパワースイッチ４０２として、耐圧性の高いトランジスタを用いる。例えば上記トランジスタとして、上記実施の形態で例示したトランジスタを用いることができる。 In one embodiment of the present invention, a transistor with high withstand voltage is used as the power switch 401 and the power switch 402. For example, the transistor described in the above embodiment can be used as the transistor.
パワースイッチ４０１及びパワースイッチ４０２として、上記結晶構造を有する酸化物半導体膜を用いることにより、高い出力電流を流すことが可能で、且つ耐圧を高めることができる。 By using the oxide semiconductor film having the above crystal structure as the power switch 401 and the power switch 402, a high output current can flow and the withstand voltage can be increased.
上記半導体材料を活性層に用いた電界効果トランジスタを、パワースイッチ４０１またはパワースイッチ４０２に用いることで、炭化珪素や窒化ガリウムなどを活性層に用いた電界効果トランジスタよりも、パワースイッチ４０１またはパワースイッチ４０２のスイッチングを高速にすることができ、それにより、スイッチングに起因する電力損失を小さく抑えることができる。 By using the field effect transistor using the semiconductor material for the active layer for the power switch 401 or the power switch 402, the power switch 401 or the power switch is more effective than the field effect transistor using silicon carbide or gallium nitride for the active layer. The switching of 402 can be performed at high speed, so that power loss caused by switching can be reduced.
電圧調整部４０３は、パワースイッチ４０１及びパワースイッチ４０２を介して電源４１６から電圧が入力されると、当該電圧の調整を行う機能を有する。具体的に、電圧調整部４０３における電圧の調整とは、交流電圧を直流電圧に変換すること、電圧の高さを変えること、電圧の高さを平滑化すること、のいずれか一つまたは複数を含む。 When a voltage is input from the power source 416 via the power switch 401 and the power switch 402, the voltage adjustment unit 403 has a function of adjusting the voltage. Specifically, the voltage adjustment in the voltage adjustment unit 403 is any one or more of converting an AC voltage into a DC voltage, changing a voltage level, and smoothing a voltage level. including.
電圧調整部４０３において調整された電圧は、負荷４１７と制御回路４１３に与えられる。 The voltage adjusted by the voltage adjustment unit 403 is supplied to the load 417 and the control circuit 413.
また、図１７に示す電源回路４００では、蓄電装置４０４と、補助電源４０５と、電圧発生回路４０６と、トランジスタ４０７乃至トランジスタ４１０と、容量素子４１４と、容量素子４１５とを有する。 In addition, the power supply circuit 400 illustrated in FIG. 17 includes the power storage device 404, the auxiliary power supply 405, the voltage generation circuit 406, the transistors 407 to 410, the capacitor 414, and the capacitor 415.
蓄電装置４０４は、電圧調整部４０３から与えられた電力を、一時的に蓄える機能を有する。具体的に蓄電装置４０４は、電圧調整部４０３から与えられた電圧を用いて、電力を蓄えることができるキャパシタ、二次電池などの蓄電部を有する。 The power storage device 404 has a function of temporarily storing the power supplied from the voltage adjustment unit 403. Specifically, the power storage device 404 includes a power storage unit such as a capacitor or a secondary battery that can store electric power using the voltage supplied from the voltage adjustment unit 403.
補助電源４０５は、蓄電装置４０４から出力が可能な電力が不足しているときに、制御回路４１３の動作に要する電力を、補う機能を有する。補助電源４０５として、一次電池などを用いることができる。 The auxiliary power source 405 has a function of supplementing power required for operation of the control circuit 413 when power that can be output from the power storage device 404 is insufficient. As the auxiliary power source 405, a primary battery or the like can be used.
電圧発生回路４０６は、蓄電装置４０４または補助電源４０５から出力される電圧を用いて、パワースイッチ４０１及びパワースイッチ４０２のスイッチングを制御するための電圧を、生成する機能を有する。具体的に電圧発生回路４０６は、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧を生成する機能と、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧を生成する機能とを有する。 The voltage generation circuit 406 has a function of generating a voltage for controlling switching of the power switch 401 and the power switch 402 by using a voltage output from the power storage device 404 or the auxiliary power supply 405. Specifically, the voltage generation circuit 406 has a function of generating a voltage for turning on the power switch 401 and the power switch 402, and a function of generating a voltage for turning off the power switch 401 and the power switch 402. .
無線信号入力回路４１１は、トランジスタ４０７乃至トランジスタ４１０のスイッチングに従ってパワースイッチ４０１及びパワースイッチ４０２を制御する機能を有する。 The wireless signal input circuit 411 has a function of controlling the power switch 401 and the power switch 402 in accordance with switching of the transistors 407 to 410.
具体的に、無線信号入力回路４１１は、外部から与えられる、パワースイッチ４０１及びパワースイッチ４０２の動作状態を制御するための無線信号に重畳した命令を電気信号に変換する入力部と、上記電気信号に含まれる命令をデコードし、トランジスタ４０７乃至トランジスタ４１０のスイッチングを、上記命令に従って制御するための信号を生成する信号処理部と、を有する。 Specifically, the wireless signal input circuit 411 includes an input unit that converts a command superimposed on a wireless signal for controlling the operation state of the power switch 401 and the power switch 402, which is supplied from the outside, into an electrical signal, and the electrical signal. And a signal processing unit that generates a signal for controlling switching of the transistors 407 to 410 according to the instruction.
トランジスタ４０７乃至トランジスタ４１０は、無線信号入力回路４１１において生成された信号に従って、スイッチングを行う。具体的に、トランジスタ４０８及びトランジスタ４１０がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオンにするための上記電圧が与えられた状態が、維持される。また、トランジスタ４０７及びトランジスタ４０９がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオフにするための上記電圧が与えられた状態が、維持される。 The transistors 407 to 410 perform switching according to the signal generated in the wireless signal input circuit 411. Specifically, when the transistor 408 and the transistor 410 are on, a voltage for turning on the power switch 401 and the power switch 402 generated by the voltage generation circuit 406 is supplied to the power switch 401 and the power switch 402. . Further, when the transistor 408 and the transistor 410 are off, the state where the power switch 401 and the power switch 402 are supplied with the voltage for turning on the power switch 401 and the power switch 402 is maintained. When the transistor 407 and the transistor 409 are on, the voltage generated by the voltage generation circuit 406 for turning off the power switch 401 and the power switch 402 is supplied to the power switch 401 and the power switch 402. Further, when the transistor 408 and the transistor 410 are off, the state in which the voltage for turning off the power switch 401 and the power switch 402 is applied to the power switch 401 and the power switch 402 is maintained.
そして、本発明の一態様では、上記電圧がパワースイッチ４０１及びパワースイッチ４０２に与えられた状態を維持するために、トランジスタ４０７乃至トランジスタ４１０に、オフ電流の著しく小さいトランジスタを用いる。上記構成により、電圧発生回路４０６において、パワースイッチ４０１及びパワースイッチ４０２の動作状態を定めるための電圧の生成を停止しても、パワースイッチ４０１及びパワースイッチ４０２の動作状態を維持することができる。よって、電圧発生回路４０６における消費電力を削減し、延いては電源回路４００における消費電力を小さく抑えることができる。 In one embodiment of the present invention, a transistor with extremely small off-state current is used as the transistors 407 to 410 in order to maintain the state where the voltage is applied to the power switch 401 and the power switch 402. With the above structure, the operation state of the power switch 401 and the power switch 402 can be maintained even when the voltage generation circuit 406 stops generating the voltage for determining the operation state of the power switch 401 and the power switch 402. Therefore, power consumption in the voltage generation circuit 406 can be reduced, and thus power consumption in the power supply circuit 400 can be reduced.
なお、トランジスタ４０７乃至トランジスタ４１０にバックゲートを設け、バックゲートに電位を与えることにより、トランジスタ４０７乃至トランジスタ４１０の閾値電圧を制御してもよい。 Note that the transistor 407 to the transistor 410 may be provided with a back gate, and the threshold voltage of the transistor 407 to the transistor 410 may be controlled by applying a potential to the back gate.
バンドギャップがシリコンの２倍以上であるワイドギャップ半導体を活性層に用いたトランジスタは、オフ電流が著しく小さいので、トランジスタ４０７乃至トランジスタ４１０に用いるのに好適である。上記ワイドギャップ半導体として、例えば、酸化物半導体などを用いることができる。 A transistor in which a wide gap semiconductor whose band gap is twice or more that of silicon is used for an active layer is preferably used for the transistors 407 to 410 because the off-state current is extremely small. For example, an oxide semiconductor can be used as the wide gap semiconductor.
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。よって、高純度化された酸化物半導体膜を用いたトランジスタを、トランジスタ４０７乃至トランジスタ４１０に用いることで、電圧発生回路４０６における消費電力を削減し、電源回路４００における消費電力を小さく抑える効果を高めることができる。 Note that an oxide semiconductor (purified OS) purified by reducing impurities such as moisture or hydrogen serving as an electron donor (donor) and reducing oxygen vacancies is an i-type (intrinsic semiconductor) or Close to i-type. Therefore, the off-state current of the transistor can be reduced by using an oxide semiconductor film which is highly purified by reducing the concentration of impurities such as moisture or hydrogen and reducing oxygen vacancies. Therefore, by using a transistor including a highly purified oxide semiconductor film for the transistors 407 to 410, power consumption in the voltage generation circuit 406 is reduced and an effect of reducing power consumption in the power supply circuit 400 is increased. be able to.
具体的に、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。 Specifically, it can be proved by various experiments that the off-state current of a transistor in which a highly purified oxide semiconductor is used for a channel formation region is small. For example, even in an element having a channel width of 1 × 106 μm and a channel length of 10 μm, the off-current is the measurement limit of the semiconductor parameter analyzer when the voltage between the source electrode and the drain electrode (drain voltage) is in the range of 1V to 10V. The following characteristics can be obtained, that is, 1 × 10 −13 A or less. In this case, it can be seen that the off-current obtained by normalizing the off-current with the channel width of the transistor is 100 zA / μm or less. In addition, off-state current was measured using a circuit in which a capacitor and a transistor were connected and charge flowing into or out of the capacitor was controlled by the transistor. In this measurement, a highly purified oxide semiconductor film of the transistor was used for a channel formation region, and the off-state current of the transistor was measured from the change in the amount of charge per unit time of the capacitor. As a result, it was found that when the voltage between the source electrode and the drain electrode of the transistor is 3 V, an even smaller off current of several tens of yA / μm can be obtained. Therefore, a transistor using a highly purified oxide semiconductor film for a channel formation region has significantly lower off-state current than a transistor using crystalline silicon.
また、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコンまたは窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、上記酸化物半導体Ｉｎ−Ｇａ−Ｚｎ系酸化物は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。 Further, among oxide semiconductors, an In—Ga—Zn-based oxide, an In—Sn—Zn-based oxide, or the like is different from silicon carbide or gallium nitride in that a transistor with excellent electrical characteristics is manufactured by a sputtering method or a wet method. This has the advantage of being excellent in mass productivity. Unlike silicon carbide or gallium nitride, the oxide semiconductor In—Ga—Zn-based oxide can be formed even at room temperature; therefore, it can be formed over a glass substrate or over an integrated circuit using silicon. A transistor with excellent electrical characteristics can be manufactured. In addition, it is possible to cope with an increase in the size of the substrate.
容量素子４１４は、トランジスタ４０７及びトランジスタ４０８がオフであるとき、パワースイッチ４０１に与えられている電圧を、保持する機能を有する。また、容量素子４１５は、トランジスタ４０９及びトランジスタ４１０がオフであるとき、パワースイッチ４０２に与えられている電圧を、保持する機能を有する。容量素子４１４及び４１５の一対の電極の一方は、無線信号入力回路４１１に接続される。なお、図１８に示すように、容量素子４１４及び４１５を設けなくてもよい。 The capacitor 414 has a function of holding voltage applied to the power switch 401 when the transistor 407 and the transistor 408 are off. The capacitor 415 has a function of holding voltage applied to the power switch 402 when the transistor 409 and the transistor 410 are off. One of the pair of electrodes of the capacitor elements 414 and 415 is connected to the wireless signal input circuit 411. Note that the capacitor elements 414 and 415 are not necessarily provided as shown in FIG.
そして、パワースイッチ４０１及びパワースイッチ４０２がオンであるとき、電源４１６から電圧調整部４０３への電圧の供給が行われる。そして、上記電圧により、蓄電装置４０４には電力が蓄積される。 When the power switch 401 and the power switch 402 are on, the voltage is supplied from the power source 416 to the voltage adjustment unit 403. Power is stored in the power storage device 404 by the voltage.
また、パワースイッチ４０１及びパワースイッチ４０２がオフであるとき、電源４１６から電圧調整部４０３への電圧の供給が停止する。よって、蓄電装置４０４への電力の供給は行われないが、本発明の一態様では、上述したように、蓄電装置４０４または補助電源４０５に蓄えられている電力を用いて、制御回路４１３を動作させることができる。すなわち、本発明の一態様に係る電源回路４００では、制御回路４１３によるパワースイッチ４０１及びパワースイッチ４０２の動作状態の制御を行いつつ、電圧調整部４０３への電圧の供給を停止することができる。そして、電圧調整部４０３への電圧の供給を停止することで、負荷４１７への電圧の供給が行われないときに、電圧調整部４０３が有する容量の充放電により電力が消費されるのを防ぐことができ、それにより、電源回路４００の消費電力を小さく抑えることができる。 When the power switch 401 and the power switch 402 are off, the supply of voltage from the power source 416 to the voltage adjustment unit 403 is stopped. Thus, power is not supplied to the power storage device 404; however, in one embodiment of the present invention, as described above, the control circuit 413 is operated using power stored in the power storage device 404 or the auxiliary power supply 405. Can be made. That is, in the power supply circuit 400 according to one embodiment of the present invention, supply of voltage to the voltage adjustment unit 403 can be stopped while the operation state of the power switch 401 and the power switch 402 is controlled by the control circuit 413. Then, by stopping the supply of voltage to the voltage adjustment unit 403, when the voltage is not supplied to the load 417, electric power is prevented from being consumed due to charge / discharge of the capacity of the voltage adjustment unit 403. Accordingly, power consumption of the power supply circuit 400 can be reduced.
図１７及び図１８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIGS. 17 and 18, the source electrode (first electrode) is provided on the low potential side, and the drain electrode (second electrode) is provided on the high potential side. It is configured to be electrically connected. Further, the potential of the first gate electrode is controlled by the control circuit, and the potential exemplified above can be input to the second gate electrode, such as a potential lower than the potential applied to the source electrode by a wiring (not shown). That's fine.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを含むバッファ回路の構成について説明する。
(Embodiment 7)
In this embodiment, a structure of a buffer circuit including the transistor of one embodiment of the present invention will be described.
本発明の一態様のトランジスタは、パワースイッチのゲートに電圧を供給するためのバッファ回路に適用することができる。 The transistor of one embodiment of the present invention can be applied to a buffer circuit for supplying voltage to the gate of the power switch.
図１９（Ａ）に本発明の一態様のバッファ回路７０１を含む回路を示す。 FIG. 19A illustrates a circuit including the buffer circuit 701 of one embodiment of the present invention.
バッファ回路７０１には、駆動回路７０２と、パワースイッチ７２１が電気的に接続されている。またバッファ回路７０１には電源７１５から正の電位が、電源７１６から負の電位が、それぞれ与えられている。 A drive circuit 702 and a power switch 721 are electrically connected to the buffer circuit 701. The buffer circuit 701 is given a positive potential from the power source 715 and a negative potential from the power source 716.
駆動回路７０２は、パワースイッチ７２１のオン、オフ動作を制御するための信号を出力する回路である。駆動回路７０２から出力された信号は、バッファ回路７０１を介してパワースイッチ７２１のゲートに入力される。 The drive circuit 702 is a circuit that outputs a signal for controlling the on / off operation of the power switch 721. A signal output from the drive circuit 702 is input to the gate of the power switch 721 via the buffer circuit 701.
パワースイッチ７２１は、上記実施の形態で例示したトランジスタを適用することもできるし、半導体としてシリコン、炭化シリコン、窒化ガリウムなどを適用したパワートランジスタを用いてもよい。ここで以下では、パワースイッチ７２１がｎチャネル型のトランジスタである場合について説明するが、ｐチャネル型のトランジスタであってもよい。 As the power switch 721, the transistor exemplified in the above embodiment can be used, or a power transistor using silicon, silicon carbide, gallium nitride, or the like as a semiconductor can be used. Hereinafter, a case where the power switch 721 is an n-channel transistor will be described. However, a p-channel transistor may be used.
バッファ回路７０１は、トランジスタ７１１、トランジスタ７１２、及びインバータ７１３を有する。 The buffer circuit 701 includes a transistor 711, a transistor 712, and an inverter 713.
トランジスタ７１１は、ソースまたはドレインの一方が電源７１５の高電位出力端子に電気的に接続され、ソースまたはドレインの他方がトランジスタ７１２のソースまたはドレインの一方、及びパワースイッチ７２１のゲートに電気的に接続され、ゲートがインバータ７１３の出力端子に電気的に接続される。トランジスタ７１２は、ソースまたはドレインの他方が電源７１６の低電位出力端子に電気的に接続される。駆動回路７０２の出力部は、インバータ７１３の入力端子、及びトランジスタ７１２のゲートに電気的に接続される。 In the transistor 711, one of a source and a drain is electrically connected to the high potential output terminal of the power source 715, and the other of the source and the drain is electrically connected to one of the source and the drain of the transistor 712 and the gate of the power switch 721. The gate is electrically connected to the output terminal of the inverter 713. The other of the source and the drain of the transistor 712 is electrically connected to the low potential output terminal of the power supply 716. An output portion of the driver circuit 702 is electrically connected to an input terminal of the inverter 713 and a gate of the transistor 712.
駆動回路７０２からは、ハイレベル電位またはローレベル電位が出力される。ここでハイレベル電位は少なくともトランジスタ７１２をオン状態とする電位であり、ローレベル電位は少なくともトランジスタ７１２を状態とする電位である。 A high level potential or a low level potential is output from the driver circuit 702. Here, the high level potential is a potential at which at least the transistor 712 is turned on, and the low level potential is a potential at least at the transistor 712.
駆動回路７０２からハイレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにローレベル電位が入力され、トランジスタ７１１がオフ状態となる。同時に、トランジスタ７１２のゲートにハイレベル電位が入力され、トランジスタ７１２がオン状態となる。したがって、パワースイッチ７２１のゲートには電源７１６から負の電位が入力され、パワースイッチ７２１がオフ状態となる。 When a high level potential is input from the driver circuit 702, a low level potential is input to the gate of the transistor 711 through the inverter 713, so that the transistor 711 is turned off. At the same time, a high-level potential is input to the gate of the transistor 712, so that the transistor 712 is turned on. Therefore, a negative potential is input from the power source 716 to the gate of the power switch 721, and the power switch 721 is turned off.
一方、駆動回路７０２からローレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにハイレベル電位が入力され、トランジスタ７１１がオン状態となる。同時に、トランジスタ７１２のゲートにローレベル電位が入力され、トランジスタ７１２がオフ状態となる。したがって、パワースイッチ７２１のゲートには電源７１５から正の電位が入力され、パワースイッチ７２１はオン状態となる。 On the other hand, when a low-level potential is input from the driver circuit 702, a high-level potential is input to the gate of the transistor 711 through the inverter 713, and the transistor 711 is turned on. At the same time, a low-level potential is input to the gate of the transistor 712, so that the transistor 712 is turned off. Therefore, a positive potential is input from the power source 715 to the gate of the power switch 721, and the power switch 721 is turned on.
このように、駆動回路７０２からハイレベル電位またはローレベル電位をとるパルス信号が出力されることで、パワースイッチ７２１のオン、オフを制御することができる。パワースイッチ７２１を制御する制御方式としては、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式や、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式などの制御方式を用いることができる。 In this manner, the driving circuit 702 outputs a pulse signal having a high level potential or a low level potential, whereby the power switch 721 can be controlled to be turned on / off. As a control method for controlling the power switch 721, a control method such as a pulse width modulation (PWM) method or a pulse frequency modulation (PFM) method can be used.
ここで、トランジスタ７１１及びトランジスタ７１２に、上記実施の形態で例示したトランジスタを適用することができる。したがって、パワースイッチ７２１を高い電位で駆動させることができる。さらに、高温で安定した動作が可能であるため、高温環境下であっても安定してパワースイッチの動作を制御することができ、さらに発熱の大きなパワースイッチ７２１の近傍に配置することもできる。また、トランジスタ７１１及びトランジスタ７１２のスイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なバッファとすることができる。 Here, the transistor illustrated in the above embodiment can be used as the transistor 711 and the transistor 712. Therefore, the power switch 721 can be driven at a high potential. Furthermore, since stable operation is possible at high temperatures, the operation of the power switch can be controlled stably even in a high temperature environment, and the power switch 721 can be arranged near the power switch 721 that generates more heat. In addition, a large output current can be caused to flow by the switching operation of the transistors 711 and 712, and the off-state current can be reduced. Accordingly, power consumption can be reduced, and a buffer capable of high-speed operation can be obtained.
なお、図１９では負の電位を出力する電源７１６を設ける構成としたが、電源７１６を設けずにトランジスタ７１２のソースまたはドレインの他方に接地電位（または基準電位）が入力される構成としてもよい。 Note that although a power supply 716 that outputs a negative potential is provided in FIG. 19, a ground potential (or a reference potential) may be input to the other of the source and the drain of the transistor 712 without providing the power supply 716. .
また、インバータ７１３をトランジスタ７１１ではなくトランジスタ７１２側に電気的に接続する構成としてもよい。その場合、上記動作において、バッファ回路７０１からは上記とは反転した電位が出力される。 Alternatively, the inverter 713 may be electrically connected to the transistor 712 instead of the transistor 711. In that case, in the above operation, the buffer circuit 701 outputs a potential inverted from the above.
ここで、パワースイッチ７２１に換えて、バイポーラパワートランジスタ、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、トライアック、またはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスを用いることもできる。 Here, in place of the power switch 721, a bipolar power transistor, an insulated gate bipolar transistor (IGBT), a thyristor, a gate turn-off thyristor (GTO), a triac, or a MESFET (Metal Semiconductor Transistor Effect Transistor). A power device can also be used.
このとき、駆動回路７０２の出力信号は上記に限られず、それぞれの素子の駆動を制御するために適した信号を用いればよい。 At this time, the output signal of the driving circuit 702 is not limited to the above, and a signal suitable for controlling the driving of each element may be used.
図１９（Ｂ）には、パワースイッチ７２１に換えてＩＧＢＴ７２２を設けた場合について示している。 FIG. 19B shows a case where an IGBT 722 is provided instead of the power switch 721.
図１９で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIG. 19, the source electrode (first electrode) is electrically connected to the low potential side, and the drain electrode (second electrode) is electrically connected to the high potential side. It is assumed that it is connected. Further, the potential of the first gate electrode is controlled by the control circuit, and the potential exemplified above can be input to the second gate electrode, such as a potential lower than the potential applied to the source electrode by a wiring (not shown). That's fine.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態８）
本実施の形態では、本発明の一態様である酸化物半導体を備えるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
(Embodiment 8)
In this embodiment, a transistor including an oxide semiconductor which is one embodiment of the present invention is used, the memory content can be retained even in a state where power is not supplied, and the number of writings is not limited (memory) An example of the apparatus will be described with reference to the drawings.
図２０に半導体装置の回路図を示す。 FIG. 20 shows a circuit diagram of the semiconductor device.
図２０に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。 A semiconductor device illustrated in FIG. 20 includes a transistor 3200 using a first semiconductor material, a transistor 3300 using a second semiconductor material, and a capacitor 3400. Note that as the transistor 3300, the transistor described in the above embodiment can be used.
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を先の実施の形態で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。 Here, it is desirable that the first semiconductor material and the second semiconductor material have different band gaps. For example, the first semiconductor material is a semiconductor material other than an oxide semiconductor (such as silicon, germanium, silicon germanium, silicon carbide, or gallium arsenide), and the second semiconductor material is the oxide described in the above embodiment. It can be a semiconductor. A transistor using single crystal silicon or the like as a material other than an oxide semiconductor can easily operate at high speed. On the other hand, a transistor including an oxide semiconductor has low off-state current.
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。 The transistor 3300 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 3300 has low off-state current, stored data can be held for a long time by using the transistor 3300. In other words, since it is possible to obtain a semiconductor memory device that does not require a refresh operation or has a very low frequency of the refresh operation, power consumption can be sufficiently reduced.
図２０において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。 In FIG. 20, the first wiring 3001 is electrically connected to the source electrode of the transistor 3200, and the second wiring 3002 is electrically connected to the drain electrode of the transistor 3200. The third wiring 3003 is electrically connected to one of a source electrode and a drain electrode of the transistor 3300, and the fourth wiring 3004 is electrically connected to a gate electrode of the transistor 3300. The other of the gate electrode of the transistor 3200 and the source or drain electrode of the transistor 3300 is electrically connected to one of the electrodes of the capacitor 3400, and the fifth wiring 3005 is electrically connected to the other of the electrodes of the capacitor 3400. Connected.
図２０に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 In the semiconductor device illustrated in FIG. 20, by using the feature that the potential of the gate electrode of the transistor 3200 can be held, information can be written, held, and read as follows.
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。 Information writing and holding will be described. First, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the gate electrode of the transistor 3200 and the capacitor 3400. That is, predetermined charge is supplied to the gate electrode of the transistor 3200 (writing). Here, it is assumed that one of two charges (hereinafter, referred to as low level charge and high level charge) that gives two different potential levels is given. After that, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, whereby the charge given to the gate electrode of the transistor 3200 is held (held).
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 3300 is extremely small, the charge of the gate electrode of the transistor 3200 is held for a long time.
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (read potential) is applied to the fifth wiring 3005 in a state where a predetermined potential (constant potential) is applied to the first wiring 3001, the amount of charge held in the gate electrode of the transistor 3200 is increased. The second wiring 3002 has different potentials. In general, when the transistor 3200 is an n-channel transistor, the apparent threshold Vth_H in the case where a high level charge is applied to the gate electrode of the transistor 3200 is the case where the low level charge is applied to the gate electrode of the transistor 3200 This is because it becomes lower than the apparent threshold value Vth_L. Here, the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for turning on the transistor 3200. Therefore, when the potential of the fifth wiring 3005 is set to a potential V0 between Vth_H and Vth_L, the charge given to the gate electrode of the transistor 3200 can be determined. For example, in the case where a high-level charge is applied in writing, the transistor 3200 is turned on when the potential of the fifth wiring 3005 is V0 (> Vth_H). In the case where the low-level charge is supplied, the transistor 3200 remains in the “off state” even when the potential of the fifth wiring 3005 is V0 (<Vth_L). Therefore, the stored information can be read by determining the potential of the second wiring 3002.
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。 Note that in the case of using memory cells arranged in an array, it is necessary to read only information of a desired memory cell. In the case where information is not read out in this manner, a potential at which the transistor 3200 is turned off regardless of the state of the gate electrode, that is, a potential lower than Vth_H may be supplied to the fifth wiring 3005. Alternatively, a potential that turns on the transistor 3200 regardless of the state of the gate electrode, that is, a potential higher than Vth_L may be supplied to the fifth wiring 3005.
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。 In the semiconductor device described in this embodiment, stored data can be held for an extremely long time by using a transistor with an extremely small off-state current that uses an oxide semiconductor for a channel formation region. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced. In addition, stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。 In addition, in the semiconductor device described in this embodiment, high voltage is not needed for writing data and there is no problem of deterioration of elements. For example, unlike the conventional nonvolatile memory, it is not necessary to inject electrons into the floating gate or extract electrons from the floating gate, so that the problem of deterioration of the gate insulating layer does not occur at all. That is, in the semiconductor device according to the disclosed invention, the number of rewritable times that is a problem in the conventional nonvolatile memory is not limited, and the reliability is dramatically improved. Further, since data is written depending on the on / off state of the transistor, high-speed operation can be easily realized.
図２０で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIG. 20, the source electrode (first electrode) is electrically connected to the low potential side, and the drain electrode (second electrode) is electrically connected to the high potential side. It is assumed that it is connected. Further, the potential of the first gate electrode is controlled by a control circuit or the like, and the potential exemplified above can be input to the second gate electrode, such as a potential lower than the potential applied to the source electrode by a wiring (not shown). do it.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態９）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
(Embodiment 9)
In this embodiment, structural examples of the display panel of one embodiment of the present invention will be described.
［構成例］
図２１（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２１（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図２１（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
[Configuration example]
FIG. 21A is a top view of a display panel of one embodiment of the present invention, and FIG. 21B can be used when a liquid crystal element is applied to a pixel of the display panel of one embodiment of the present invention. It is a circuit diagram for demonstrating a pixel circuit. FIG. 21C is a circuit diagram illustrating a pixel circuit that can be used when an organic EL element is applied to a pixel of the display panel of one embodiment of the present invention.
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。 The transistor provided in the pixel portion can be formed according to the above embodiment mode. In addition, since the transistor can easily be an n-channel transistor, a part of the driver circuit that can be formed using an n-channel transistor is formed over the same substrate as the transistor in the pixel portion. In this manner, a highly reliable display device can be provided by using the transistor described in the above embodiment for the pixel portion and the driver circuit.
アクティブマトリクス型表示装置のブロック図の一例を図２１（Ａ）に示す。表示装置の基板９００上には、画素部９０１、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４を有する。画素部９０１には、複数の信号線が信号線駆動回路９０４から延伸して配置され、複数の走査線が第１の走査線駆動回路９０２、及び第２の走査線駆動回路９０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板９００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。 An example of a block diagram of an active matrix display device is shown in FIG. A pixel portion 901, a first scan line driver circuit 902, a second scan line driver circuit 903, and a signal line driver circuit 904 are provided over a substrate 900 of the display device. In the pixel portion 901, a plurality of signal lines are extended from the signal line driver circuit 904, and a plurality of scan lines are extended from the first scan line driver circuit 902 and the second scan line driver circuit 903. Has been placed. Note that pixels each having a display element are provided in a matrix in the intersection region between the scan line and the signal line. In addition, the substrate 900 of the display device is connected to a timing control circuit (also referred to as a controller or a control IC) through a connection unit such as an FPC (Flexible Printed Circuit).
図２１（Ａ）では、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号線駆動回路９０４は、画素部９０１と同じ基板９００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板９００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板９００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。 In FIG. 21A, the first scan line driver circuit 902, the second scan line driver circuit 903, and the signal line driver circuit 904 are formed over the same substrate 900 as the pixel portion 901. For this reason, the number of components such as a drive circuit provided outside is reduced, so that cost can be reduced. Further, when a drive circuit is provided outside the substrate 900, it is necessary to extend the wiring, and the number of connections between the wirings increases. In the case where the driver circuit is provided over the same substrate 900, the number of connections between the wirings can be reduced, and reliability or yield can be improved.
〔液晶パネル〕
また、画素の回路構成の一例を図２１（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
[LCD panel]
An example of a circuit configuration of the pixel is shown in FIG. Here, a pixel circuit which can be applied to a pixel of a VA liquid crystal display panel is shown.
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。 This pixel circuit can be applied to a configuration having a plurality of pixel electrode layers in one pixel. Each pixel electrode layer is connected to a different transistor, and each transistor is configured to be driven by a different gate signal. Thereby, the signals applied to the individual pixel electrode layers of the multi-domain designed pixels can be controlled independently.
トランジスタ９１６のゲート配線９１２と、トランジスタ９１７のゲート配線９１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層９１４は、トランジスタ９１６とトランジスタ９１７で共通に用いられている。トランジスタ９１６とトランジスタ９１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。 The gate wiring 912 of the transistor 916 and the gate wiring 913 of the transistor 917 are separated so that different gate signals can be given. On the other hand, the source or drain electrode layer 914 functioning as a data line is used in common for the transistor 916 and the transistor 917. As the transistor 916 and the transistor 917, the transistor described in the above embodiment can be used as appropriate. Thereby, a highly reliable liquid crystal display panel can be provided.
トランジスタ９１６と電気的に接続する第１の画素電極層と、トランジスタ９１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。 The shapes of the first pixel electrode layer electrically connected to the transistor 916 and the second pixel electrode layer electrically connected to the transistor 917 are described. The shapes of the first pixel electrode layer and the second pixel electrode layer are separated by a slit. The first pixel electrode layer has a V-shaped shape, and the second pixel electrode layer is formed so as to surround the outside of the first pixel electrode layer.
トランジスタ９１６のゲート電極はゲート配線９１２と接続され、トランジスタ９１７のゲート電極はゲート配線９１３と接続されている。ゲート配線９１２とゲート配線９１３に異なるゲート信号を与えてトランジスタ９１６とトランジスタ９１７の動作タイミングを異ならせ、液晶の配向を制御できる。 A gate electrode of the transistor 916 is connected to the gate wiring 912, and a gate electrode of the transistor 917 is connected to the gate wiring 913. By supplying different gate signals to the gate wiring 912 and the gate wiring 913, the operation timings of the transistor 916 and the transistor 917 are made different so that the alignment of the liquid crystal can be controlled.
また、容量配線９１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。 Further, a storage capacitor may be formed using the capacitor wiring 910, a gate insulating film functioning as a dielectric, and a capacitor electrode electrically connected to the first pixel electrode layer or the second pixel electrode layer.
マルチドメイン構造は、一画素に第１の液晶素子９１８と第２の液晶素子９１９を備える。第１の液晶素子９１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子９１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。 The multi-domain structure includes a first liquid crystal element 918 and a second liquid crystal element 919 in one pixel. The first liquid crystal element 918 includes a first pixel electrode layer, a counter electrode layer, and a liquid crystal layer therebetween, and the second liquid crystal element 919 includes a second pixel electrode layer, a counter electrode layer, and a liquid crystal layer therebetween. Consists of.
なお、図２１（Ｂ）に示す画素回路は、これに限定されない。例えば、図２１（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。 Note that the pixel circuit illustrated in FIG. 21B is not limited thereto. For example, a switch, a resistor, a capacitor, a transistor, a sensor, a logic circuit, or the like may be newly added to the pixel illustrated in FIG.
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２１（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
[Organic EL panel]
Another example of the circuit configuration of the pixel is shown in FIG. Here, a pixel structure of a display panel using an organic EL element is shown.
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 In the organic EL element, by applying a voltage to the light-emitting element, electrons are injected from one of the pair of electrodes and holes from the other into the layer containing the light-emitting organic compound, and a current flows. Then, by recombination of electrons and holes, the light-emitting organic compound forms an excited state, and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light-emitting element is referred to as a current-excitation light-emitting element.
図２１（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。 FIG. 21C illustrates an example of an applicable pixel circuit. Here, an example in which two n-channel transistors are used for one pixel is shown. Note that the metal oxide film of one embodiment of the present invention can be used for a channel formation region of an n-channel transistor. In addition, digital time grayscale driving can be applied to the pixel circuit.
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。 An applicable pixel circuit configuration and pixel operation when digital time gray scale driving is applied will be described.
画素９２０は、スイッチング用トランジスタ９２１、駆動用トランジスタ９２２、発光素子９２４及び容量素子９２３を有している。スイッチング用トランジスタ９２１は、ゲート電極層が走査線９２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線９２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ９２２のゲート電極層に接続されている。駆動用トランジスタ９２２は、ゲート電極層が容量素子９２３を介して電源線９２７に接続され、第１電極が電源線９２７に接続され、第２電極が発光素子９２４の第１電極（画素電極）に接続されている。発光素子９２４の第２電極は共通電極９２８に相当する。共通電極９２８は、同一基板上に形成される共通電位線と電気的に接続される。 The pixel 920 includes a switching transistor 921, a driving transistor 922, a light emitting element 924, and a capacitor 923. The switching transistor 921 has a gate electrode layer connected to the scanning line 926, a first electrode (one of the source electrode layer and the drain electrode layer) connected to the signal line 925, and a second electrode (the source electrode layer and the drain electrode layer). Is connected to the gate electrode layer of the driving transistor 922. In the driving transistor 922, the gate electrode layer is connected to the power supply line 927 through the capacitor 923, the first electrode is connected to the power supply line 927, and the second electrode is connected to the first electrode (pixel electrode) of the light emitting element 924. It is connected. The second electrode of the light emitting element 924 corresponds to the common electrode 928. The common electrode 928 is electrically connected to a common potential line formed over the same substrate.
スイッチング用トランジスタ９２１および駆動用トランジスタ９２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。 The transistor described in the above embodiment can be used as appropriate as the switching transistor 921 and the driving transistor 922. Thereby, an organic EL display panel with high reliability can be provided.
発光素子９２４の第２電極（共通電極９２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線９２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子９２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子９２４に印加することにより、発光素子９２４に電流を流して発光させる。なお、発光素子９２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。 The potential of the second electrode (common electrode 928) of the light emitting element 924 is set to a low power supply potential. Note that the low power supply potential is a potential lower than the high power supply potential set to the power supply line 927. For example, GND, 0 V, or the like can be set as the low power supply potential. A high power supply potential and a low power supply potential are set so as to be equal to or higher than the threshold voltage in the forward direction of the light emitting element 924, and the potential difference is applied to the light emitting element 924, thereby causing the light emitting element 924 to emit light. Note that the forward voltage of the light-emitting element 924 refers to a voltage for obtaining desired luminance, and includes at least a forward threshold voltage.
なお、容量素子９２３は駆動用トランジスタ９２２のゲート容量を代用することにより省略できる。駆動用トランジスタ９２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。 Note that the capacitor 923 can be omitted by substituting the gate capacitance of the driving transistor 922. As for the gate capacitance of the driving transistor 922, a capacitance may be formed between the channel formation region and the gate electrode layer.
次に、駆動用トランジスタ９２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ９２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ９２２に入力する。なお、駆動用トランジスタ９２２を線形領域で動作させるために、電源線９２７の電圧よりも高い電圧を駆動用トランジスタ９２２のゲート電極層にかける。また、信号線９２５には、電源線電圧に駆動用トランジスタ９２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。 Next, signals input to the driving transistor 922 are described. In the case of the voltage input voltage driving method, a video signal that causes the driving transistor 922 to be sufficiently turned on or off is input to the driving transistor 922. Note that a voltage higher than the voltage of the power supply line 927 is applied to the gate electrode layer of the driving transistor 922 in order to operate the driving transistor 922 in a linear region. In addition, a voltage equal to or higher than a value obtained by adding the threshold voltage Vth of the driving transistor 922 to the power supply line voltage is applied to the signal line 925.
アナログ階調駆動を行う場合、駆動用トランジスタ９２２のゲート電極層に発光素子９２４の順方向電圧に駆動用トランジスタ９２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ９２２が飽和領域で動作するようにビデオ信号を入力し、発光素子９２４に電流を流す。また、駆動用トランジスタ９２２を飽和領域で動作させるために、電源線９２７の電位を、駆動用トランジスタ９２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子９２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。 When analog grayscale driving is performed, a voltage equal to or higher than the value obtained by adding the threshold voltage Vth of the driving transistor 922 to the forward voltage of the light emitting element 924 is applied to the gate electrode layer of the driving transistor 922. Note that a video signal is input so that the driving transistor 922 operates in a saturation region, and a current is supplied to the light-emitting element 924. In addition, the potential of the power supply line 927 is set higher than the gate potential of the driving transistor 922 in order to operate the driving transistor 922 in the saturation region. By making the video signal analog, current corresponding to the video signal can be supplied to the light emitting element 924 to perform analog gradation driving.
なお、画素回路の構成は、図２１（Ｃ）に示す画素構成に限定されない。例えば、図２１（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。 Note that the structure of the pixel circuit is not limited to the pixel structure illustrated in FIG. For example, a switch, a resistor, a capacitor, a sensor, a transistor, a logic circuit, or the like may be added to the pixel circuit illustrated in FIG.
図２１で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。 When the transistor illustrated in the above embodiment is applied to the circuit illustrated in FIG. 21, the source electrode (first electrode) is electrically connected to the low potential side, and the drain electrode (second electrode) is electrically connected to the high potential side. It is assumed that it is connected. Further, the potential of the first gate electrode is controlled by a control circuit or the like, and the potential exemplified above can be input to the second gate electrode, such as a potential lower than the potential applied to the source electrode by a wiring (not shown). do it.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態１０）
本発明の一態様に係る半導体装置（電力変換回路、電源回路、バッファ回路などを含む）は、機器への電力の供給を制御するのに適しており、特に大きな電力が必要な機器に好適に用いることができる。例えば、モーターなどの電力によりその駆動が制御される駆動部を備える機器や、電力により加熱または冷却を制御する機器などに好適に用いることができる。
(Embodiment 10)
A semiconductor device (including a power conversion circuit, a power supply circuit, a buffer circuit, and the like) according to one embodiment of the present invention is suitable for controlling supply of power to a device, and particularly suitable for a device that requires large power. Can be used. For example, it can be suitably used for a device including a driving unit whose driving is controlled by electric power such as a motor, or a device for controlling heating or cooling by electric power.
本発明の一態様に係る半導体装置を用いることのできる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などがある。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、扇風機、ドライヤー、エアコンディショナーなどの空調設備、エレベータやエスカレータなどの昇降設備、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、電動ミシン、電動工具、半導体試験装置、などが挙げられる。また、本発明の一態様に係る半導体装置は、電力を用いて電動機により推進する移動体に用いられていてもよい。上記移動体には、自動車（自動二輪車、三輪以上の普通自動車）、電動アシスト自転車を含む原動機付自転車、航空機、船舶、鉄道車両などが、その範疇に含まれる。また、食品、家電製品、上記移動体、鉄鋼、半導体機器、土木、建築、建設などのあらゆる分野で用いられる産業用ロボットの駆動の制御に用いることもできる。 As an electronic device that can use the semiconductor device according to one embodiment of the present invention, a display device, a personal computer, an image reproducing device including a recording medium (typically, a recording medium such as a DVD: Digital Versatile Disc, A device having a display capable of displaying the image). In addition, as an electronic device in which the semiconductor device according to one embodiment of the present invention can be used, a mobile phone, a game machine including a portable type, a portable information terminal, an electronic book, a video camera, a digital still camera, a goggle type display (head Mount display), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, printer multifunction devices, automatic teller machines (ATMs), vending machines, microwave ovens, etc. Air conditioner such as equipment, electric rice cooker, electric washing machine, electric fan, dryer, air conditioner, elevator equipment such as elevator and escalator, electric refrigerator, electric freezer, electric refrigerator-freezer, electric sewing machine, electric tool, semiconductor test equipment, etc. Is mentioned. The semiconductor device according to one embodiment of the present invention may be used for a moving body that is propelled by an electric motor using electric power. Examples of the moving body include automobiles (motorcycles, ordinary automobiles of three or more wheels), motorbikes including electric assist bicycles, airplanes, ships, and railway vehicles. It can also be used to control the driving of industrial robots used in all fields such as food, home appliances, mobile bodies, steel, semiconductor equipment, civil engineering, architecture, and construction.
以下では、電子機器の具体例を図２２に示す。 Hereinafter, a specific example of the electronic device is illustrated in FIG.
図２２（Ａ）は電子レンジ１４００であり、筐体１４０１と、被処理物を載置するための処理室１４０２と、表示部１４０３と、操作盤などの入力装置１４０４と、筐体１４０１の内部に設置されている高周波発生装置から発生した電磁波を、処理室１４０２に供給する照射部１４０５とを、有する。 FIG. 22A illustrates a microwave oven 1400, which includes a housing 1401, a processing chamber 1402 for placing an object to be processed, a display portion 1403, an input device 1404 such as an operation panel, and the inside of the housing 1401. And an irradiation unit 1405 for supplying an electromagnetic wave generated from the high-frequency generator installed in the processing chamber 1402.
本発明の一態様に係る半導体装置は、例えば、高周波発生装置への電力の供給を制御する電源回路に用いることができる。 The semiconductor device according to one embodiment of the present invention can be used for, for example, a power supply circuit that controls supply of electric power to a high-frequency generator.
図２２（Ｂ）は洗濯機１４１０であり、筐体１４１１と、筐体１４１１内に設けられた洗濯槽の入り口を、開閉させる開閉部１４１２と、操作盤などの入力装置１４１３と、洗濯槽の給水口１４１４とを、有する。 FIG. 22B illustrates a washing machine 1410, which includes a housing 1411, an opening / closing portion 1412 that opens and closes an entrance of a laundry tub provided in the housing 1411, an input device 1413 such as an operation panel, And a water supply port 1414.
本発明の一態様に係る半導体装置は、例えば、洗濯槽の回転を制御するモーターへの電力の供給を制御する回路に用いることができる。 The semiconductor device according to one embodiment of the present invention can be used, for example, in a circuit that controls supply of electric power to a motor that controls rotation of a washing tub.
図２２（Ｃ）は、電気冷凍冷蔵庫の一例である。図２２（Ｃ）に示す電子機器は、筐体１４５１と、冷蔵室用扉１４５２と、冷凍室用扉１４５３と、を備える。 FIG. 22C illustrates an example of an electric refrigerator-freezer. An electronic device illustrated in FIG. 22C includes a housing 1451, a refrigerator door 1452, and a freezer door 1453.
図２２（Ｃ）に示す電子機器は、筐体１４５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、筐体１４５１内部の温度に応じて、または冷蔵室用扉１４５２及び冷凍室用扉１４５３の開閉に従って、筐体１４５１内の半導体装置に対する電源電圧の供給を制御できる。 An electronic device illustrated in FIG. 22C includes a semiconductor device that is one embodiment of the present invention inside a housing 1451. With the above structure, for example, supply of power supply voltage to the semiconductor device in the housing 1451 can be controlled in accordance with the temperature inside the housing 1451 or in accordance with opening and closing of the refrigerator door 1452 and the freezer door 1453. .
図２２（Ｄ）は、エアコンディショナーの一例である。図２２（Ｄ）に示す電子機器は、室内機１４６０及び室外機１４６４により構成される。 FIG. 22D illustrates an example of an air conditioner. The electronic device illustrated in FIG. 22D includes an indoor unit 1460 and an outdoor unit 1464.
室内機１４６０は、筐体１４６１と、送風口１４６２と、を備える。 The indoor unit 1460 includes a housing 1461 and an air outlet 1462.
図２２（Ｄ）に示す電子機器は、筐体１４６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、または室内の温度や湿度に応じて、筐体１４６１内の半導体装置に対する電源電圧の供給を制御できる。 An electronic device illustrated in FIG. 22D includes a semiconductor device that is one embodiment of the present invention inside a housing 1461. With the above structure, for example, supply of power supply voltage to the semiconductor device in the housing 1461 can be controlled in accordance with a signal from a remote controller or in accordance with indoor temperature or humidity.
また、本発明の一態様の半導体装置は、室外機１４６４が有するファンの回転を制御するモーターへの電力の供給を制御する回路にも用いることができる。 The semiconductor device of one embodiment of the present invention can also be used for a circuit that controls supply of electric power to a motor that controls rotation of a fan included in the outdoor unit 1464.
なお、図２２（Ｄ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。 Note that FIG. 22D illustrates a separate type air conditioner including an indoor unit and an outdoor unit. However, the air conditioner includes the functions of the indoor unit and the outdoor unit in one housing. There may be.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
（実施の形態１１）
本実施の形態では、本発明の一態様の半導体装置が適用された電子機器の構成例について説明する。
(Embodiment 11)
In this embodiment, structural examples of electronic devices to which the semiconductor device of one embodiment of the present invention is applied will be described.
図２３は、本発明の一態様の半導体装置を含む電子機器の外観図である。 FIG. 23 is an external view of an electronic device including the semiconductor device of one embodiment of the present invention.
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。 Examples of the electronic device include a television device (also referred to as a television or a television receiver), a monitor for a computer, a camera such as a digital camera or a digital video camera, a digital photo frame, a mobile phone (a mobile phone or a mobile phone). Large-sized game machines such as portable game machines, portable information terminals, sound reproduction apparatuses, and pachinko machines.
図２３（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。 FIG. 23A illustrates a portable information terminal, which includes a main body 1001, a housing 1002, display portions 1003a and 1003b, and the like. The display portion 1003b is a touch panel, and screen operations and character input can be performed by touching a keyboard button 1004 displayed on the display portion 1003b. Of course, the display unit 1003a may be configured as a touch panel. By manufacturing a liquid crystal panel or an organic light-emitting panel using the transistor described in the above embodiment as a switching element and applying it to the display portions 1003a and 1003b, a highly reliable portable information terminal can be obtained.
図２３（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。 A portable information terminal illustrated in FIG. 23A has a function of displaying various information (a still image, a moving image, a text image, and the like), a function of displaying a calendar, a date, a time, or the like on a display portion, and a display on the display portion. It is possible to have a function of operating or editing the processed information, a function of controlling processing by various software (programs), and the like. In addition, an external connection terminal (such as an earphone terminal or a USB terminal), a recording medium insertion portion, or the like may be provided on the rear surface or side surface of the housing.
また、図２３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。 In addition, the portable information terminal illustrated in FIG. 23A may be configured to transmit and receive information wirelessly. It is also possible to adopt a configuration in which desired book data or the like is purchased and downloaded from an electronic book server wirelessly.
図２３（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、より信頼性の高い携帯音楽プレイヤーとすることができる。 FIG. 23B shows a portable music player. A main body 1021 is provided with a display portion 1023, a fixing portion 1022 to be attached to the ear, a speaker, operation buttons 1024, an external memory slot 1025, and the like. By manufacturing a liquid crystal panel or an organic light-emitting panel using the transistor described in the above embodiment as a switching element and applying it to the display portion 1023, a portable music player with higher reliability can be obtained.
さらに、図２３（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。 Furthermore, if the portable music player shown in FIG. 23B has an antenna, a microphone function, and a wireless function and is linked to a mobile phone, a wireless hands-free conversation is possible while driving a passenger car or the like.
図２３（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。上記実施の形態で説明するトランジスタを表示パネル１０３２に適用することにより、信頼性の高い携帯電話とすることができる。 FIG. 23C illustrates a mobile phone, which includes two housings, a housing 1030 and a housing 1031. The housing 1031 includes a display panel 1032, a speaker 1033, a microphone 1034, a pointing device 1036, a camera lens 1037, an external connection terminal 1038, and the like. The housing 1030 is provided with a solar battery cell 1040 for charging the mobile phone, an external memory slot 1041, and the like. The antenna is incorporated in the housing 1031. By applying the transistor described in the above embodiment to the display panel 1032, a highly reliable mobile phone can be obtained.
また、表示パネル１０３２はタッチパネルを備えており、図２３（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。 The display panel 1032 includes a touch panel. A plurality of operation keys 1035 displayed as images is illustrated by dashed lines in FIG. Note that a booster circuit for boosting the voltage output from the solar battery cell 1040 to a voltage required for each circuit is also mounted.
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも上記実施の形態で説明するトランジスタを適用することができる。 For example, the transistor described in the above embodiment can also be used as a power transistor used in a power supply circuit such as a booster circuit.
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図２３（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。 In the display panel 1032, the display direction can be appropriately changed depending on a usage pattern. In addition, since the camera lens 1037 is provided on the same surface as the display panel 1032, a videophone can be used. The speaker 1033 and the microphone 1034 can be used for videophone calls, recording and playing sound, and the like as well as voice calls. Further, the housing 1030 and the housing 1031 can be slid to be in an overlapped state from the deployed state as illustrated in FIG. 23C, and thus can be reduced in size to be portable.
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。 The external connection terminal 1038 can be connected to an AC adapter and various types of cables such as a USB cable, and charging and data communication with a personal computer are possible. In addition, a recording medium can be inserted into the external memory slot 1041 so that a larger amount of data can be stored and moved.
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。 In addition to the above functions, an infrared communication function, a television reception function, or the like may be provided.
図２３（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内蔵されている。上記実施の形態で説明するトランジスタを表示部１０５３およびＣＰＵに適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。 FIG. 23D illustrates an example of a television set. In the television device 1050, a display portion 1053 is incorporated in a housing 1051. An image can be displayed on the display portion 1053. In addition, a CPU is incorporated in a stand 1055 that supports the housing 1051. By applying the transistor described in the above embodiment to the display portion 1053 and the CPU, the television set 1050 with high reliability can be provided.
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。 The television device 1050 can be operated with an operation switch provided in the housing 1051 or a separate remote controller. Further, the remote controller may be provided with a display unit that displays information output from the remote controller.
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。 Note that the television set 1050 is provided with a receiver, a modem, and the like. General TV broadcasts can be received by a receiver, and connected to a wired or wireless communication network via a modem, so that it can be unidirectional (sender to receiver) or bidirectional (sender and receiver). It is also possible to perform information communication between each other or between recipients).
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。 In addition, the television device 1050 includes an external connection terminal 1054, a storage medium playback / recording unit 1052, and an external memory slot. The external connection terminal 1054 can be connected to various types of cables such as a USB cable, and data communication with a personal computer or the like is possible. The storage medium playback / recording unit 1052 can insert a disk-shaped recording medium, read data stored in the recording medium, and write data to the recording medium. In addition, an image, a video, or the like stored in the external memory 1056 inserted into the external memory slot can be displayed on the display portion 1053.
また、上記実施の形態で説明するトランジスタのオフリーク電流が極めて小さい場合は、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。 Further, in the case where the off-leakage current of the transistor described in the above embodiment is extremely small, by applying the transistor to the external memory 1056 or the CPU, the highly reliable television device 1050 whose power consumption is sufficiently reduced is described. can do.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments described in this specification.
１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ａ 電極
１０３ｂ 電極
１０４ 絶縁層
１０５ ゲート電極
１０５ａ ゲート電極
１０５ｂ ゲート電極
１０６ 絶縁層
１０７ 絶縁層
１０８ 絶縁層
１０９ 絶縁層
１１１ａ 配線
１１１ｂ 配線
１１１ｃ 配線
１２１ 酸化物層
１２２ 酸化物層
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
４００ 電源回路
４０１ パワースイッチ
４０２ パワースイッチ
４０３ 電圧調整部
４０４ 蓄電装置
４０５ 補助電源
４０６ 電圧発生回路
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ 無線信号入力回路
４１３ 制御回路
４１４ 容量素子
４１５ 容量素子
４１６ 電源
４１７ 負荷
５０１ ＤＣＤＣコンバータ
５０２ 容量素子
５０３ トランジスタ
５０４ 制御回路
５０５ ダイオード
５０６ コイル
５０７ 容量素子
５０８ 負荷
５１１ ＤＣＤＣコンバータ
５１２ 容量素子
５１３ トランジスタ
５１４ 制御回路
５１５ 変圧器
５１６ ダイオード
５１７ 容量素子
５１８ 負荷
６０１ インバータ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 制御回路
７０１ バッファ回路
７０２ 駆動回路
７１１ トランジスタ
７１２ トランジスタ
７１３ インバータ
７１５ 電源
７１６ 電源
７２１ パワースイッチ
７２２ ＩＧＢＴ
９００ 基板
９０１ 画素部
９０２ 走査線駆動回路
９０３ 走査線駆動回路
９０４ 信号線駆動回路
９１０ 容量配線
９１２ ゲート配線
９１３ ゲート配線
９１４ ドレイン電極層
９１６ トランジスタ
９１７ トランジスタ
９１８ 液晶素子
９１９ 液晶素子
９２０ 画素
９２１ スイッチング用トランジスタ
９２２ 駆動用トランジスタ
９２３ 容量素子
９２４ 発光素子
９２５ 信号線
９２６ 走査線
９２７ 電源線
９２８ 共通電極
１００１ 本体
１００２ 筐体
１００３ａ 表示部
１００３ｂ 表示部
１００４ キーボードボタン
１０２１ 本体
１０２２ 固定部
１０２３ 表示部
１０２４ 操作ボタン
１０２５ 外部メモリスロット
１０３０ 筐体
１０３１ 筐体
１０３２ 表示パネル
１０３３ スピーカー
１０３４ マイクロフォン
１０３５ 操作キー
１０３６ ポインティングデバイス
１０３７ カメラ用レンズ
１０３８ 外部接続端子
１０４０ 太陽電池セル
１０４１ 外部メモリスロット
１０５０ テレビジョン装置
１０５１ 筐体
１０５２ 記憶媒体再生録画部
１０５３ 表示部
１０５４ 外部接続端子
１０５５ スタンド
１０５６ 外部メモリ
１４００ 電子レンジ
１４０１ 筐体
１４０２ 処理室
１４０３ 表示部
１４０４ 入力装置
１４０５ 照射部
１４１０ 洗濯機
１４１１ 筐体
１４１２ 開閉部
１４１３ 入力装置
１４１４ 給水口
１４５１ 筐体
１４５２ 冷蔵室用扉
１４５３ 冷凍室用扉
１４６０ 室内機
１４６１ 筐体
１４６２ 送風口
１４６４ 室外機
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
100 transistor 101 substrate 102 semiconductor layer 103a electrode 103b electrode 104 insulating layer 105 gate electrode 105a gate electrode 105b gate electrode 106 insulating layer 107 insulating layer 108 insulating layer 109 insulating layer 111a wiring 111b wiring 111c wiring 121 oxide layer 122 oxide layer 200 Transistor 210 Transistor 220 Transistor 400 Power supply circuit 401 Power switch 402 Power switch 403 Voltage adjustment unit 404 Power storage device 405 Auxiliary power supply 406 Voltage generation circuit 407 Transistor 408 Transistor 409 Transistor 410 Transistor 411 Wireless signal input circuit 413 Control circuit 414 Capacitance element 415 Capacitance element 416 Power supply 417 Load 501 DCDC converter 502 Capacitance element 503 Transistor 504 Control circuit 05 diode 506 coil 507 capacitive element 508 load 511 DCDC converter 512 capacitive element 513 transistor 514 control circuit 515 transformer 516 diode 517 capacitive element 518 load 601 inverter 602 transistor 603 transistor 604 transistor 605 transistor 606 control circuit 701 buffer circuit 702 drive circuit 711 Transistor 712 Transistor 713 Inverter 715 Power supply 716 Power supply 721 Power switch 722 IGBT
900 Substrate 901 Pixel portion 902 Scan line driver circuit 903 Scan line driver circuit 904 Signal line driver circuit 910 Capacitive wiring 912 Gate wiring 913 Gate wiring 914 Drain electrode layer 916 Transistor 917 Transistor 918 Liquid crystal element 919 Liquid crystal element 920 Pixel 921 Switching transistor 922 Driving transistor 923 Capacitor element 924 Light emitting element 925 Signal line 926 Scan line 927 Power line 928 Common electrode 1001 Main body 1002 Case 1003a Display unit 1003b Display unit 1004 Keyboard button 1021 Main unit 1022 Fixed unit 1023 Display unit 1024 Operation button 1025 External memory slot 1030 Case 1031 Case 1032 Display panel 1033 Speaker 1034 Microphone 1035 Operation key 1036 Pointing Vise 1037 Camera lens 1038 External connection terminal 1040 Solar cell 1041 External memory slot 1050 Television device 1051 Case 1052 Storage medium playback recording unit 1053 Display unit 1054 External connection terminal 1055 Stand 1056 External memory 1400 Microwave oven 1401 Case 1402 Processing Room 1403 Display unit 1404 Input device 1405 Irradiation unit 1410 Washing machine 1411 Case 1412 Opening / closing unit 1413 Input device 1414 Water supply port 1451 Case 1452 Refrigeration room door 1453 Freezer compartment door 1460 Indoor unit 1461 Case 1462 Blower port 1464 Outdoor unit 3001 Wiring 3002 Wiring 3003 Wiring 3004 Wiring 3005 Wiring 3200 Transistor 3300 Transistor 3400 Capacitance element
Claims (5)
前記酸化物半導体層を挟んで上下に位置する第１のゲート電極及び第２のゲート電極と、
前記酸化物半導体層と前記第１のゲート電極との間の第１のゲート絶縁層と、
前記酸化物半導体層と前記第２のゲート電極との間の第２のゲート絶縁層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、を有するトランジスタであって、
前記酸化物半導体層は、前記ソース電極と重なる第１の領域と、前記ドレイン電極と重なる第２の領域と、前記第１の領域と前記第２の領域との間において、前記ソース電極及び前記ドレイン電極とは重ならない第３の領域とを有し、
前記第３の領域は、前記第２のゲート電極と重なる第４の領域と、前記第１の領域と前記第４の領域との間の第５の領域と、前記第２の領域と前記第４の領域との間の第６の領域と、を有し、
前記第３の領域は全て、前記第１のゲート電極と重なり、
前記第１のゲート電極のチャネル長方向の長さは、前記第２のゲート電極のチャネル長方向の長さよりも長く、
前記第１のゲート電極は、前記第２のゲート絶縁層、前記酸化物半導体層、及び前記第１のゲート絶縁層を介して、前記第２のゲート電極の上方に位置し、
前記第１のゲート電極は、前記トランジスタのスイッチング動作を制御する機能を有し、
前記第２のゲート電極は、前記トランジスタのしきい値電圧を制御する機能を有することを特徴とするトランジスタ。 An oxide semiconductor layer;
A first gate electrode and a second gate electrode positioned above and below the oxide semiconductor layer;
A first gate insulating layer between the oxide semiconductor layer and the first gate electrode;
A second gate insulating layer between the oxide semiconductor layer and the second gate electrode;
A transistor which have a, a source electrode and a drain electrode in contact with the oxide semiconductor layer,
The oxide semiconductor layer includes a first region that overlaps the source electrode, a second region that overlaps the drain electrode, and the source electrode and the second region between the first region and the second region. A third region that does not overlap the drain electrode;
The third region includes a fourth region overlapping with the second gate electrode, a fifth region between the first region and the fourth region, the second region, and the second region. A sixth region between the four regions, and
All of the third region overlaps the first gate electrode;
The channel length direction of the length of the first gate electrode, rather long than the channel length direction of the length of the second gate electrode,
The first gate electrode is located above the second gate electrode through the second gate insulating layer, the oxide semiconductor layer, and the first gate insulating layer,
The first gate electrode has a function of controlling a switching operation of the transistor;
The transistor, wherein the second gate electrode has a function of controlling a threshold voltage of the transistor .
前記酸化物半導体層を挟んで上下に位置する第１のゲート電極及び第２のゲート電極と、A first gate electrode and a second gate electrode positioned above and below the oxide semiconductor layer;
前記酸化物半導体層と前記第１のゲート電極との間の第１のゲート絶縁層と、A first gate insulating layer between the oxide semiconductor layer and the first gate electrode;
前記酸化物半導体層と前記第２のゲート電極との間の第２のゲート絶縁層と、A second gate insulating layer between the oxide semiconductor layer and the second gate electrode;
前記酸化物半導体層と接するソース電極及びドレイン電極と、を有するトランジスタであって、A transistor having a source electrode and a drain electrode in contact with the oxide semiconductor layer,
前記酸化物半導体層は、前記ソース電極と重なる第１の領域と、前記ドレイン電極と重なる第２の領域と、前記第１の領域と前記第２の領域との間において、前記ソース電極及び前記ドレイン電極とは重ならない第３の領域とを有し、The oxide semiconductor layer includes a first region that overlaps the source electrode, a second region that overlaps the drain electrode, and the source electrode and the second region between the first region and the second region. A third region that does not overlap the drain electrode;
前記第３の領域は、前記第２のゲート電極と重なる第４の領域と、前記第１の領域と前記第４の領域との間の第５の領域と、前記第２の領域と前記第４の領域との間の第６の領域と、を有し、The third region includes a fourth region overlapping with the second gate electrode, a fifth region between the first region and the fourth region, the second region, and the second region. A sixth region between the four regions, and
前記第３の領域は全て、前記第１のゲート電極と重なり、All of the third region overlaps the first gate electrode;
前記第１のゲート電極のチャネル長方向の長さは、前記第２のゲート電極のチャネル長方向の長さよりも長く、The length of the first gate electrode in the channel length direction is longer than the length of the second gate electrode in the channel length direction,
前記第１のゲート電極は、前記第２のゲート絶縁層、前記酸化物半導体層、及び前記第１のゲート絶縁層を介して、前記第２のゲート電極の上方に位置し、The first gate electrode is located above the second gate electrode through the second gate insulating layer, the oxide semiconductor layer, and the first gate insulating layer,
前記第１のゲート絶縁層の材料は、前記第２のゲート絶縁層の材料と同じであり、The material of the first gate insulating layer is the same as the material of the second gate insulating layer,
前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚よりも小さいことを特徴とするトランジスタ。The transistor is characterized in that the thickness of the first gate insulating layer is smaller than the thickness of the second gate insulating layer.
前記第６の領域のチャネル長方向の長さは、前記第５の領域のチャネル長方向の長さよりも長いことを特徴とするトランジスタ。 In claim 1 or claim 2 ,
The length in the channel length direction of the sixth region, the transistor according to claim longer than the length in the channel length direction of the fifth region.
前記ソース電極及び前記ドレイン電極の一方は、前記酸化物半導体層と重なる開口を有する環状の上面形状を有し、
前記ソース電極及び前記ドレイン電極の他方は、前記開口の内側に設けられることを特徴とするトランジスタ。 In any one of Claim 1 thru | or 3 ,
One of the source electrode and the drain electrode has an annular top surface shape having an opening overlapping the oxide semiconductor layer,
The other of the source electrode and the drain electrode, a transistor, characterized in that provided inside the opening.
前記酸化物半導体層と前記第１のゲート絶縁層との間の第１の酸化物層と、
前記酸化物半導体層と前記第２のゲート絶縁層との間の第２の酸化物層と、有し、
前記第１の酸化物層及び前記第２の酸化物層は、前記酸化物半導体層が有する金属元素と同じ金属元素を一種以上有することを特徴とするトランジスタ。 In any one of claims 1 to 4,
A first oxide layer between the oxide semiconductor layer and the first gate insulating layer;
A second oxide layer between the oxide semiconductor layer and the second gate insulating layer;
The first oxide layer and said second oxide layer, a transistor and having the oxide semiconductor layer of one or more of the same metal element as the metal element included in the.
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