JP6245007B2 - ゲートバイアス回路 - Google Patents
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Description
図1は、この発明に係る実施の形態1によるゲートバイアス回路の構成を示す図である。図1において、実施の形態1によるゲートバイアス回路100は、入力端子1と、出力端子2と、ゲートバイアス端子3と、主線路101と、バイアス線路6が設けられる。
図2は、実施の形態1によるゲートバイアス回路における周波数特性を示す図であって、(a)は入力端子1と出力端子2の間の通過特性を示し、(b)は出力端子2から出力端子1を見た反射特性を示す。図3は、FET増幅器4に電力の大きい信号が入力される大信号動作時の、FET増幅器4のゲート電流とドレイン電流の関係を示す図である。ゲートバイアス回路100における出力端子2からFET増幅器4に入力される信号の一部は、FET増幅器4のゲート14で反射信号16として反射する。
このように、電波吸収体7の有無により、特に周波数f0/2、3f0/2(Nf0/2;N=奇数)において、FET増幅器4の安定性が大きく異なる。
図4は、図1で説明した実施の形態1によるゲートバイアス回路100の第1の実装例を示す図であり、(a)は上面図、(b)は断面図を示す。図4において、ゲートバイアス回路100は、多層基板10に実装される。主線路101及びバイアス線路6は、多層基板10の表面に形成される。入力端子1及び出力端子2は、多層基板10の表面に形成される。多層基板10は、裏面にグランドパターン11が形成されている。バイアス線路6は、交点8で主線路101に接続されている。オープンスタブ5は、ゲートバイアス端子3と交点8の間で、バイアス線路6に接続される。
なお、多層基板10の代わりに単層基板を用いても良い。
なお、多層基板10、多層基板12の代わりに単層基板を用いても良い。
図6において、入力端子1と出力端子2を結ぶ主線路101の電磁界に対して、電波吸収効果を小さくするために交点8側の電波吸収体7をテーパ形状18としている。その他の角は円弧形状または多角形状19のいずれであってもよい。
Claims (2)
- 多層基板の内層に形成され、当該多層基板の上下層のグランドパターンに挟まれてトリプレート線路を形成し、入力端子と、増幅器のゲートに接続される出力端子との間を接続する主線路と、
上記多層基板の内層に形成され、当該多層基板の上下層のグランドパターンに挟まれてトリプレート線路を形成し、一端が上記入力端子と上記出力端子の間で主線路に接続され、他端がゲートバイアス端子に接続されるバイアス線路と、
上記バイアス線路に接続されるオープンスタブと、
上記主線路と上記バイアス線路の交点とオープンスタブの間で、上記バイアス線路を取り囲むように上記バイアス線路の上下に接するように、上記多層基板の内層に充填された磁性体系非導電性の電波吸収体と、
を備えたゲートバイアス回路。 - 上記電波吸収体におけるバイアス線路と主線路との交点側をテーパ形状とし、その他の角は円弧形状または多角形状とする請求項1記載のゲートバイアス回路。
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