JP6241156B2 - 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 - Google Patents
並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 Download PDFInfo
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Description
2 主制御部
3 主記憶部
10 受信回路
11 PLL
12 DLL(遅延同期ループ部)
13 第1フリップフロップ(第1記憶部)
14 第2フリップフロップ(第2記憶部)
15 判定部
16 比較部
17 DLL制御部(位相決定部)
20 メモリーカード
Claims (11)
- 基準クロックの位相に対して同じか又は遅延する複数の遅延位相の各々について、前記基準クロックと同期して送信される試験用の並列データを、前記遅延位相を有する遅延クロックと、前記遅延クロックが有する遅延位相に隣接する他の遅延位相を有する隣接遅延クロックとに同期して受信し、
前記複数の遅延位相の各々について、前記遅延位相を有する遅延クロックで受信した並列データが正しく受信できたかを判定し、且つ、前記遅延位相を有する遅延クロックで受信した並列データと、前記他の遅延位相を有する隣接遅延クロックで受信した並列データとが一致しているか否かを比較し、
前記複数の遅延位相の中で、前記試験用の並列データが正しく受信されており、且つ、比較した結果が一致している遅延位相を含む位相範囲を決定し、
決定された位相範囲から、並列データを受信するために使用する受信クロックの位相を決定する方法。 - 前記位相範囲の端に位置する遅延位相を除いた範囲から、前記並列データを受信するために使用する前記受信クロックの位相を決定する請求項1に記載の方法。
- 前記位相範囲の中間に位置する遅延位相を、前記並列データを受信するために使用する前記受信クロックの位相として決定する請求項1又は2に記載の方法。
- 前記受信クロックを使用して受信される並列データは、基準クロックの立ち上がりと同期して送信される請求項1〜3の何れか一項に記載の方法。
- 前記複数の遅延位相の各々について、巡回冗長検査法を用いて、前記遅延位相を有する遅延クロックで受信した並列データが、正しく受信できたかを判定する請求項1〜4の何れか一項に記載の方法。
- 前記試験用の並列データは、1と0の間でデータが変化する位置が前記基準クロックの一周期の間にあるように構成されている請求項1〜5の何れか一項に記載の方法。
- 基準クロックの位相に対して同じか又は遅延する複数の遅延位相の各々について、前記遅延位相を有する遅延クロックと、前記遅延クロックが有する遅延位相に隣接する他の遅延位相を有する隣接遅延クロックとを出力する遅延同期ループ部と、
前記基準クロックと同期して送信される試験用の並列データを、前記遅延同期ループ回路から出力される遅延クロックと同期して受信して記憶する第1記憶部と、
前記基準クロックと同期して送信される前記試験用の並列データを、前記遅延同期ループ回路から出力される隣接遅延クロックと同期して受信して記憶する第2記憶部と、
前記複数の遅延位相の各々について、前記第1記憶部に記憶された並列データが正しく受信できたかを判定し、判定した結果を出力する判定部と、
前記複数の遅延位相の各々について、前記第1記憶部に記憶されており、前記遅延クロックと同期して受信された並列データと、前記第2記憶部に記憶されており、前記隣接遅延クロックと同期して受信された並列データとが一致しているか否かを比較し、比較した結果を出力する比較部と、
判定した結果及び比較した結果を入力し、前記複数の遅延位相の中で、前記試験用の並列データが正しく受信され、且つ、比較した結果が一致している遅延位相を含む位相範囲を決定し、決定された位相範囲から、並列データを受信するために使用する受信クロックの位相を決定する位相決定部と、
を備える受信回路。 - 並列データは、n個のビットデータを有し、
前記第1記憶部は、n個の第1フリップフロップを有し、各第1フリップフロップは、入力した前記遅延クロックと同期して、1つのビットデータを入力して保持し、
前記第2記憶部は、n個の第2フリップフロップを有し、各第2フリップフロップは、入力した前記隣接位相遅延クロックと同期して、1つのビットデータを入力して保持し、
前記比較部は、前記第1記憶部の第1フリップフロップが記憶するビットデータと、前記第2記憶部の第2フリップフロップが記憶する対応するビットデータとを比較する請求項7に記載の受信回路。 - 前記位相決定部は、前記位相範囲の端に位置する遅延位相を除いた範囲から、前記並列データを受信するために使用する前記受信クロックの位相を決定する請求項7又は8に記載の受信回路。
- 前記位相決定部は、前記位相範囲の中間に位置する遅延位相を、前記並列データを受信するために使用する前記受信クロックの位相として決定する請求項7〜9の何れか一項に記載の受信回路。
- 基準クロックの位相に対して同じか又は遅延する複数の遅延位相の各々について、前記遅延位相を有する遅延クロックと、前記遅延クロックが有する遅延位相に隣接する他の遅延位相を有する隣接遅延クロックとを出力する遅延同期ループ部と、
前記基準クロックと同期して送信される試験用の並列データを、前記遅延同期ループ回路から出力される遅延クロックと同期して受信して記憶する第1記憶部と、
前記基準クロックと同期して送信される前記試験用の並列データを、前記遅延同期ループ回路から出力される隣接遅延クロックと同期して受信して記憶する第2記憶部と、
前記複数の遅延位相の各々について、前記第1記憶部に記憶された並列データが正しく受信できたかを判定し、判定した結果を出力する判定部と、
前記複数の遅延位相の各々について、前記第1記憶部に記憶されており、前記遅延クロックと同期して受信された並列データと、第2記憶部に記憶されており、前記隣接遅延クロックと同期して受信された並列データとが一致しているか否かを比較し、比較した結果を出力する比較部と、
判定した結果及び比較した結果を入力し、前記複数の遅延位相の中で、前記試験用の並列データが正しく受信され、且つ、比較した結果が一致している遅延位相を含む位相範囲を決定し、決定された位相範囲から、並列データを受信するために使用する受信クロックの位相を決定する位相決定部と、
を備える受信回路を有する電子装置。
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US4700347A (en) * | 1985-02-13 | 1987-10-13 | Bolt Beranek And Newman Inc. | Digital phase adjustment |
US4600895A (en) * | 1985-04-26 | 1986-07-15 | Minnesota Mining And Manufacturing Company | Precision phase synchronization of free-running oscillator output signal to reference signal |
US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
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US5487095A (en) * | 1994-06-17 | 1996-01-23 | International Business Machines Corporation | Edge detector |
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US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
JP3523069B2 (ja) * | 1998-06-30 | 2004-04-26 | 株式会社東芝 | 遅延型位相同期回路 |
JP3710308B2 (ja) * | 1998-12-24 | 2005-10-26 | 株式会社日立製作所 | 位相調整方式 |
JP2001195149A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
KR20020064158A (ko) * | 2001-01-31 | 2002-08-07 | 로무 가부시키가이샤 | 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기 |
JP2002359612A (ja) * | 2001-05-30 | 2002-12-13 | Matsushita Electric Ind Co Ltd | クロック位相制御回路及びそれを用いた受信装置 |
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TW589831B (en) * | 2002-12-05 | 2004-06-01 | Via Tech Inc | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
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US7173462B1 (en) * | 2005-10-27 | 2007-02-06 | Mediatek Inc. | Second order delay-locked loop for data recovery |
JP2008235985A (ja) * | 2007-03-16 | 2008-10-02 | Ricoh Co Ltd | クロックデータリカバリー回路及び通信装置 |
JP2011061350A (ja) * | 2009-09-08 | 2011-03-24 | Renesas Electronics Corp | 受信装置及びその受信方法 |
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