JP6239276B2 - アレイ基板、液晶ディスプレーパネル及び液晶ディスプレー装置 - Google Patents

Description

本発明は、アレイ基板、液晶ディスプレーパネル及び液晶ディスプレー装置に関する。

液晶ディスプレー装置は、パネル内の画素電極と共通電極との間で電界を形成して、液晶分子の配列を制御し、且つ、光に対する液晶分子の屈折率を制御することによって、画面を表示するフラットパネルディスプレー装置である。液晶ディスプレー装置のパネルは、アレイ基板とカラーフィルター基板から構成される。アレイ基板は、水平に延在するゲートラインと垂直に延在するデータラインから構成され、且つ、各ゲートラインと各データラインとが交差する箇所に一つのスイッチが設けられ、各画素を制御する。

アレイ基板は、通常に一定の数のアレイ基板ユニットにより構成される。従来の技術においては、アレイ基板ユニットに関する設計案が多い。

図１は、その中の一種のアレイ基板ユニットの構成の概略図である。図１で示すアレイ基板ユニットは、Ｄｕａｌ Ｇａｔｅ駆動方式で駆動されており、その具体的な構成は、アレイ基板ユニットに水平に延在する第１ゲートラインＧ１、第２ゲートラインＧ２、第３ゲートラインＧ３及び第４ゲートラインＧ４と、垂直に延在する第１データラインＤ１、第２データラインＤ２及び第３データラインＤ３とを設置する。第１ゲートラインＧ１と第２ゲートラインＧ２との間に画素Ｒ１、画素Ｇ１、画素Ｂ１、画素Ｒ２、画素Ｇ２及び画素Ｂ２を設置し、各画素が第１ゲートラインＧ１と第２ゲートラインＧ２との間に水平に配列される。同じく、第３ゲートラインＧ３と第４ゲートラインＧ４との間に画素Ｒ３、画素Ｇ３、画素Ｂ３、画素Ｒ４、画素Ｇ４及び画素Ｂ４を設置し、各画素が第３ゲートラインＧ３と第４ゲートラインＧ４との間に水平に配列される。画素Ｒ１、画素Ｇ１、画素Ｂ１及びこれらに接続されるゲートラインとデータラインが第１アレイ基板サブユニットを構成し、画素Ｒ２、画素Ｇ２、画素Ｂ２及びこれらに接続されるゲートラインとデータラインが第２アレイ基板サブユニットを構成し、画素Ｒ３、画素Ｇ３、画素Ｂ３及びこれらに接続されるゲートラインとデータラインが第３アレイ基板サブユニットを構成し、画素Ｒ４、画素Ｇ４、画素Ｂ４及びこれらに接続されるゲートラインとデータラインが第４アレイ基板サブユニットを構成する。各アレイ基板サブユニット内において、各画素とゲートライン及びデータラインとの接続方式は類似し、単に接続されるゲートラインとデータラインが違うだけである。以下、第１アレイ基板サブユニットを例として説明をする。画素Ｒ１はスイッチを介して第１ゲートラインＧ１と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｇ１はスイッチを介して第２ゲートラインＧ２と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｂ１はスイッチを介して第２ゲートラインＧ２と第２データラインＤ２にそれぞれ電気的に接続される。

図２は、他の一種のアレイ基板ユニットの構成の概略図である。図２に示すアレイ基板ユニットは、Ｔｒｉｐｌｅ Ｇａｔｅ駆動方式で駆動されており、その具体的な構成は、アレイ基板ユニットに水平に延在する第１ゲートラインＧ１、第２ゲートラインＧ２、第３ゲートラインＧ３、第４ゲートラインＧ４、第５ゲートラインＧ５及び第６ゲートラインＧ６と、垂直に延在する第１データラインＤ１及び第２データラインＤ２とを設置する。図１の画素構成とは違うのは、図２における各画素は、長辺が水平方向に沿って、短辺が垂直方向に沿う。画素Ｒ１と画素Ｒ２は、第１ゲートラインＧ１の上方に水平配列され、画素Ｒ１は、第１ゲートラインＧ１と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｒ２は、第１ゲートラインＧ１と第２データラインＤ２にそれぞれ電気的に接続されており、画素Ｇ１と画素Ｇ２は、第１ゲートラインＧ１と第２ゲートラインＧ２との間に水平配列され、画素Ｇ１は、第２ゲートラインＧ２と第１データラインＤ１に電気的にそれぞれ接続されており、画素Ｇ２は、第２ゲートラインＧ２と第２データラインＤ２にそれぞれ電気的に接続されており、画素Ｂ１と画素Ｂ２は、第２ゲートラインＧ２と第３ゲートラインＧ３との間に水平配列され、画素Ｂ１は、第３ゲートラインＧ３と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｂ２は、第３ゲートラインＧ３と第２データラインＤ２にそれぞれ電気的に接続されており、画素Ｒ３と画素Ｒ４は、第３ゲートラインＧ３と第４ゲートラインＧ４との間に水平配列され、画素Ｒ３は、第４ゲートラインＧ４と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｒ４は、第４ゲートラインＧ４と第２データラインＤ２にそれぞれ電気的に接続されており、画素Ｇ３と画素Ｇ４は、第４ゲートラインＧ４と第５ゲートラインＧ５との間に水平配列され、画素Ｇ３は、第５ゲートラインＧ５と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｇ４は、第５ゲートラインＧ５と第２データラインＤ２にそれぞれ電気的に接続されており、画素Ｂ３と画素Ｂ４は、第５ゲートラインＧ５と第６ゲートラインＧ６との間に水平配列され、画素Ｂ３は、第６ゲートラインＧ６と第１データラインＤ１にそれぞれ電気的に接続されており、画素Ｂ４は、第６ゲートラインＧ６と第２データラインＤ２にそれぞれ電気的に接続される。

アレイ基板ユニットからなるアレイ基板がパネルと結合する際、チップ・オン・フィルム（ＣＯＦ、Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）を使う必要があり、使われるＣＯＦの数は、ゲートラインとデータラインの数に係わり、ゲートラインとデータラインが多いほど、需要するＣＯＦの数も多いので、生産コストが高くなる。この故、どのようにアレイ基板ユニットを設計して、ゲートラインとデータラインの数を減らし、これにより液晶パネルの生産に必要となるＣＯＦの数を減らすのが従来の技術において解決すべく課題となっている。

本発明は、液晶パネルの生産に必要となるＣＯＦの数を減らすことができるアレイ基板ユニット、アレイ基板、液晶ディスプレーパネル及び液晶ディスプレー装置を提供する。

本発明のアレイ基板は、複数のアレイ基板ユニットを含み、各アレイ基板ユニットは、基板平面内で互いに交差する第１方向と第２方向に沿ってそれぞれ延在するゲートラインとデータラインを含み、その中で、
各アレイ基板ユニットは、四つのアレイ基板サブユニットを含み、前記四つのアレイ基板サブユニットは第１方向と第２方向に配列されてサブユニット行とサブユニット列を形成し、且つ、各サブユニット行及びサブユニット列は、それぞれ二つのアレイ基板サブユニットを有し、
各アレイ基板サブユニットは、三つの画素と、この三つの画素に電気的に接続される１本のデータラインと３本のゲートラインとを含み、前記３本のゲートラインは、それぞれ第１ゲートライン、第２ゲートライン及び第３ゲートラインであり、
各サブユニット行の二つのアレイ基板サブユニットは前記３本のゲートラインを共用し、各サブユニット列の二つのアレイ基板サブユニットは１本のデータラインとその中の１本のゲートラインを共用する。

また、本発明は、カラーフィルター基板と、前記アレイ基板と、前記カラーフィルター基板と前記アレイ基板との間にある液晶とを備える液晶パネルを提供する。

また、本発明は、バックライトと、液晶パネルと、液晶パネルに制御信号を提供するための集積回路パッドを含み、その中で、前記液晶パネルが、カラーフィルター基板と、前記アレイ基板と、前記カラーフィルター基板と前記アレイ基板との間にある液晶とを含む液晶ディスプレー装置を提供する。

本発明で提供されるアレイ基板ユニットは、５本のゲートラインと２本のデータラインを含み、Ｄｕａｌ Ｇａｔｅ駆動方式で駆動されるアレイ基板ユニットに比べて１本のデータラインを減らし、Ｔｒｉｐｌｅ Ｇａｔｅ駆動方式で駆動されるアレイ基板ユニットに比べて１本のゲートラインを減らし、各液晶パネルが数百のアレイ基板ユニットを含むので、液晶パネルの生産に必要となるＣＯＦの量を有効的に減らす。
本発明の技術案をより明確に説明するために、以下、実施形態の図面に対して簡単に説明する。明らかに、以下に述べる図面は、単に本発明の部分的実施形態に係わり、本発明に対する制限ではない。

従来の技術におけるＤｕａｌ Ｇａｔｅ駆動方式であるアレイ基板ユニットの構成の概略図である。 従来の技術におけるＴｒｉｐｌｅ Ｇａｔｅ駆動方式であるアレイ基板ユニットの構成の概略図である。 本発明の実施形態における一つのアレイ基板サブユニットの構成の概略図である。 本発明の実施形態におけるアレイ基板ユニットの構成の概略図である。 本発明の実施形態における各ゲートラインが提供する駆動信号の波形の概略図である。

本発明の目的、技術案及びメリットをより明確にするために、以下、本発明の実施形態の図面を参照しながら、本発明の実施形態に対して明確且つ完全に説明する。なお、説明する実施形態は、本発明の実施形態の一部に過ぎず、全部の実施形態ではない。説明する本発明の実施形態に基づいて、当業者が創作活動をしない前提で得られるすべてのほかの実施形態は、全部本発明の保護内に入る。

液晶パネルの生産に必要となるＣＯＦの量を減らすために、本発明の実施形態は、アレイ基板ユニット、アレイ基板、液晶ディスプレーパネル及び液晶ディスプレー装置を提供する。

本発明の実施形態が提供するアレイ基板ユニットは、四つのアレイ基板サブユニットを含み、各アレイ基板サブユニットは、水平方向と垂直方向において二つずつ対称であるように配列されており、各アレイ基板サブユニット内に画素Ｒ、画素Ｇ、画素Ｂである三つの画素と、前記三つの画素に電気的に接続される１本のデータラインと３本のゲートラインとを含む。３本のゲートラインは、それぞれゲートラインＧ１、ゲートラインＧ２及びゲートラインＧ３である。水平に配列された二つのアレイ基板サブユニットは、３本のゲートラインを共用し、垂直に配列された二つのアレイ基板サブユニットは、１本のデータラインとその中の１本のゲートラインを共用する。

例えば、四つのアレイ基板サブユニットが水平方向と垂直方向に配列されて、サブユニット行とサブユニット列を形成し、且つ、各サブユニット行と各サブユニット列は、すべて二つのアレイ基板サブユニットを有する。

例えば、各アレイ基板サブユニット内に、三つの画素と、この三つの画素に電気的に接続される１本のデータラインと３本のゲートラインとを含み、前記３本のゲートラインが第１ゲートライン、第２ゲートライン及び第３ゲートラインであり、且つ、各サブユニット行の二つのアレイ基板サブユニットが前記３本のゲートラインを共用し、各サブユニット列の二つのアレイ基板サブユニットが１本のデータラインとその中の１本のゲートラインを共用する。

例えば、各アレイ基板サブユニット内において、前記３本のゲートライン中の第１ゲートライン、三つの画素、前記３本のゲートライン中の第２ゲートライン及び前記３本のゲートライン中の第３ゲートラインが前記第２方向に順次に配列されており、各アレイ基板ユニット内において、第１サブユニット行と第２サブユニット列が前記第２方向に順次に配列され、前記第１サブユニット行の第３ゲートラインと前記第２サブユニット行の第１ゲートラインが同一のゲートラインである。例えば、各アレイ基板サブユニット内において、前記三つの画素は、第１方向に沿って配列される。

例えば、図３ａは、一つのアレイ基板サブユニットの構成の概略図であり、各アレイ基板サブユニット内において、画素Ｒは、第１ＴＦＴ３８と第２ＴＦＴ３９を介してそれぞれゲートラインＧ１、ゲートラインＧ３及びデータラインと電気的に接続する。例えば、第１ＴＦＴ３８のゲート電極はゲートラインＧ３と接続し、第１ＴＦＴ３８のドレイン電極はゲートラインＧ１と接続し、第１ＴＦＴ３８のソース電極は第２ＴＦＴ３９のゲート電極と接続し、第２ＴＦＴ３９のドレイン電極はデータラインと接続し、第２ＴＦＴ３９のソース電極は画素Ｒと接続する。画素Ｇは、第３ＴＦＴ３１０と第４ＴＦＴ３１１を介してそれぞれゲートラインＧ２、ゲートラインＧ３及びデータラインと電気的に接続する。例えば、第３ＴＦＴ３１０のゲート電極はゲートラインＧ３と接続し、第３ＴＦＴ３１０のドレイン電極はゲートラインＧ２と接続し、第３ＴＦＴ３１０のソース電極は第４ＴＦＴ３１１のゲート電極と接続し、第４ＴＦＴ３１１のドレイン電極はデータラインと接続し、第４ＴＦＴ３１１のソース電極は画素Ｇと接続する。画素Ｂは、第５ＴＦＴ３１２を介してそれぞれゲートラインＧ１とデータラインに電気的に接続する。例えば、第５ＴＦＴ３１２のゲート電極はゲートラインＧ１と接続し、第５ＴＦＴ３１２のドレイン電極はデータラインと接続し、第５ＴＦＴ３１２のソース電極は画素Ｂと接続する。

四つのアレイ基板サブユニットからなるアレイ基板ユニットにおいて、水平方向に順次に配列された二つのアレイ基板サブユニットが３本のゲートラインを共用し、垂直方向に順次に配列された二つのアレイ基板サブユニットが１本のデータラインを共用する。垂直方向において、下方のアレイ基板サブユニットの最初の１本のゲートラインと上方のアレイ基板サブユニットの最後の１本のゲートラインは同一である。説明の便宜のために、第１ゲートライン３１、第２ゲートライン３２、第３ゲートライン３３で水平に配列された二つのアレイ基板サブユニット（図３ｂの上側）と電気的に接続する３本のゲートラインを示し、第３ゲートライン３３、第４ゲートライン３４、第５ゲートライン３５で水平に配列された他の二つのアレイ基板サブユニット（図３ｂの下側）と電気的に接続する３本のゲートラインを示す。即ち、図３ｂに示すように、水平に配列された二つのアレイ基板サブユニットは、第１ゲートライン、第２ゲートライン及び第３ゲートラインを共用し、水平に配列された他の二つのアレイ基板サブユニットは、第３ゲートライン、第４ゲートライン及び第５ゲートラインを共用する。

アレイ基板ユニットは、水平に延在する第１ゲートライン３１、第２ゲートライン３２、第３ゲートライン３３、第４ゲートライン３４及び第５ゲートライン３５と、垂直に延在する第１データライン３６及び第２データライン３７を含み、第１ゲートライン３１と第２ゲートライン３２との間に順次に画素Ｒ１、画素Ｇ１、画素Ｂ１、画素Ｒ２、画素Ｇ２、画素Ｂ２を設置し、第３ゲートライン３３と第４ゲートライン３４との間に順次に画素Ｒ３、画素Ｇ３、画素Ｂ３、画素Ｒ４、画素Ｇ４、画素Ｂ４を設置する。各ゲートラインは駆動信号を提供し、各データラインは極性連続反転の電圧信号を提供する。

例えば、画素Ｒ１は、それぞれ第１ゲートライン３１、第３ゲートライン３３及び第１データライン３６と電気的に接続し、画素Ｇ１は、それぞれ第２ゲートライン３２、第３ゲートライン３３及び第１データライン３６と電気的に接続し、画素Ｂ１は、それぞれ第１ゲートライン３１及び第１データライン３６と電気的に接続し、画素Ｒ２は、それぞれ第１ゲートライン３１、第３ゲートライン３３及び第２データライン３７と電気的に接続し、画素Ｇ２は、それぞれ第２ゲートライン３２、第３ゲートライン３３及び第２データライン３７と電気的に接続し、画素Ｂ２は、それぞれ第１ゲートライン３１及び第２データライン３７と電気的に接続し、画素Ｒ３は、それぞれ第３ゲートライン３３、第５ゲートライン３５及び第１データライン３６と電気的に接続し、画素Ｇ３は、それぞれ第４ゲートライン３４、第５ゲートライン３５及び第１データライン３６と電気的に接続し、画素Ｂ３は、それぞれ第３ゲートライン３３及び第１データライン３６と電気的に接続し、画素Ｒ４は、それぞれ第３ゲートライン３３、第５ゲートライン３５及び第２データライン３７と電気的に接続し、画素Ｇ４は、それぞれ第４ゲートライン３４、第５ゲートライン３５及び第２データライン３７と電気的に接続し、画素Ｂ４は、それぞれ第３ゲートライン３３及び第２データライン３７と電気的に接続する。

画素Ｒ１、画素Ｇ１、画素Ｂ１及び各画素にそれぞれ接続されるゲートラインとデータラインが第１アレイ基板サブユニットを構成する。即ち、画素Ｒ１、画素Ｇ１、画素Ｂ１及び第１ゲートライン３１、第２ゲートライン３２、第３ゲートライン３３、第１データライン３６が第１アレイ基板サブユニットを構成する。画素Ｒ２、画素Ｇ２、画素Ｂ２及び各画素にそれぞれ接続されるゲートラインとデータラインが第２アレイ基板サブユニットを構成する。即ち、画素Ｒ２、画素Ｇ２、画素Ｂ２及び第１ゲートライン３１、第２ゲートライン３２、第３ゲートライン３３、第２データライン３７が第２アレイ基板サブユニットを構成する。第２アレイ基板サブユニットと第１アレイ基板サブユニットは、３本のゲートライン、即ち、第１ゲートライン３１、第２ゲートライン３２、第３ゲートライン３３を共用する。画素Ｒ３、画素Ｇ３、画素Ｂ３及び各画素にそれぞれ接続されるゲートラインとデータラインが第３アレイ基板サブユニットを構成する。即ち、画素Ｒ３、画素Ｇ３、画素Ｂ３及び第３ゲートライン３３、第４ゲートライン３４、第５ゲートライン３５、第１データライン３６が第３アレイ基板サブユニットを構成する。第３アレイ基板サブユニットと第１アレイ基板サブユニットは、第１データライン３６と第３ゲートライン３３を共用する。画素Ｒ４、画素Ｇ４、画素Ｂ４及び各画素にそれぞれ接続されるゲートラインとデータラインが第４アレイ基板サブユニットを構成する。即ち、画素Ｒ４、画素Ｇ４、画素Ｂ４及び第３ゲートライン３３、第４ゲートライン３４、第５ゲートライン３５、第２データライン３７が第４アレイ基板サブユニットを構成する。第４アレイ基板サブユニットと第３アレイ基板サブユニットは、３本のゲートライン、即ち、第３ゲートライン３３、第４ゲートライン３４、第５ゲートライン３５を共用し、第４アレイ基板サブユニットと第２アレイ基板サブユニットは、第２データライン３７と第３ゲートライン３３を共用する。各アレイ基板サブユニット内において、各画素はスイッチを介して対応するゲートラインとデータラインにそれぞれ電気的に接続されており、このスイッチはＴＦＴ（薄膜電界効果トランジスタ）であってもよいが、これに限らない。

例えば、各画素がＴＦＴを介して対応するゲートラインとデータラインに接続される際、図３に示すように、具体的構成は、第１アレイ基板サブユニット内において、画素Ｒ１は第１ＴＦＴ３８と第２ＴＦＴ３９を介してそれぞれ第１ゲートライン３１、第３ゲートライン３３、第１データライン３６と電気的に接続する。例えば、第１ＴＦＴ３８のゲート電極は第３ゲートライン３３と接続し、第１ＴＦＴ３８のドレイン電極は第１ゲートライン３１と接続し、第１ＴＦＴ３８のソース電極は第２ＴＦＴ３９のゲート電極と接続し、第２ＴＦＴ３９のドレイン電極は第１データラインと接続し、第２ＴＦＴ３９のソース電極は画素Ｒ１と接続する。画素Ｇ１は第３ＴＦＴ３１０と第４ＴＦＴ３１１を介してそれぞれ第２ゲートライン３２、第３ゲートライン３３、第１データライン３６と電気的に接続する。例えば、第３ＴＦＴ３１０のゲート電極は第３ゲートライン３３と接続し、第３ＴＦＴ３１０のドレイン電極は第２ゲートライン３２と接続し、第３ＴＦＴ３１０のソース電極は第４ＴＦＴ３１１のゲート電極と接続し、第４ＴＦＴ３１１のドレイン電極は第１データラインと接続し、第４ＴＦＴ３１１のソース電極は画素Ｇ１と接続する。画素Ｂ１は第５ＴＦＴ３１２を介してそれぞれ第１ゲートライン３１、第１データラインと電気的に接続する。例えば、第５ＴＦＴ３１２のゲート電極は第１ゲートライン３１と接続し、第５ＴＦＴ３１２のドレイン電極は第１データラインと接続し、第５ＴＦＴ３１２のソース電極は画素Ｂ１と接続する。

第２アレイ基板サブユニット内において、画素Ｒ２は第１ＴＦＴ３８と第２ＴＦＴ３９を介して第１ゲートライン３１、第３ゲートライン３３、第２データラインとそれぞれ電気的に接続する。例えば、第１ＴＦＴ３８のゲート電極は第３ゲートライン３３と接続し、第１ＴＦＴ３８のドレイン電極は第１ゲートライン３１と接続し、第１ＴＦＴ３８のソース電極は第２ＴＦＴ３９のゲート電極と接続し、第２ＴＦＴ３９のドレイン電極は第２データラインと接続し、第２ＴＦＴ３９のソース電極は画素Ｒ２と接続する。画素Ｇ２は第３ＴＦＴ３１０と第４ＴＦＴ３１１を介して第２ゲートライン３２、第３ゲートライン３３、第２データラインとそれぞれ電気的に接続する。例えば、第３ＴＦＴ３１０のゲート電極は第３ゲートライン３３と接続し、第３ＴＦＴ３１０のドレイン電極は第２ゲートライン３２と接続し、第３ＴＦＴ３１０のソース電極は第４ＴＦＴ３１１のゲート電極と接続し、第４ＴＦＴ３１１のドレイン電極は第２データラインと接続し、第４ＴＦＴ３１１のソース電極は画素Ｇ２と接続する。画素Ｂ２は第５ＴＦＴ３１２とを介して第１ゲートライン３１、第２データラインとそれぞれ電気的に接続する。例えば、第５ＴＦＴ３１２のゲート電極は第１ゲートライン３１と接続し、第５ＴＦＴ３１２のドレイン電極は第２データラインと接続し、第５ＴＦＴ３１２のソース電極は画素Ｂ２と接続する。

第３アレイ基板サブユニット内において、画素Ｒ３は第１ＴＦＴ３８と第２ＴＦＴ３９を介して第３ゲートライン３３、第５ゲートライン３５、第１データラインとそれぞれ電気的に接続する。例えば、第１ＴＦＴ３８のゲート電極は第５ゲートライン３５と接続し、第１ＴＦＴ３８のドレイン電極は第３ゲートライン３３と接続し、第１ＴＦＴ３８のソース電極は第２ＴＦＴ３９のゲート電極と接続し、第２ＴＦＴ３９のドレイン電極は第１データラインと接続し、第２ＴＦＴ３９のソース電極は画素Ｒ３と接続する。画素Ｇ３は第３ＴＦＴ３１０と第４ＴＦＴ３１１を介して第４ゲートライン３４、第５ゲートライン３５、第１データライン３６とそれぞれ電気的に接続する。例えば、第３ＴＦＴ３１０のゲート電極は第５ゲートライン３５と接続し、第３ＴＦＴ３１０のドレイン電極は第４ゲートライン３４と接続し、第３ＴＦＴ３１０のソース電極は第４ＴＦＴ３１１のゲート電極と接続し、第４ＴＦＴ３１１のドレイン電極は第１データライン３６と接続し、第４ＴＦＴ３１１のソース電極は画素Ｇ３と接続する。画素Ｂ３は第５ＴＦＴ３１２とを介して第３ゲートライン３３、第１データライン３６とそれぞれ電気的に接続する。例えば、第５ＴＦＴ３１２のゲート電極は第３ゲートライン３３と接続し、第５ＴＦＴ３１２のドレイン電極は第１データライン３６と接続し、第５ＴＦＴ３１２のソース電極は画素Ｂ３と接続する。

第４アレイ基板サブユニット内において、画素Ｒ４は第１ＴＦＴ３８と第２ＴＦＴ３９を介して第３ゲートライン３３、第５ゲートライン３５、第２データライン３７とそれぞれ電気的に接続する。例えば、第１ＴＦＴ３８のゲート電極は第５ゲートライン３５と接続し、第１ＴＦＴ３８のドレイン電極は第３ゲートライン３３と接続し、第１ＴＦＴ３８のソース電極は第２ＴＦＴ３９のゲート電極と接続し、第２ＴＦＴ３９のドレイン電極は第２データライン３７と接続し、第２ＴＦＴ３９のソース電極は画素Ｒ４と接続する。画素Ｇ４は第３ＴＦＴ３１０と第４ＴＦＴ３１１を介して第４ゲートライン３４、第５ゲートライン３５、第２データライン３７とそれぞれ電気的に接続する。例えば、第３ＴＦＴ３１０のゲート電極は第５ゲートライン３５と接続し、第３ＴＦＴ３１０のドレイン電極は第４ゲートライン３４と接続し、第３ＴＦＴ３１０のソース電極は第４ＴＦＴ３１１のゲート電極と接続し、第４ＴＦＴ３１１のドレイン電極は第２データライン３７と接続し、第４ＴＦＴ３１１のソース電極は画素Ｇ４と接続する。画素Ｂ４は第５ＴＦＴ３１２とを介して第３ゲートライン３３、第２データライン３７とそれぞれ電気的に接続する。例えば、第５ＴＦＴ３１２のゲート電極は第３ゲートライン３３と接続し、第５ＴＦＴ３１２のドレイン電極は第２データライン３７と接続し、第５ＴＦＴ３１２のソース電極は画素Ｂ４と接続する。

図４は、本発明の実施形態における各ゲートラインが提供する駆動信号の波形の概略図である。その中で、時点１に到達する際、第１ゲートライン３１、第３ゲートライン３３はハイレベルであり、残りのゲートラインはローレベルである。このように、第１データライン３６が画素Ｒ１と画素Ｂ１を充電し、第２データライン３７が画素Ｒ２と画素Ｂ２を充電する。画素Ｒ１に対する電圧を８Ｖとし、画素Ｂ１に対する電圧を１６Ｖとすると、時点１で画素Ｂ１に対する充電は予備充電であり、画素Ｂ１に対する次の充電時に８Ｖから始まればよい。同じく、時点１で画素Ｂ２に対する充電は予備充電であり、画素Ｂ２に対する次の充電時に８Ｖから始まればよい。時点２で、第２ゲートライン３２、第３ゲートライン３３はハイレベルであり、第１データライン３６がＧ１を充電し、第２データライン３７が画素Ｇ２を充電する。時点３で、第１ゲートライン３１はハイレベルであり、第１データライン３６がＢ１を充電し、第２データライン３７が画素Ｂ２を充電する。上述したように、各ゲートラインは、受けた駆動信号のハイレベルまたはローレベルによって、各データラインが時点４、時点５、時点６、時点７及び時点８で各画素に対する充電を行うことを制御する。

以上、第１〜５ゲートラインでアレイ基板ユニットの構成を説明した。なお、アレイ基板ユニットにおけるアレイ基板サブユニットの構成は同じである。実際に、各アレイ基板サブユニットは３本のゲートラインを含み、垂直方向において隣接するサブユニット行の間にある第３ゲートラインと第１ゲートラインは同一のゲートライン（共用）である。つまり、上述した第１〜５ゲートラインのそれぞれを、第１サブユニット行の第１ゲートライン、第１サブユニット行の第２ゲートライン、第１サブユニット行の第３ゲートライン（又は、第２サブユニット行の第１ゲートライン）、第２サブユニット行の第２ゲートライン及び第２サブユニット行の第３ゲートラインとも呼ばれる。

上述した実施形態において、水平方向と垂直方向は、それぞれアレイ基板平面内の互いに垂直な二つの方向である。しかし、本発明の実施形態に係わるアレイ基板はこれらの二つの方向のみで互いに垂直であることに限らなく、他の角度で互いに交差してもよい。

例えば、予め設定された本発明の実施形態に提供されるアレイ基板ユニットによりアレイ基板を構成し、当該アレイ基板は液晶パネルへの構成に用いられ、当該液晶パネルにおいて、液晶はカラーフィルター基板とアレイ基板との間に充填される。また、液晶パネル、バックライト及び液晶パネルに制御信号を提供するための集積回路ボードにより液晶ディスプレーパネルを構成する。上述した各装置において、アレイ基板ユニットとして本発明で提供するアレイ基板ユニットを適用したことを除いて、他の部分の構成は従来と同じであるので、ここで説明を省略する。

また、本発明のアレイ基板によれば、多数のアレイ基板ユニットがマトリックス状に配列され、且つ、垂直方向において、前のアレイ基板ユニットの最後の１本である第３ゲートラインと次のアレイ基板ユニットの最初の１本である第１ゲートラインは同一のゲートラインになることができる。

本発明は、アレイ基板ユニット、アレイ基板、液晶ディスプレーパネル及び液晶ディスプレー装置を提供する。各アレイ基板ユニットは、四つのアレイ基板サブユニットを含み、各アレイ基板サブユニットは、水平方向と垂直方向に二つずつ対称であるように配列される。各アレイ基板サブユニットは、三つの画素と、この三つの画素に接続される１本のデータラインと３本のゲートラインとを含む。水平に配列された二つのアレイ基板サブユニットは３本のゲートラインを共用し、垂直に配列された二つのアレイ基板サブユニットは１本のデータラインとその中の１本のゲートラインを共用する。従って、本発明で提供するアレイ基板ユニットは、５本のゲートラインと２本のデータラインを含み、Ｄｕａｌ Ｇａｔｅ方式で駆動されるアレイ基板ユニットに比べて１本のデータラインを減らし、Ｔｒｉｐｌｅ Ｇａｔｅ方式で駆動されるアレイ基板ユニットに比べて１本のゲートラインを減らす。各液晶パネルが数百のアレイ基板ユニットを含むので、液晶パネルの生産に必要となるＣＯＦの使用量を有効的に減らすことができる。

上述したのは、本発明の範例的実施形態に過ぎない、本発明の保護範囲を制限するものではない。本発明の保護範囲は、特許請求の範囲によって定められる。

３１ 第１ゲートライン
３２ 第２ゲートライン
３３ 第３ゲートライン
３４ 第４ゲートライン
３５ 第５ゲートライン
３６ 第１データライン
３７ 第２データライン
３８ 第１ＴＦＴ
３９ 第２ＴＦＴ
３１０ 第３ＴＦＴ
３１１ 第４ＴＦＴ
３１２ 第５ＴＦＴ

Claims (10)

1. 基板平面内で互いに交差する第１方向と第２方向に沿ってそれぞれ延在するゲートラインとデータラインを含む複数のアレイ基板ユニットを含むアレイ基板であって、
   各アレイ基板ユニットは、四つのアレイ基板サブユニットを含み、前記四つのアレイ基板サブユニットは、前記第１方向と前記第２方向で配列されてサブユニット行とサブユニット列を形成し、且つ、各サブユニット行と各サブユニット列は、それぞれ二つのアレイ基板サブユニットを有し、
   各アレイ基板サブユニット内に、三つの画素と、該三つの画素に電気的に接続される１本のデータラインと３本のゲートラインを含み、前記３本のゲートラインは第１ゲートライン、第２ゲートライン、第３ゲートラインであり、且つ、
   各サブユニット行の二つのアレイ基板サブユニットは前記３本のゲートラインを共用し、各サブユニット列の二つのアレイ基板サブユニットは１本のデータラインとその中の１本のゲートラインを共用し、
   各アレイ基板サブユニット内において、前記第１ゲートライン、前記三つの画素、前記第２ゲートライン及び前記第３ゲートラインが、前記第２方向に順次に配列されており、
   各アレイ基板ユニット内において、第１サブユニット行と第２サブユニット行が前記第２方向に順次に配列され、前記第１サブユニット行の第３ゲートラインと前記第２サブユニット行の第１ゲートラインが同一のゲートラインであるアレイ基板。
2. 各アレイ基板サブユニット内において、前記三つの画素が第１方向に沿って配列される請求項１に記載のアレイ基板。
3. 各アレイ基板サブユニット内において、各画素がスイッチを介して対応するゲートラインとデータラインにそれぞれ電気的に接続される請求項１又は２に記載のアレイ基板。
4. 前記スイッチがＴＦＴである請求項３に記載のアレイ基板。
5. 前記三つの画素が、それぞれ第１画素、第２画素、第３画素であり、且つ、
   各アレイ基板サブユニット内において、前記第１画素は第１ＴＦＴと第２ＴＦＴを介して前記第１ゲートライン、前記第２ゲートライン、前記データラインとそれぞれ電気的に接続し、前記第１ＴＦＴのゲート電極は前記第３ゲートラインと接続し、前記第１ＴＦＴのドレイン電極は前記第１ゲートラインと接続し、前記第１ＴＦＴのソース電極は前記第２ＴＦＴのゲート電極と接続し、前記第２ＴＦＴのドレイン電極は前記データラインと接続し、前記第２ＴＦＴのソース電極は前記第１画素と接続し、
   第２画素は第３ＴＦＴと第４ＴＦＴを介して前記第２ゲートライン、前記第３ゲートライン、前記データラインとそれぞれ電気的に接続し、前記第３ＴＦＴのゲート電極は前記第３ゲートラインと接続し、前記第３ＴＦＴのドレイン電極は前記第２ゲートラインと接続し、前記第３ＴＦＴのソース電極は前記第４ＴＦＴのゲート電極と接続し、前記第４ＴＦＴのドレイン電極は前記データラインと接続し、前記第４ＴＦＴのソース電極は前記第２画素と接続し、
   第３画素は第５ＴＦＴを介して前記第１ゲートライン、前記データラインとそれぞれ電気的に接続し、前記第５ＴＦＴのゲート電極は前記第１ゲートラインと接続し、前記第５ＴＦＴのドレイン電極は前記データラインと接続し、前記第５ＴＦＴのソース電極は前記第３画素と接続する請求項４に記載のアレイ基板。
6. 前記複数のアレイ基板ユニットがマトリックス状に配列され、且つ、前記第２方向において、前のアレイ基板ユニットの最後の１本である第３ゲートラインと次のアレイ基板ユニットの最初の１本である第１ゲートラインが同一のゲートラインである請求項１〜５のいずれか１項に記載のアレイ基板。
7. 前記第１方向と前記第２方向が互いに垂直である請求項１〜６のいずれか１項に記載のアレイ基板。
8. 前記ゲートラインは駆動信号を提供し、前記データラインは極性連続反転の電圧信号を提供する請求項１〜７のいずれか１項に記載のアレイ基板。
9. カラーフィルター基板、アレイ基板及び前記カラーフィルター基板と前記アレイ基板との間にある液晶を含む液晶ディスプレーパネルであって、前記アレイ基板は請求項１〜８のいずれか１項に記載のアレイ基板である液晶ディスプレーパネル。
10. バックライト、液晶パネル及び前記液晶パネルに制御信号を提供するための集積回路パッドを含み、前記液晶パネルがカラーフィルター基板、アレイ基板及び前記カラーフィルター基板と前記アレイ基板との間にある液晶を含む液晶ディスプレー装置であって、前記アレイ基板が請求項１〜８のいずれか１項に記載のアレイ基板である液晶ディスプレー装置。