JP2016057493A - 液晶表示装置の駆動方法 - Google Patents
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Abstract
【課題】一実施形態は、色画素の極性反転駆動の効果が適正に得られるようにし、色再現性能力を向上することができる液晶表示装置の駆動方法を提供する。
【解決手段】赤色画素の列、緑色画素の列、及び青色画素と白色画素の交互となる第3の列による3列が行方向へ繰り返し配置される。行方向へ前記赤、緑及び青色画素による第1の組と、前記赤、緑及び白色画素による第2の組が、それぞれ複合色単位画素と定義される。また奇数、偶数番目のゲート配線が配置される。ここで、前記第3の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第3の列の画素に画素信号を供給する。
【選択図】図2
【解決手段】赤色画素の列、緑色画素の列、及び青色画素と白色画素の交互となる第3の列による3列が行方向へ繰り返し配置される。行方向へ前記赤、緑及び青色画素による第1の組と、前記赤、緑及び白色画素による第2の組が、それぞれ複合色単位画素と定義される。また奇数、偶数番目のゲート配線が配置される。ここで、前記第3の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第3の列の画素に画素信号を供給する。
【選択図】図2
Description
この実施形態は液晶表示装置の駆動方法に関する。
色表示可能な液晶表示装置では、複数の画素が行方向(X方向)と列方向(Y方向)とに配列されている。行方向(X方向)は、列方向(Y方向)と交差する方向である。各画素は、それぞれカラーフィルタを備えており、赤色画素(R)、緑色画素(G)、青色画素(B)として動作する。
近年、液晶表示装置において、表示輝度を向上する手法が提案されている。一例として、赤色画素(R)、緑色画素(G)、青色画素(B)、及び、白色画素(W)が行方向に沿って所定の順番で配置され、この1セットが1つの複合色単位画素(複合色絵素)を構成している。白色画素(W)は、赤色画素(R)、緑色画素(G)、青色画素(B)と比べて光の利用効率が高く、その透過率は赤色画素(R)、緑色画素(G)、青色画素(B)の透過率の約3倍である。このために複合色単位画素の中に、白色画素(W)が利用されると、表示装置の表示輝度を上げることができる。
ところで液晶表示装置は、液晶駆動効率を向上するために、隣り合う画素列の駆動電圧の極性を異なる極性にして駆動しており、且つフレーム毎に前記極性を反転して駆動する液晶駆動方法を採用している。この駆動方式はカラム反転駆動方法と称される場合がある。
上記したカラム反転駆動方法は、液晶表示装置の複合色単位画素が赤色画素(R)、緑色画素(G)、青色画素(B)の3色画素で構成されている場合は有効である。しかし、複合色単位画素が、白色画素(W)と赤色画素(R)、緑色画素(G)、青色画素(B)の4色画素で構成されている場合は、従来のカラム反転駆動方法では、色画素の極性反転動作に問題が生じる場合がある。例えば、異なる列に配置された第1と第2の青色画素(B)に供給される画素信号が同じレベルであるとすると、当該第1と第2の青色画素(B)に対して供給される画素信号の電圧極性が列間でカラム反転しておらず、この為に該画素信号の電圧が平均化せず、この結果、例えば共通電極の基準電圧値が正或いは負側に偏ってしまう場合がある。このような偏りが生じた青色画素(B)は、映像の正確な色再現に悪影響を与える。
そこでこの実施形態は、色画素の極性反転駆動の効果が適正に得られるようにし、色再現性能力を向上することができる液晶表示装置の駆動方法を提供することを目的とする。
実施形態によれば、
赤色(第1の色)画素による第1の列と、緑色(第2の色)画素による第2の列と、青色(第3の色)画素と白色(第4の色)画素が交互となる第3の列による3つの列が、行方向へ繰り返し配置され、行方向へ配置される前記赤色(第1の色)画素、緑色(第2の色)画素及び青色(第3の色)画素による第1の組と、前記赤色(第1の色)画素、緑色(第2の色)画素及び白色画素による第2の組が、それぞれ複合色単位画素として定義され、画素並びの奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が対応して配置されている表示装置の駆動方法において、
前記第3の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第3の列の画素に画素信号を供給することを特徴とする。
赤色(第1の色)画素による第1の列と、緑色(第2の色)画素による第2の列と、青色(第3の色)画素と白色(第4の色)画素が交互となる第3の列による3つの列が、行方向へ繰り返し配置され、行方向へ配置される前記赤色(第1の色)画素、緑色(第2の色)画素及び青色(第3の色)画素による第1の組と、前記赤色(第1の色)画素、緑色(第2の色)画素及び白色画素による第2の組が、それぞれ複合色単位画素として定義され、画素並びの奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が対応して配置されている表示装置の駆動方法において、
前記第3の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第3の列の画素に画素信号を供給することを特徴とする。
以下、実施の形態について図面を参照して説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図1は、本実施形態の表示装置を構成する液晶表示パネルLPNの構成及び等価回路を概略的に示す図である。
表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向配置された第2基板である対向基板CTと、アレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えて構成されている。
液晶表示パネルLPNは、画像を表示するアクティブエリアACT(図で点線で囲む領域)を備えている。アクティブエリアACTは、アレイ基板ARと対向基板CTとの間に液晶層LQが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素PXによって構成されている。
アレイ基板ARは、アクティブエリアACTにおいて、第1方向Xに沿って延出した複数のゲート配線G(G1〜Gn)、第1方向Xに交差する第2方向Yに沿って延出した複数のソース配線S(S1〜Sm)を備えている。
また各画素PXは、図の右側に1つを代表して示す(一点鎖線で囲まれた領域)ように、ゲート配線G及びソース配線Sと電気的に接続されたスイッチング素子SW、各画素PXにおいてスイッチング素子SWに電気的に接続された画素電極PE、画素電極PEと向かい合う共通電極CE1などを備えている。共通電極CE1が2本示されているが、実際には一体化した電極である。蓄積容量CSは、例えば、共通電極CE1と画素電極PEとの間に形成される。一方、対向基板CTは、液晶層LQを介してアレイ基板ARと対向している。
各ゲート配線Gは、アクティブエリアACTの外側に引き出され、第1駆動回路GDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、第2駆動回路SDに接続されている。第1駆動回路GD及び第2駆動回路SDは、例えばその少なくとも一部がアレイ基板AR上に形成され、駆動ICチップ(液晶ドライバと称される場合もある)2と接続されている。
第2駆動回路SDは、カラム反転駆動方法を実現するために、隣り合う列のソース配線に対して画素信号を出力する場合、異なる極性の画素信号を出力することができる。
駆動ICチップ2は、第1駆動回路GD及び第2駆動回路SDを制御するコントローラを内蔵し、液晶表示パネルLPNを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ICチップ2は、液晶表示パネルLPNのアクティブエリアACTの外側において、アレイ基板AR上に実装されている。
共通電極CE1は、アクティブエリアACTの全域に亘って延在しており、複数の画素PXに対して共通に形成されている。共通電極CE1は、アクティブエリアACTの外側に引き出され、給電部Vcomに接続されている。給電部Vcomは、例えばアクティブエリアACTの外側においてアレイ基板ARに形成され、共通電極CE1と電気的に接続される。給電部Vcomには、一定の共通電圧が供給される。
複数の画素PXには、色フィルタが所定の規則で配列されている。色フィルタは、液晶層LQを挟んで画素電極に対向し、対向基板CTに形成されている。
図2は、各画素PXに対して配置された、色フィルタの例を示している。以下、色フィルタが一体化された画素を色画素と称し、赤、緑、青のフィルタが一体化された画素を、それぞれ赤色(第1の色)画素(R)、緑色(第2の色)画素(G)及び青色(第3の色)画素(B)と称することにする。
本実施形態では、赤色画素(R)による第1の列11と、緑色(第2の色)画素による第2の列12と、青色(第3の色)画素と白色画素の交互となる第3の列13a又は13bによる3つの列が、行方向へ繰り返し配置されている。第3の列として13a又は13bとして2種類の符号を用いた理由は、いずれの列も青色画素(B)と白色画素が交互になるが、一方の列は、奇数行が青色画素(B)、偶数行が白色画素(W)の順序であり、他方の列は、奇数行が白色画素(W)、偶数行が青色画素(B)の順序となるからである。
また本実施形態では、行方向へ配置される前記赤色画素(R)、緑色画素(G)及び青色画素(B)の組と、前記赤色画素(R)、緑色画素(G)及び白色画素(W)の組が、それぞれ複合色単位画素として定義されている。複合色単位画素の各列に対して、図では、符号COL1、COL2、COL3、COL4、・・・・を付して示している。各複合色単位画素の列COL1、COL2、COL3、COL4、・・・・は、それぞれ第1の列11、第2の列12、及び第3の列13a(または13b)を含む。
次に、画素の各行に対応して、行方向にゲート配線G1、G2、G3、G4、・・・・・が配線されている。
奇数行の画素のゲートは、奇数行のゲート配線G1、G3、G5、・・・に接続され、偶数行の画素のゲートは、偶数行のゲート配線G2、G4、G6、・・・に接続されている。
上記のように構成された表示装置に対して、画素信号は、第2の駆動回路SDが供給される。この場合は、カラム反転駆動が行われる。例えば、図2に各色画素に対して画素信号の極性(+または−)を付している。
ここで本実施形態では、第3の列の画素(青色画素と白色画素)の画素信号の共通電極に対する極性が行方向へ、・・・++−−++−−++−−・・・・(・・・正正負負正正負負正正負負・・・)のパターンを含むように駆動される。
上記のような方法であると、次のような作用効果を得ることができる。今、例えば赤色画素(R)に対する画素信号の書き込み処理について着目する。例えばゲート配線G1がオンであり、行方に見た場合、奇数列COL1、COL3、COL5、・・・・の赤色画素(R)に画素信号(マイナス電位)が書き込まれ、偶数列COL2、COL4、COL6、・・・・の赤色画素(R)に画素信号(プラス電位)が書き込まれる。赤色画素(R)は、行方向に共通電極に対する極性が+、−、+、−、・・・・と規則正しく繰り返している。このために、赤に関する共通電極の極性バランスは、何れか一方の極性に偏ることがない。つまり、赤色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。
また緑色画素(G)に対する画素信号の書き込み処理に着目した場合も同様である。即ち、例えばゲート配線G1がオンであり、行方に見た場合、奇数列COL1、COL3、COL5、・・・・の緑色画素(G)に画素信号(プラス電位)が書き込まれ、偶数列COL2、COL4、COL6、・・・・の緑色画素(G)に対して画素信号(マイナス電位)が書き込まれる。
このように、緑色画素(G)は、行方向に共通電極に対する極性が+、−、+、−、・・・・と規則正しく繰り返している。このために、緑色画素(G)に関する共通電極の極性バランスは、何れか一方の極性に偏ることがない。つまり、緑色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。
次に、青色画素(B)に対する画素信号の書き込み処理について着目して説明する。例えばゲート配線G1がオンであり、行方に見た場合、列COL1、COL5、COL9(図示せず)・・・・の青色画素(B)にプラス極性の画素信号が書き込まれる。これに対して、列COL3、COL7(図示せず)、COL11(図示せず)・・・・の青色画素(B)にマイナス極性の画素信号が書き込まれる。
上記したルールに基づいた極性で、青色画素(B)に画素信号が書き込まれた場合、青色画素(B)を行方向に見た場合、共通電極に対する極性が・・・・+、−、+、−、・・・・となり、平均化する。この結果、青色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。
さらに白色画素(W)に対する画素信号の書き込み処理について着目して説明する。例えばゲート配線G1がオンであり、行方に見た場合、列COL2、COL6、COL10(図示せず)・・・・の白色画素(W)にプラス極性の画素信号が書き込まれる。これに対して、列COL4、COL8(図示せず)、COL12(図示せず)・・・・の白色画素(W)にマイナス極性の画素信号が書き込まれる。
上記したルールに基づいた極性で、白色画素(W)に画素信号が書き込まれた場合、白色画素(W)を行方向に見た場合、共通電極に対する極性が・・・・+、−、+、−、・・・・となり、平均化する。この結果、白色の画素信号の書き込み処理に関しては、共通電極の電位がプラス或いはマイナス方向に偏ることがない。
図3は、図2に示すような対策がされなかった場合の各画素とゲート配線の接続状態を示している。このような接続の場合、赤色画素(R)と緑色画素(G)のゲート配線に対する接続状態は、図2の例と同じであり、共通電極の極性バランスも図2の例と同じであるから説明は省略する。
しかし、例えばゲート配線G1がオンであり、行方に見た場合、列COL1、列COL3、列COL5の青色画素(B)にそれぞれ共通電極に対してプラス側の電位の画素信号が書き込まれる。しかしゲート配線G1がオンであり、行方に見た場合、青色のためにマイナス側の電位に書き込まれる画素信号は存在しないことになる。このために、図3の構成の場合、青色に関する共通電極の極性バランスは、プラス側の極性に偏ることになる。またゲート配線G2に接続されている青色画素(B)に関しては、青色に関する共通電極の極性バランスがマイナス側の極性に偏ることになる。
図3の構成の場合、上記した青色画素(B)と同様な考え方が白色画素(W)に関しても適用することができる。つまり白色に関する共通電極の極性に偏りが生じる。
これに対して、図2で説明した構成であると、各色画素(R)、(G)、(B)、(W)に関して共通電極の基準としての電位が安定している。
図4は、図2に示した複合色単位画素の列COL1、列COL2の構成をさらに詳しく示す図である。図4では、図2に比べて、画素電極の構造と、ゲート配線G1、G2、ソース配線S1−S4を更に示している。さらに、図4では、画素電極と、この画素電極に対応するソース配線とゲート配線との接続部を概略的に示している。
画素電極は、接続部に形成されたスイッチング素子により、ソース配線に接続されている。スイッチング素子は、ゲート配線からの制御信号によりオン又はオフ制御される。この接続部の構成は、図5A、図5Bを参照して後述することにする。
図4に示すように、本実施形態では、複合色単位画素が、白色画素(W)と赤色画素(R)、緑色画素(G)、青色画素(B)の4色画素で構成されている。しかし、単純に行方向へ、白色画素(W)と赤色画素(R)、緑色画素(G)、青色画素(B)の4色画素を配列したまとまりを、1つの複合色単位画素として定義すると、複合色単位画素の配列ピッチが粗くなり、解像度が劣化する。そこで、この実施形態では、図2で説明したように各複合色単位画素の列COL1、COL2、COL3、COL4、・・・・は、それぞれ第1の列11、第2の列12、及び第3の列13a(または13b)とし、3色画素を基本としている。これにより解像度の劣化を抑制している。
さらに本実施形態では、行方向の複合色単位画素を見た場合、赤色画素(R)、緑色画素(G)、青色画素(B)の組と、赤色画素(R)、緑色画素(G)、白色画素(W)の組が交互に配列されている。ここで、例えば2つの行の複合色単位画素((3×2)画素)を組み合わせてみた場合、赤色画素(R)、緑色画素(G)、青色画素(B)の組と、赤色画素(R)、緑色画素(G)、白色画素(W)の組が配置されている。
したがって、本実施形態では、(3×2)画素の、2次元配列された6個の色単位画素(2つの赤画素、2つの緑画素、1つの青色画素(B)、1つの白色画素(W))を組み合わせて、色再現性を工夫している。即ち、各色の明るさのバランスを取りやすくするために、2つの赤色画素(R)の面積と、2つの緑色画素(G)の面積と、1つの青色画素(B)の面積とが同等となるように設計されている。このために赤色画素(R)と、緑色画素(G)と、青色画素(B)に基づいて色再現を行うための信号処理方法に対して、色フィルタ面積のアンバランスを考慮する必要はない。また、白色画素(W)に対する信号は、輝度や明るさ調整の目的に応じた利得が設定される。
上記のように1つの青色画素(B)の面積は、2つの赤色画素(R)の合計面積(=2つの緑色画素(G)の合計面積)にほぼ等しく設計されている。このために、行方向に見た場合、赤色画素(R)と緑色画素(G)の幅w1に対して、白色画素(W)と青色画素(B)の幅w2が広く形成されている。なおこの実施形態では、行方向の幅w3(隣り合うゲート配線とゲート配線の間)は、全て同じである。
図4においては、画素とゲート配線及びソース配線との接続部を概略的に示した。この接続部を以下具体的に説明する。
図5A、図5Bは、図4の四角で囲んだ部分111を取り出して示している。図5Aには、ソース配線S2、S3、及びゲート配線G2の近傍が拡大されて示されている。図5Bは、図5AのデバイスをA−Bのラインで断面した場合の概略構成を示している。したがって、ゲート電極G2と接続される白色画素(W)の領域を詳しく説明することにする。
本実施形態は、画素電極がスリットを有し、画素電極と共通電極との間で、液晶分子を駆動する方式として、FFS(Fringe Field Switching)方式を採用している。
ソース配線S3は、絶縁膜12と絶縁膜13との間に位置する。ソース配線S3の下部には、絶縁膜12、11を介して、半導体層SCが形成されている。ソース配線S3の一部に接続したソース電極WSは、コンタクトホールCH1を介して、半導体層SCのソース部に接続されている。半導体層SCは、ソース配線S3の下部に沿って延在し、ゲート配線G2の下部を通過し、白色画素(W)の領域内に進入している。この白色画素(W)の領域内に入り込んだ半導体層SCは、ドレイン部として使用される。
ゲート配線G2は、ソース配線S3の層の下部の絶縁膜11と絶縁膜12との間に位置する。ゲート配線G2は、一部が画素形成領域に突出している。この一部がG2’として図示されている。
半導体層SCのドレイン部は、絶縁膜11、12を貫通するコンタクトホールCH2を介して、ドレイン電極WDに接続されている。さらにドレイン電極WDは、絶縁膜13、共通電極CE1、絶縁膜14を貫通するコンタクトホールCH3を介して、画素電極PEに接続されている。なお図5Bの共通電極CE1は、図5Aでは示していない。
図5Aに示すように、白色画素(W)の画素電極とソース配線との接続は、次のような形態である。ソース配線S3に第1のコンタクトホールCH1を介してスイッチング素子SCのソース電極が接続され、このスイッチング素子SCのドレイン電極が、第2のコンタクトホールCH2を介して画素電極PEに接続される。ここで、ソース配線S3に形成される第1のコンタクトホールの位置と、画素電極PEの下部の第2のコンタクトホールCH2とは、隣り合う行に位置する。
したがって、スイッチング素子のソース電極をソース配線に接続するためのコンタクトホールと、該スイッチング素子のドレイン電極を画素電極に接続するためのコンタクトホールとが異なる行に位置することになる。このような構成によりコンタクトホールの過密度を軽減しデバイス製造の信頼性を向上することができる。
もし、スイッチング素子のソース電極をソース配線に接続するためのコンタクトホールと、該スイッチング素子のドレイン電極を画素電極に接続するためのコンタクトホールとが同じ行に位置すると、コンタクトホールの密度が高くなり、デバイス製造の精度を上げる必要があり、また、製造不良品が生じるリスクが高くなる。本実施形態の設計によると、コンタクトホールの過密度を軽減しデバイス製造の信頼性を向上することができる。つまりコンタクトホールを分散化(低密度化)し、デバイス製造精度を緩和し、デバイス製造の歩留まりを向上することができる。
図6は、図5A、図5Bに示したスイッチング素子(SW)を含む接続部の周辺の断面構造を概略的に示す図である。
アレイ基板ARは、ガラス基板や樹脂基板などの光透過性を有する第1絶縁基板10を用いて形成されている。アレイ基板ARは、スイッチング素子SW、第1共通電極CE1、画素電極PE、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第4絶縁膜14、第1垂直配向膜AL1などを備えている。
図示した例では、スイッチング素子SWは、トップゲート型の薄膜トランジスタである。スイッチング素子SWは、第1絶縁基板10の上に配置された半導体層SCを備えている。なお、第1絶縁基板10と半導体層SCとの間に絶縁膜であるアンダーコート層が介在していても良い。
半導体層SCは、第1絶縁膜11によって覆われている。また、第1絶縁膜11は、第1絶縁基板10の上にも配置されている。このような第1絶縁膜11は、例えば、テトラエトキシシラン(TEOS)などの無機系材料によって形成されている。
スイッチング素子SWのゲート電極WGは、第1絶縁膜11の上に形成され、半導体層SCの直上に位置している。ゲート電極WGは、ゲート配線G2、G2’に電気的に接続され(あるいは、ゲート配線と一体的に形成され)、第2絶縁膜12によって覆われている。また、第2絶縁膜12は、第1絶縁膜11の上にも配置されている。このような第2絶縁膜12は、例えば、シリコン窒化物などの無機系材料によって形成されている。
スイッチング素子SWのソース電極WS及びドレイン電極WDは、第2絶縁膜12の上に形成されている。また、ソース配線S3も同様に第2絶縁膜12の上に形成されている。図示したソース電極WSは、ソース配線S3に電気的に接続されている(あるいは、ソース配線S3と一体的に形成されている)。ソース電極WS及びドレイン電極WDは、それぞれ第1絶縁膜11及び第2絶縁膜12を貫通するコンタクトホールCH1,CH2を通して半導体層SCにコンタクトしている。このスイッチング素子SWは、ソース配線S3とともに第3絶縁膜13によって覆われている。第3絶縁膜13は、第2絶縁膜12の上にも配置されている。この第3絶縁膜13は、例えば、透明な樹脂材料によって形成されている。
共通電極CE1は、第3絶縁膜13の上に延在している。図示したように、共通電極CE1は、ソース配線S3の上方をカバーし、隣接する画素に向かって延在している。この共通電極CE1は、インジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの透明な導電材料によって形成されている。共通電極CE1の上には、第4絶縁膜14が配置されている。
第3絶縁膜13及び第4絶縁膜14には、ドレイン電極WDまで貫通したコンタクトホールCH3が形成されている。第4絶縁膜14は、第3絶縁膜13と比較して薄い膜厚に形成され、例えば、シリコン窒化物などの無機系材料によって形成されている。この第4絶縁膜14は、共通電極CE1を覆う層間絶縁膜に相当する。
画素電極PEは、第4絶縁膜14の上においてスリットを有して形成され、第1共通電極CE1と対向している。画素電極PEは、コンタクトホールCH3を介してスイッチング素子SWのドレイン電極WDに電気的に接続されている。この画素電極PEは、例えば、ITOやIZOなどの透明な導電材料によって形成されている。画素電極PEは、第1垂直配向膜AL1によって覆われている。
一方、対向基板CTは、ガラス基板や樹脂基板などの光透過性を有する第2絶縁基板30を用いて形成されている。対向基板CTは、第2絶縁基板30のアレイ基板ARに対向する側に、遮光層31、カラーフィルタ32、オーバーコート層33、第2垂直配向膜AL2などを備えている。
遮光層31は、アクティブエリアACTにおいて各画素PXを区画し、開口部を形成する。遮光層31は、色画素の境界あるいはアレイ基板ARに設けられたソース配線と対向する位置などに設けられている。遮光層31は、遮光性の金属材料や黒色の樹脂材料によって形成されている。
カラーフィルタ32は、開口部APに形成され、その一部が遮光層31と重なっている。カラーフィルタ32は、例えば、この図の場合は、白色であり、無着色の樹脂材料で構成される。赤色フィルタの場合、赤色に着色された樹脂材料が用いられ、緑色フィルタの場合、緑色に着色された樹脂材料が用いられ、青色フィルタの場合、青色に着色された樹脂材料が用いられる。
赤色フィルタは赤色を表示する赤色画素(R)に配置され、緑色フィルタは緑色を表示する緑色画素に配置され、青色フィルタは青色を表示する青色画素(B)に配置されている。また、白色を表示する白色画素(W)には、白色(あるいは透明)カラーフィルタが配置されている。なお、白色画素(W)にはカラーフィルタを配置しなくても良い。また、白色フィルタは、厳密に無彩色のカラーフィルタでなくても良く、淡く色付いた(例えば薄黄色に色付いた)カラーフィルタであってもよい。異なる色のカラーフィルタ間の境界は、ソース配線の上方の遮光層と重なる位置にある。
オーバーコート層33は、カラーフィルタ32を覆っている。オーバーコート層33は、遮光層31やカラーフィルタ32の凹凸を平坦化する。オーバーコート層33は、透明な樹脂材料によって形成されている。オーバーコート層33は下地として利用され、第2垂直配向膜AL2によって覆われている。
第1垂直配向膜AL1及び第2垂直配向膜AL2は、垂直配向性を示す材料によって形成され、ラビングなどの配向処理を必要とせずに液晶分子を基板の法線方向に配向させる配向規制力を有している。
上述したようなアレイ基板ARと対向基板CTとは、第1垂直配向膜AL1及び第2垂直配向膜AL2が向かい合うように配置されている。このとき、アレイ基板ARと対向基板CTとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ARと対向基板CTとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層LQは、第1垂直配向膜AL1と第2垂直配向膜AL2との間のセルギャップに封入されている。
このような構成の液晶表示パネルに対して、その背面側には、バックライトBLが配置されている。バックライトBLとしては、種々の形態が適用可能であるが、ここでは詳細な構造についての説明は省略する。
第1絶縁基板10の外面には、第1偏光板PL1を含む第1光学素子が配置されている。第2絶縁基板30の外面には、第2偏光板PL2を含む第2光学素子が配置されている。第1偏光板PL1及び第2偏光板PL2は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。
上記した実施形態は、赤色(第1の色)画素、緑色(第2の色)画素及び青色(第3の色)画素による第1の組と、赤色(第1の色)画素、緑色(第2の色)画素及び白色画素による第2の組が、それぞれ複合色単位画素として定義され、奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が配置されている表示装置において、前記青色画素と白色画素の並びを行方向へ見た場合、画素信号の共通電極に対する極性が行方向へ、・・・++−−++−−++−−・・・・のパターンを含む。この極性は、第2の駆動回路SDにより設定される。
図7は、上記のカラム反転駆動を実現する第2駆動回路SDの一構成例を示している。入力インターフェース211は、外部のアプリケーションプロセッサから表示用のデータと外部同期信号を受け取る。外部同期信号は、シーケンサー230に入力され、シーケンサー230は、外部同期信号に同期して、第2駆動回路SD内の各種のタイミングパルスを生成する。
表示用のデータは、入力インターフェース211から画素データメモリ212に入力されて一時的に保存される。画素データメモリ212に、複数行(複数ライン)分の画素データが保存されてもよい。
画素データメモリ212から1行分の画素データが出力され、画素データラッチ回路213にラッチされる。画素データラッチ回路213から出力された画素データは、D/A変換器に入力され、アナログの画素信号に変換される。それぞれの画素信号は、アナログ増幅器で増幅されて対応するソース配線S1、S2、S4,S4に向けて出力される。図では、4つのソース配線S1−S4の系統を代表して説明するので、デジタルアナログ変換器DAC1−DAC4を示している。
アナログ変換された画素信号としては、共通電極に対してプラス極性の画素信号と、マイナス極性の画素信号が準備される。マイナス極性の画素信号は、インバータIN1−IN4により生成される。
ソース配線S1−S4に対して、いずれの極性の画素信号を出力するかは、スイッチSL1−SL4の極性選択状態により決定される。図の例であると、スイッチSL1は、ソース配線S1に対して、プラス極性の画素信号を選択して出力している。スイッチSL2は、ソース配線S2に対して、マイナス極性の画素信号を選択して出力している。スイッチSL3は、ソース配線S3に対して、プラス極性の画素信号を選択して出力している。スイッチSL4は、ソース配線S4に対して、マイナス極性の画素信号を選択して出力している。
スイッチSL1−SL4に対する制御信号は、シーケンサー230が生成している。シーケンサー230は、入力インターフェース211、画像データメモリ212、画素データラッチ回路213などに対して動作タイミング信号を供給している。またシーケンサー230は、デジタルアナログ変換器DAC1−DAC4に対して内部クロックを供給することができる。内部クロックは、内部発振器231の発振出力が用いられることで、生成されている。
またシーケンサー230は、パネル制御信号生成回路232に対してタイミング信号を与えている。このタイミング信号に基づいて、パネル制御信号生成回路232は、表示パネルの第1駆動回路GDにも駆動タイミングパルスを与えることができる。
図8は本実施形態の一動作例を実行するためのソフトウエアプログラムの一例を示している。1行分の画素データが画像データメモリ212から読み出され、画素データラッチ回路213にラッチされる(ステップSA1)。次にスイッチ群(SL1、SL2、・・・・)が制御される。これにより、各ソース配線(S1、S2、・・・・)に出力すべき画素信号の極性が設定される(ステップSA2)。次に、1行分の画素データがデジタルアナログ変換器(DAC1、DAC2、・・・・)でアナログ変換され、各ソース配線(S1、S2、・・・・)に出力される(ステップSA3)。
次に、1フレーム分の画素信号の出力が終了したかどうかの判定がなされる(ステップSA4)。1フレーム分の画素信号の出力が終了していない場合は、ステップSA1に戻る。1フレーム分の画素信号の出力が終了している場合は、次の1フレーム分の処理に移る。この場合、スイッチ群の選択モードが現在第1の選択モード(つまり図2に記載されているように第1行の列方向がR(+)、G(−)、B(+)、R(−)、G(+)、W(+)、R(+)、G(−)、B(−)、R(−)、G(+)、W(−)、・・・・のパターン)である場合は、第1の選択モードから第2の選択モード(つまり第1行の列方向がR(−)、G(+)、B(−)、R(+)、G(−)、W(−)、R(−)、G(+)、B(+)、R(+)、G(−)、W(+)、・・・・のパターン)に切り替えてステップSA1に戻る。つまり第1のフレームの第1の選択モードから、次のフレームの第2の選択モードに移行した場合は、各画素の極性が反転する。
なお上記実施形態では、画素電極がスリットを有し、画素電極と共通電極との間で、液晶分子を駆動する方式として、FFS方式を説明した。しかし本発明はこのような駆動方式に限定されるものではなく、インプレーンスイッチング(IPS)モードなど他の方式であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。さらにまた、請求項の各構成要素において、構成要素を分割して表現した場合、或いは複数を合わせて表現した場合、或いはこれらを組み合わせて表現した場合であっても本発明の範疇である。
LPN・・・液晶表示パネル、AR・・・アレイ基板、CT・・・対向基板、ACT・・・対向基板、PX・・・画素、G1−Gn・・・ゲート配線、S1−Sm・・・ソース配線、SW・・・スイッチング素子、GD・・・第1駆動回路、SD・・・第2駆動回路、LQ・・・液晶層、PE・・・画素電極、CE1・・・共通電極、COL1−COL6・・・列。
Claims (5)
- 第1の色画素による第1の列と、第2の色画素による第2の列と、第3の色画素と白色画素が交互となる第3の列による3つの列が、行方向へ繰り返し配置され、行方向へ配置される前記第1の色画素、第2の色画素及び第3の色画素による第1の組と、前記第1の色画素、第2の色画素及び白色画素による第2の組が、それぞれ複合色単位画素として定義され、画素並びの奇数行と偶数行には、それぞれ奇数番目、偶数番目のゲート配線が対応して配置されている表示装置の駆動方法において、
前記第3の列の画素の画素信号の共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含むように前記第3の列の画素に画素信号を供給することを特徴とする液晶表示装置の駆動方法。 - 前記第1の色画素は赤色画素、第2の色画素は緑色画素、第3の色画素は青色画素である請求項1記載の液晶表示装置の駆動方法。
- 第1のフレームでは、前記第3の列の画素の画素信号の前記共通電極に対する極性が行方向へ、・・・正正負負正正負負正正負負・・・・のパターンを含み、
次の第2のフレームでは、前記第3の列の画素の画素信号の前記極性が、前記第1のフレームのパターンに対して、反転したパターンを含む、
請求項1記載の液晶表示装置の駆動方法。 - 前記第1の列の画素は赤色画素であり、前記赤色画素の画素信号の共通電極に対する極性が行方向へ、・・・正負正負正負・・・・のパターンを含むように前記赤色画素に画素信号を供給することを特徴とする請求項1記載の液晶表示装置の駆動方法。
- 前記第2の列の画素は緑色画素であり、前記緑色画素の画素信号の共通電極に対する極性が行方向へ、・・・負正負正負正・・・・のパターンであり隣りの赤色画素の極性と異なるように前記赤色画素に画素信号を供給することを特徴とする請求項1記載の液晶表示装置の駆動方法。
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