JP6234461B2 - スイッチング電源装置、半導体装置、及びａｃ／ｄｃコンバータ - Google Patents

Description

本発明は、スイッチング電源装置及びスイッチング電源装置を構成するスイッチング素子を制御するための半導体装置に関し、特にＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路を含むスイッチング電源装置に適用して有効な技術に関する。

交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータを構成するスイッチング電源装置は、交流電源から供給される入力電圧及び入力電流の位相差に起因する力率の悪化や高調波ノイズの発生を抑制するため、ＰＦＣ回路が広く用いられている。

従来、ＰＦＣ回路を含む種々のスイッチング電源装置は、主にアナログ制御によって実現されていた。例えば、アナログ制御のＰＦＣ回路を備えたスイッチング電源装置の従来技術として、特許文献１及び特許文献２に開示がある。

しかしながら、近年、低コスト化やチューニングの容易化等の要求から、ＰＦＣ回路を含む種々のスイッチング電源回路は、ディジタル制御を主とした制御方式に代わりつつある。具体的には、ＰＦＣ回路におけるコイルに流れる電流を制御するためのスイッチング素子（ＭＯＳＦＥＴ等）のオン・オフを制御するコントロール部が、従来のエラーアンプを備えたアナログＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）からマイクロコントローラ（以下、単にマイコンと称する。）等のプログラム処理装置に置き換わりつつある。例えば、ディジタル制御方式のＰＦＣ回路を備えたＡＣ／ＤＣコンバータの従来技術として、特許文献３に開示がある。

特開２００１−３２７１６６号公報 特開２００８−３１２３５５号公報 特開２００８−９９４４０号公報

上述したＰＦＣ回路におけるコントロール部は、ＰＦＣ回路内の各種の電圧や電流を検出し、その検出結果に基づいて所定の周期のＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）信号を生成する。例えば、アナログ制御方式のＰＦＣ回路では、エラーアンプの出力電圧と所定の周期信号（三角波や鋸波等）に基づいて所望のデューティ比（パルス幅）のＰＷＭ信号が生成され、ディジタル制御方式のＰＦＣ回路では、例えばマイコンにおけるＰＷＭタイマによってＣＰＵの設定条件に応じたデューティ比のＰＷＭ信号が生成される。このように生成されたＰＷＭ信号に基づいてスイッチング素子のオン・オフが制御されることにより、所望の直流電圧が生成されるとともに力率が改善される。

上述のようにＰＷＭ信号に基づいてスイッチング素子のオン・オフを切り替えたとき、ＰＷＭ信号の急峻な立ち上がり又は立ち下がりにより、スイッチング素子のオン・オフの切替りタイミングで大きな電流変動が生じ、高調波ノイズが発生する。この高調波ノイズの発生は、力率の低下を招き、ＡＣ／ＤＣ変換における電力の変換効率を低下させる一因となっている。特に、ＡＣ／ＤＣコンバータの扱う電力が大きくなる程、電力の変換効率の低下は顕著となる。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

すなわち、本スイッチング電源装置は、ＰＷＭ制御によってスイッチング素子をオン・オフさせることでコイルに流れる電流を制御し、所望の直流電圧を得る。本スイッチング電源装置は、ＰＷＭ制御によってスイッチング素子をオンさせるためのＰＷＭオン期間において、当該ＰＷＭオン期間の開始直後の第１期間に、ＰＷＭ周期よりも短い周期であって、パルス幅が段階的に大きくされる第１パルス信号によってスイッチング素子のスイッチングが可能にされる。また、本スイッチング電源装置は、ＰＷＭオン期間における第１期間の経過後に、ＰＷＭ制御に基づくＰＷＭ信号によってスイッチング素子のスイッチングが可能にされる。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本スイッチング電源装置によれば、高調波ノイズを低減させることができる。

図１は、実施の形態１に係るＡＣ／ＤＣコンバータとしてのディジタル制御方式のスイッチング電源装置を例示するブロック図である。 図２は、実施の形態１に係るＰＷＭタイマ部の内部構成を例示するブロック図である。 図３は、ＰＷＭタイマ部１３Ａによって生成される各種信号のタイミングチャートを例示する。 図４は、実施の形態１に係るＰＷＭタイマ部によって生成されるパルス信号ＶＰＬＳ＿１のタイミングチャートを例示する図である。 図５は、実施の形態１に係るスイッチング電源装置による高調波ノイズの低減効果の一例を示す図である。 図６は、実施の形態２に係るＡＣ／ＤＣコンバータとしてのディジタル制御方式のスイッチング電源装置を例示するブロック図である。 図７は、実施の形態２に係るＰＷＭタイマ部の内部構成を例示するブロック図である。 図８は、実施の形態２に係るＰＷＭタイマ部によって生成されるパルス信号ＶＰＬＳ＿１のタイミングチャートを例示する図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（ＰＷＭオン期間の開始直後に、ＰＷＭ周期より短い周期で段階的にデューティ比が増加するパルス信号によってスイッチング制御するスイッチング電源装置）
代表的な実施の形態に係るスイッチング電源装置（１００、２００）は、ＰＷＭ制御によってスイッチング素子（ＳＷ１、ＳＷ２）をオン・オフさせることでコイル（Ｌ１Ａ、Ｌ２Ａ）に流れる電流を制御し、所望の直流電圧（ＶＯＵＴ）を得る。本スイッチング電源装置は、ＰＷＭ制御によってスイッチング素子をオンさせるためのＰＷＭオン期間（ＴＯＮ）において、当該ＰＷＭオン期間が開始された直後の第１期間（Ｔ１）に、ＰＷＭ制御に基づくＰＷＭ周期（ＴＣ）よりも短い周期であって、パルス幅が段階的に大きくされる第１パルス信号（ＶＰＬＳ＿１）による前記スイッチング素子のスイッチング制御が可能にされる。また、前記スイッチング電源装置は、前記第１期間の経過後（Ｔ２、（Ｔ３））に、前記ＰＷＭ制御に基づくＰＷＭ信号（ＶＰＷＭ）による前記スイッチング素子のスイッチング制御が可能にされる。

これによれば、ＰＷＭオン期間の開始タイミングにおいて、スイッチング素子のオンする時間が徐々に大きくなるように制御されるので、従来のようにＰＷＭ信号によって単純にスイッチング素子をオン・オフさせる制御に比べて、上記ＰＷＭオン期間の開始タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、上記ＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを小さくすることができる。

〔２〕（第１パルス信号のパルス幅の増加率をノイズ量によって可変させる）
項１のスイッチング電源装置（２００）において、前記第１期間における前記第１パルス信号のパルス幅の増加率は、前記直流電圧に重畳されるスイッチングノイズが基準値よりも大きい場合に小さくなるように制御され、前記スイッチングノイズが基準値よりも小さい場合に大きくなるように制御される。

これによれば、ＰＷＭ制御によるＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを更に小さくすることができる。

〔３〕（第１パルス信号のパルス幅を直前のスイッチングノイズに基づいて決定する）
項２のスイッチング電源装置は、前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが前記基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準のパルス幅よりも小さくする。また、本スイッチング電源装置は、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を前記基準のパルス幅よりも大きくする。

これによれば、スイッチングノイズが小さくなるように第１パルス信号のパルス幅の増加率を変更する制御を容易に実現することができる。

〔４〕（出力電圧が所定範囲外にある期間の長さでノイズ量を判定する）
項２又は３のスイッチング電源装置は、前記直流電圧が所定の電圧範囲（Ｗ）から外れている期間の長さを前記スイッチングノイズの大きさとする。

これによれば、スイッチングノイズの大きさを測定することが容易となる。

〔５〕（ＰＷＭオン期間の終了直前に、ＰＷＭ周期より短い周期で段階的にデューティ比が増加するパルス信号によってスイッチング制御する）
項１乃至４の何れかのスイッチング電源装置は、前記ＰＷＭオン期間における前記第１期間の経過後の第２期間（Ｔ２）に、前記ＰＷＭ信号による前記スイッチング素子のスイッチング制御が可能にされる。本スイッチング電源装置は、前記第２期間が経過してから前記ＰＷＭオン期間が終了するまでの第３期間（Ｔ３）に、前記ＰＷＭ周期よりも短い周期であって、段階的にパルス幅が小さくされる第２パルス信号（ＶＰＬＳ）による前記スイッチング素子のスイッチング制御が可能にされる。

これによれば、ＰＷＭ制御による前記ＰＷＭオン期間の終了タイミングにおいて、スイッチング素子のオンする時間が徐々に小さくなるように制御されるので、従来のようにＰＷＭ信号によって単純にスイッチング素子をオン・オフさせる制御に比べて、上記ＰＷＭオン期間の終了タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、上記ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを小さくすることができる。

〔６〕（第２パルス信号のパルス幅の減少率をノイズ量によって可変にする）
項５のスイッチング電源装置において、前記第３期間における前記第２パルス信号のパルス幅の減少率は、前記直流電圧に重畳されるスイッチングノイズが基準値よりも大きい場合に小さくなるように制御され、前記スイッチングノイズが基準値よりも小さい場合に大きくなるように制御される。

これによれば、ＰＷＭ制御に係る前記ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを更に小さくすることが可能となる。

〔７〕（第２パルス信号のパルス幅を直前のスイッチングノイズに基づいて決定する）
項６のスイッチング電源装置は、前記第３期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きくする。更に、本スイッチング電源装置は、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を前記基準とされるパルス幅よりも小さくする。

これによれば、スイッチングノイズが小さくなるように第２パルス信号のパルス幅の減少率を変化させる制御を容易に実現することができる。

〔８〕（ＰＷＭオン期間の開始直後に、ＰＷＭ周期より短い周期で段階的にデューティ比が増加するパルス信号を出力する半導体装置）
代表的な実施の形態に係る半導体装置（５、７）は、入力電圧（ＶＩＮ）を目標とする直流電圧（ＶＯＵＴ）に変換するとともに力率を改善するためのスイッチング電源装置（１００、２００）におけるスイッチング素子（ＳＷ１、ＳＷ２）のオン・オフを制御するための半導体装置である。本半導体装置は、前記スイッチング素子のオン・オフを制御するための制御信号（ＶＧＤ１、ＶＧＤ２）を生成するタイマ部（１３Ａ、１３Ｂ、２３Ａ、２３Ｂ）を有する。本半導体装置は更に、前記出力電圧が前記目標とする直流電圧と等しく且つ前記入力電圧と前記スイッチング電源装置に入力される入力電流との位相差が小さくなるように前記スイッチング素子をオンさせるためのＰＷＭオン期間（ＴＯＮ）を算出するとともに、前記算出結果に基づいて前記タイマ部を制御するデータ処理制御部（１０）を有する。前記データ処理制御部は、前記タイマ部を制御することにより、前記算出したＰＷＭオン期間の開始直後の第１期間（Ｔ１）に、前記算出したＰＷＭオン期間に応じたＰＷＭ信号（ＶＰＷＭ）よりも周期が短く且つ段階的にパルス幅が大きくなる第１パルス信号（ＶＰＬＳ＿１）を前記制御信号として出力可能にする。更に、前記データ処理制御部は、前記第１期間の経過後に、前記制御信号として前記ＰＷＭ信号を出力可能にする。

これによれば、ＰＷＭ制御によるスイッチング素子のＰＷＭオン期間の開始タイミングにおいて、スイッチング素子のオンする時間が徐々に大きくなるような制御信号が生成されるので、従来のように、スイッチング素子を制御するためのＰＷＭ信号を単純に生成する半導体装置に比べて、ＰＷＭオン期間の開始タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、ＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを小さくすることが可能となる。

〔９〕（ＰＷＭオン期間の終了直前に、ＰＷＭ周期より短い周期で段階的にデューティ比が減少するパルス信号によってスイッチング素子を駆動する）
項８の半導体装置において、前記データ処理制御部は、前記タイマ部を制御することにより、前記算出したＰＷＭオン期間の終了直前の第２期間に、前記ＰＷＭ信号よりも周期が短く且つ段階的にパルス幅が小さくなる第２パルス信号（ＶＰＬＳ＿２）を前記制御信号として出力可能にする。

これによれば、ＰＷＭ制御によるスイッチング素子のＰＷＭオン期間の終了タイミングにおいて、スイッチング素子のオンする時間が徐々に小さくなるように駆動信号を生成するので、従来のように、ＰＷＭ信号を単純に生成する半導体装置に比べて、ＰＷＭオン期間の終了タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを小さくすることができる。

〔１０〕（出力電圧が所定範囲外にある期間をカウントし、カウント値に基づいて次の第１パルス信号のパルス幅を決定する）
項８又は９の半導体装置（７）は、前記直流電圧が所定の電圧範囲（Ｗ）から外れているか否かを判定するコンパレータ部（１４２）と、前記直流電圧が前記所定の電圧範囲から外れている期間を計時する計時部（１４３）と、を更に有する。前記データ処理制御部は、前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングしたときの前記計時部による計時結果が基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準とされるパルス幅よりも小さくする。また、前記データ処理制御部は、前記計時結果が基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を当該基準とされるパルス幅よりも大きくする。

これによれば、ＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを更に小さくすることが可能となる。

〔１１〕（出力電圧が所定範囲外にある期間をカウントし、カウント値に基づいて次の第２パルス信号のパルス幅を決定する）
項１０の半導体装置において、前記データ処理制御部は、前記第２期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングしたときの前記計時部による計時結果が基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きくする。また、前記データ処理制御部は、前記計時結果が基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を当該基準とされるパルス幅よりも小さくする。

これによれば、ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを更に小さくすることが可能となる。

〔１２〕（基本ＰＷＭ信号と第１及び第２パルス信号を期間に応じて切り替えて出力する）
項１１の半導体装置（７）において、前記タイマ部（２３Ａ、２３Ｂ）は、前記データ処理制御部によって前記算出されたＰＷＭオン期間に応じて前記ＰＷＭ信号を生成する第１信号生成部（１３０）と、前記第１パルス信号及び前記第２パルス信号を生成する第２信号生成部（１３６）と、を有する。前記タイマ部は更に、前記第１期間に前記第２信号生成部によって生成された前記第１パルス信号を出力し、前記第２期間に前記第２信号生成部によって生成された前記第２パルス信号を出力し、前記第１期間及び前記第２期間以外の期間に、前記第１信号生成部によって生成された前記ＰＷＭ信号を出力する信号選択部（１４０）を有する。

これによれば、ＰＷＭオン期間における最初と最後の期間のみ、ＰＷＭ周期よりも短い周期でデューディ比が変化するような制御信号を生成することが容易となる。

〔１３〕（ＡＣ／ＤＣコンバータ）
代表的な実施の形態に係るＡＣ／ＤＣコンバータ（１００、２００）は、交流電圧（ＶＡＣ）を整流して出力する整流回路（３）を有する。前記ＡＣ／ＤＣコンバータは更に、前記整流回路によって整流された電圧（ＶＩＮ）を入力し、スイッチング素子（ＳＷ１、ＳＷ２）によってコイル（Ｌ１Ａ、Ｌ２Ａ）に流れる電流を制御することにより、前記入力された電圧を目標とする直流電圧（ＶＴＧＴ）に変換して出力するための電圧コンバータ回路（３）を有する。本ＡＣ／ＤＣコンバータは更に、制御部（５、７）を有する。前記制御部は、前記電圧コンバータ回路の出力電圧（ＶＯＵＴ）が前記目標とする直流電圧と等しく且つ前記電圧コンバータ回路の入力電圧（ＶＩＮ）と入力電流（ＩＩＮ）との位相差が小さくなるように前記スイッチング素子をオンさせるためのＰＷＭオン期間（ＴＯＮ）を算出する。前記制御部は、前記ＰＷＭオン期間の算出結果に基づいて前記スイッチング素子のオン・オフを制御するための制御信号（ＶＧＤ１、ＶＧＤ２）を生成する。前記制御部は、更に、前記ＰＷＭオン期間の開始直後の第１期間（Ｔ１）に、前記算出したＰＷＭオン期間に応じたＰＷＭ信号（ＶＰＷＭ）よりも周期が短く且つ段階的にパルス幅が大きくなる第１パルス信号（ＶＰＬＳ＿１）を前記制御信号として出力することが可能にされる。また、前記制御部は、前記第１期間の経過後に、前記制御信号として前記ＰＷＭ信号を出力することが可能にされる。

これによれば、ＡＣ／ＤＣコンバータのＰＷＭオン期間の開始タイミングにおいて、スイッチング素子のオンする時間が徐々に大きくなるように制御されるので、従来のようにＰＷＭ信号によって単純にスイッチング素子をオン・オフさせる制御に比べて、ＰＷＭオン期間の開始タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、ＡＣ／ＤＣコンバータのＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを小さくすることができる。

〔１４〕（第１パルス信号のパルス幅を直前に生じたスイッチングノイズに基づいて決定する）
項１３のＡＣ／ＤＣコンバータ（２００）において、前記制御部（７）は、前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準とされるパルス幅よりも小さくする。前記制御部は、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を当該基準とされるパルス幅よりも大きくする。

これによれば、ＰＷＭオン期間の開始タイミングにおいて発生する高調波ノイズを更に小さくすることが可能となる。

〔１５〕（ＰＷＭオン期間の終了直前に、ＰＷＭ周期より短い周期で段階的にデューティ比が増加するパルス信号によってスイッチング制御する）
項１３又は１４のＡＣ／ＤＣコンバータにおいて、前記制御部（５、７）は、前記算出したＰＷＭオン期間の終了直前の第２期間（Ｔ３）に、前記ＰＷＭ信号よりも周期が短く且つ段階的にパルス幅が小さくなる第２パルス信号（ＶＰＬＳ＿２）を前記制御信号として出力することが可能にされる。

これによれば、ＰＷＭ制御によるスイッチング素子のＰＷＭオン期間の終了タイミングにおいて、スイッチング素子のオンする時間が徐々に小さくなるように駆動信号を生成するので、従来のように、ＰＷＭ信号を単純に生成する半導体装置に比べて、ＰＷＭオン期間の終了タイミングにおけるコイルの急激な電流変動を抑えることができる。これにより、ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを小さくすることができる。

〔１６〕（第２パルス信号のパルス幅を直前に生じたスイッチングノイズに基づいて決定する）
項１５のＡＣ／ＤＣコンバータにおいて、前記制御部（６）は、前記第２期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きくする。前記制御部は、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を当該基準とされるパルス幅よりも小さくする。

これによれば、ＰＷＭオン期間の終了タイミングにおいて発生する高調波ノイズを更に小さくすることが可能となる。

〔１７〕（マイクロコントローラ）
項１３乃至１６のＡＣ／ＤＣコンバータにおいて、前記制御部は、マイクロコントローラを含んで構成される。

２．実施の形態の詳細
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。

≪実施の形態１≫
図１は、実施の形態１に係るＡＣ／ＤＣコンバータとしてのディジタル制御方式のスイッチング電源装置を例示するブロック図である。同図に示されるスイッチング電源装置１００は、ＰＷＭ制御によってスイッチング素子ＳＷ１、ＳＷ２をオン・オフさせることにより、交流電源２０から供給された交流電力を所望の直流電圧に変換するとともに力率を改善する。スイッチング電源装置１００は、例えば、モータ制御システムの一部として、エアコンや自動車等に適用することができる。

前述したように、ＰＷＭ制御によってスイッチング素子のオン・オフを単純に切り替えた場合、スイッチング素子のオン・オフの切り替り時に大きな電流変動が生じ、高調波ノイズが発生する。そこで、本スイッチング電源装置１００では、ＰＷＭ制御によってスイッチング素子ＳＷ１、ＳＷ２をオンさせるためのＰＷＭオン期間の最初と最後の短期間に、ＰＷＭ周期よりも短い周期であってパルス幅が段階的に変化するパルス信号によってスイッチング素子ＳＷ１、ＳＷ２を制御することにより、高調波ノイズを低減させる。以下、スイッチング電源装置１００の具体的な構成について詳細に説明する。

図１に示されるように、スイッチング電源装置１００は、整流部２とＰＦＣ回路１を含んで構成される。

交流電源２０は、特に制限されないが、商用交流電源であり、５０Ｈｚ又は６０Ｈｚの正弦波の交流電圧ＶＡＣ（例えば１００Ｖ）を出力する。整流部２は、交流電源２０から供給された交流電圧ＶＡＣを整流して出力する。具体的に、整流部２は、ダイオードブリッジ回路２１と、容量ＣＲＣＴとを含んで構成される。ダイオードブリッジ回路２１は、例えば複数のダイオードを組み合わせて構成される全波整流回路である。ダイオードブリッジ回路２１によって整流された正の電圧は、容量ＣＲＣＴによって平滑化される。

ＰＦＣ回路１は、臨界モードのＰＦＣ回路であって、例えば、電圧コンバータ回路３と、出力電圧検出部４と、制御部５とを含んで構成される。

電圧コンバータ回路３は、整流回路２によって整流された電圧を入力し、スイッチング素子によってコイルに流れる電流を制御することにより、入力電圧ＶＩＮを目標とする直流電圧に変換して出力する。電圧コンバータ回路３は、特に制限されないが、コイルやスイッチング素子等を２重化したインターリーブ方式の昇圧型のＰＦＣ回路を実現するように構成され、例えば、コイルＬ１Ａ、Ｌ１Ｂ、Ｌ２Ａ、Ｌ２Ｂ、スイッチング素子ＳＷ１、ＳＷ２、整流素子Ｄ１、Ｄ２、及び出力容量ＣＯＵＴを含んで構成される。電圧コンバータ回路３は、例えば１００Ｖの整流電圧を３００Ｖの直流電圧に変換する。

以下、電圧コンバータ回路３の入力電圧を参照符号ＶＩＮと表記し、出力電圧を参照符号ＶＯＵＴと表記し、電圧コンバータ回路３の入力電流を参照符号ＩＮＮと表記する。また、参照ＶＩＮやＶＯＵＴ等の電圧を表す参照符号は、その電圧が供給されるノードをも表すものとする。

コイルＬ１Ａは、その一端がノードＶＩＮに接続され、その他端がノードＮＳＷ１に接続される。コイルＬ１Ｂは、コイルＬ１Ａに流れる電流を検出するための回路素子であり、コイルＬ１Ａと磁気的に結合するように配置される。コイルＬ２Ａは、その一端がノードＶＩＮに接続され、その他端がノードＮＳＷ２に接続される。コイルＬ２Ｂは、コイルＬ２Ａに流れる電流を検出するための回路素子であり、コイルＬ２Ａと磁気的に結合するように配置される。

スイッチング素子ＳＷ１は、ノードＮＳＷ１とグラウンドノードとの間に設けられ、コイルＬ１Ａに流れる電流を制御する。スイッチング素子ＳＷ２は、ノードＮＳＷ２とグラウンドノードとの間に設けられ、コイルＬ２Ａに流れる電流を制御する。特に制限されないが、スイッチング素子ＳＷ１、ＳＷ２は、例えば高耐圧のＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等である。同図には、一例としてＮチャネル型のＭＯＳトランジスタによってスイッチング素子ＳＷ１、ＳＷ２を実現した場合が例示される。

スイッチング素子ＳＷ１は、制御部５から出力された制御電圧ＶＧＤ１によってオン・オフが制御される。スイッチング素子ＳＷ２は、制御部５から出力された制御電圧ＶＧＤ２によってオン・オフが制御される。例えば、スイッチング素子ＳＷ１は、制御電圧ＶＧＤ１が第１論理レベル（例えば、ハイ（Ｈｉｇｈ）レベル）である場合にオンし、制御電圧ＶＧＤ１が第２論理レベル（例えば、ロー（Ｌｏｗ）レベル）である場合にオフする。スイッチング素子ＳＷ２についても同様である。なお、図１では、スイッチング素子ＳＷ１、ＳＷ２が制御部５からの制御電圧ＶＧＤ１、ＶＧＤ２によって直接スイッチング制御する構成が例示されているが、スイッチング素子ＳＷ１、ＳＷ２と制御部５との間にゲートドライバ回路を設け、当該ゲートドライバ回路を介してスイッチング素子ＳＷ１、ＳＷ２をスイッチング制御する構成としても良い。

整流素子Ｄ１は、ノードＮＳＷ１と出力ノードＶＯＵＴの間に設けられ、スイッチング素子ＳＷ１がオフしている期間にノードＮＳＷ１と出力ノードＶＯＵＴとの間に電流経路を形成する。整流素子Ｄ２は、ノードＮＳＷ２と出力ノードＶＯＵＴの間に設けられ、スイッチング素子ＳＷ２がオフしている期間にノードＮＳＷ２と出力ノードＶＯＵＴの間に電流経路を形成する。整流素子Ｄ１、Ｄ２は、例えばダイオードであり、アノードがノードＮＳＷ１（ＮＳＷ２）側に接続され、カソードが出力ノードＶＯＵＴ側に接続される。出力容量ＣＯＵＴは、出力ノードＶＯＵＴとグラウンドノードとの間に接続され、出力電圧ＶＯＵＴを安定させる。

出力電圧検出部４は、出力電圧ＶＯＵＴを検出し、検出電圧ＶＳＥＮを制御部５に供給する。出力電圧検出部４は、例えば、出力ノードＶＯＵＴとグラウンドノードとの間に直列に接続された抵抗Ｒ１、Ｒ２を含んで構成され、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２によって分圧した電圧を検出電圧ＶＳＥＮとする。抵抗比Ｒ１／Ｒ２を例えば“１／５９”とすることで、“３００Ｖ”の出力電圧ＶＯＵＴから“５Ｖ”の検出電圧ＶＳＥＮを生成する。なお、同図では、出力電圧検出部４を制御部５の外部に設けているが、制御部５の内部に含めても良い。

制御部５は、電圧コンバータ回路３の出力電圧ＶＯＵＴが目標電圧と等しく、且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、制御電圧ＶＧＤ１、ＶＧＤ２を生成する。制御部５は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路によって構成される。制御部５は、例えば、マイコン（ＭＣＵ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のプログラム処理装置である。なお、制御部５は、上記のように１チップ構成で実現しても良いし、マルチチップ構成で実現しても良く、その構成に特に制限はない。

制御部５は、例えば、Ａ／Ｄ変換部（ＡＤＣ）１４〜１６、データ処理制御部（ＣＮＴ）１０、ＰＷＭタイマ部（ＰＷＭ＿ＴＭＲ）１３Ａ、１３Ｂ、及び図示されない外部インタフェース回路等を含んで構成される。

Ａ／Ｄ変換部１６は、例えばＰＷＭタイマ部１３Ａ、１３Ｂから出力されたＡ／Ｄ変換開始信号に応じて、検出電圧ＶＳＥＮをサンプリングし、データ処理制御部１０によって設定された条件に従って当該サンプリングした電圧をディジタル信号に変換することで、変換結果ＤＶＳを生成する。これにより、出力電圧ＶＯＵＴの情報が得られる。

Ａ／Ｄ変換部１４は、例えばＰＷＭタイマ部１３Ａから出力されたＡ／Ｄ変換開始信号に応じて、コイルＬ１Ａと磁気的に結合されたコイルＬ１Ｂに流れる電流をサンプリングし、データ処理制御部１０によって設定された条件に従って当該サンプリングした電流をディジタル信号に変換することで変換結果ＤＩＳ１を生成する。これにより、コイルＬ１Ａに流れる電流の情報が得られる。同様に、Ａ／Ｄ変換部１５は、例えばＰＷＭタイマ部１３Ｂから出力されたＡ／Ｄ変換開始信号に応じて、コイルＬ１Ｂに流れる電流をサンプリングし、ディジタル信号に変換することで変換結果ＤＩＳ２を生成する。これにより、コイルＬ２Ａに流れる電流の情報が得られる。

データ処理制御部１０は、各種の演算処理を行い、制御部５内の各機能部の統括的な制御を行う。データ処理制御部１０は、例えば、ＣＰＵ１１とメモリ部（ＭＲＹ）１２とを含んで構成される。メモリ部１２は、プログラムが格納された不揮発性のメモリ（例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリ等）や揮発性のメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、各種レジスタ等を含む。ＣＰＵ１１がＲＡＭ等に格納されたプログラムを実行することにより、各種の演算処理及び制御が実現される。

データ処理制御部１０は、Ａ／Ｄ変換部１４〜１６による変換結果ＤＩＳ１、ＤＩＳ２、ＤＶＳに基づいて制御信号ＶＧＤ１、ＶＧＤ２のパルス幅を決定するための演算処理を実行し、その処理結果に基づいてＰＷＭタイマ部１３を制御することにより、所望の制御信号ＶＧＤ１、ＶＧＤ２を生成する。具体的には、データ処理制御部１０は、出力電圧ＶＯＵＴが目標電圧ＶＴＧＴと等しく且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、スイッチング素子ＳＷ１、ＳＷ２をオンさせるためのＰＷＭオン期間を算出し、算出結果に応じた制御条件をＰＷＭタイマ部１３に設定する。

より具体的には、データ処理制御部１０は、Ａ／Ｄ変換部１６による変換結果ＤＶＳに基づいて、出力電圧ＶＯＵＴの現在値と目標電圧ＶＴＧＴとの差分を算出し、その差分が小さくなるように、スイッチ素子ＳＷ１、ＳＷ２をオンさせるためのＰＷＭオン期間ＴＯＮを決定する。例えば、出力電圧ＶＯＵＴが目標電圧ＶＴＧＴより小さい場合、ＰＷＭオン期間ＴＯＮを長くすることで出力電圧ＶＯＵＴを上昇させる。一方、出力電圧ＶＯＵＴが目標電圧ＶＴＧＴよりも大きい場合、スイッチ素子ＳＷ１、ＳＷ２のＰＷＭオン期間を短くすることで出力電圧ＶＯＵＴを低下させる。また、データ処理制御部１０は、Ａ／Ｄ変換部１４による変換結果ＤＩＳ１に基づいてコイルＬ１Ａに流れる電流を監視し、その電流がゼロ（０）になるタイミングを検出して、スイッチ素子ＳＷ１をオンさせるタイミングを決定する。同様に、Ａ／Ｄ変換部１５による変換結果ＤＩＳ２に基づいてコイルＬ２Ａに流れる電流を監視し、その電流がゼロになるタイミングを検出して、スイッチ素子ＳＷ２をオンさせるタイミングを決定する。

データ処理制御部１０は、上記のように算出したＰＷＭオン期間ＴＯＮと上記のように決定したスイッチ素子ＳＷ１、ＳＷ２をオンさせるタイミングとに基づいて、所望のＰＷＭ信号を生成するための制御条件を決定し、ＰＷＭタイマ部１３Ａ、１３Ｂに設定する。

ＰＷＭタイマ部１３Ａは、データ処理制御部１０によって設定された制御条件に従って制御信号ＶＧＤ１を生成する。同様に、ＰＷＭタイマ部１３Ｂは、データ処理制御部１０によって設定された制御条件に従って制御信号ＶＧＤ２を生成する。

なお、本実施の形態では、ＰＷＭタイマ部１３ＡとＰＷＭタイマ部１３Ｂとは同一の回路構成とされ、夫々の動作（カウンタによるカウント動作や各種レジスタの更新等）が半周期ずれたタイミング（位相がπずれたタイミング）で制御される。これにより、生成された制御信号ＶＧＤ１と制御信号ＶＧＤ２とは、位相が“π”ずれた信号となる。

図２に、ＰＷＭタイマ部１３Ａの内部構成を例示する。なお、上述したように、ＰＷＭタイマ１３ＢはＰＷＭタイマ１３Ａと同一の構成とされるため、代表的にＰＷＭタイマ１３Ａについて詳細に説明する。

同図に示されるように、ＰＷＭタイマ部１３Ａは、制御信号ＶＧＤ１を生成するための機能部として、基本ＰＷＭ信号生成部１３０、パルス信号生成部１３６、及び選択部（ＳＥＬ）１４０を備える。

基本ＰＷＭ信号生成部１３０は、データ処理制御部１０によって設定された制御条件に従って、パルス幅変調された信号ＶＰＷＭを生成する。基本ＰＷＭ信号生成部１３０は、例えば、信号生成回路（ＰＷＭ＿ＧＥＮ）１３１、コンペアレジスタ（ＲＥＧ＿ＣＭＰＡ）１３２、コンペアレジスタ（ＲＥＧ＿ＣＭＰＢ）１３３、ＰＷＭ周期設定レジスタ（ＲＥＧ＿ＴＣ）１３５、及びカウンタ回路（ＣＮＴＲ＿Ａ）１３４を含む。

ＰＷＭ周期設定レジスタ１３５は、データ処理制御部１０によって、ＰＷＭ制御に基づくＰＷＭ周期ＴＣの指定値が設定される。特に制限されないが、ＰＷＭ周期ＴＣは数十μｓ〜数百μｓとされ、基本ＰＷＭ信号ＶＰＷＭは、例えば数ｋＨｚ〜数十ｋＨｚの信号とされる。

カウンタ回路１３４は、ＰＷＭ周期設定レジスタ１３５の設定値に従って、入力された基準クロック信号をカウントするカウント動作を行う。カウンタ回路１３４によるカウント動作の開始及び停止は、データ処理制御部１０からの指示によって制御される。カウンタ回路１３４は、例えば、アップカウントとダウンカウントをＰＷＭ周期設定レジスタ１３５で指定された周期ＴＣ（数十μｓ〜数百μｓ）で繰り返し実行するアップ・ダウンカウンタとして動作し、そのカウント値３０は周期が一定の三角波状になる。なお、カウンタ回路１３４によるカウント対象の基準クロック信号は、例えば、制御部５の内部又は外部に設けられた図示されないクロック信号生成部から供給され、その発振周波数は例えば数ＭＨｚ〜数十ＭＨｚとされる。

コンペアレジスタ１３２は、データ処理制御部１０によって算出されたＰＷＭオン期間ＴＯＮの指定値、すなわち基本ＰＷＭ信号ＶＰＷＭのデューティ比の指定値が設定される。コンペアレジスタ１３３は、後述するパルス信号ＶＰＬＳを出力させる期間Ｔ１、Ｔ３の長さを表す指定値が設定される。コンペアレジスタ１３２の設定値を“ＣＡ”、コンペアレジスタ１３３の設定値を“ＣＢ”と表記する。なお、ＣＡ＜ＣＢである。

信号生成回路１３１は、カウンタ回路１３４のカウント値３０と各種レジスタ１３２、１３３、１３４の設定値とを比較することにより、基本ＰＷＭ信号ＶＰＷＭを生成するとともに、選択信号ＶＳＥＬやＡ／Ｄ変換部１４、１６に対するＡ／Ｄ変換開始信号を出力する。

具体的には、信号生成回路１３１は、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３２の設定値ＣＡよりも小さい期間に基本ＰＷＭ信号ＶＰＷＭを例えばローレベルにし、カウント値３０がコンペアレジスタ１３２の設定値ＣＡよりも大きい期間に基本ＰＷＭ信号ＶＰＷＭを例えばハイレベルにする。これにより、コンペアレジスタ１３２の設定値ＣＡに応じたデューティ比（ＰＷＭオン期間ＴＯＮ）の基本ＰＷＭ信号ＶＰＷＭが生成される。また、信号生成回路１３１は、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３２の設定値ＣＡよりも大きくコンペアレジスタ１３３の設定値ＣＢよりも小さい期間に、選択信号ＶＳＥＬをアサート（例えばハイレベル）し、カウント値３０がコンペアレジスタ１３３の設定値ＣＢよりも大きい期間に、選択信号ＶＳＥＬをネゲート（例えばローレベル）する。

パルス信号生成部１３６は、データ処理制御部１０によって設定された制御条件に従って、ＰＷＭ周期ＴＣよりも短い周期であってパルス幅が段階的に変化するパルス信号ＶＰＬＳを生成する。パルス信号生成部１３６は、例えば、カウンタ回路（ＣＮＴＲ＿Ｂ）１３７、パルス幅設定レジスタ（ＲＥＧ＿ＰＷ）１３８、及び信号生成回路（ＰＬＳ＿ＧＥＮ）１３９を含む。

カウンタ回路１３７は、データ処理制御部１０による設定条件に従って、入力された基準クロック信号をカウントするカウント動作を行う。カウンタ回路１３７は、例えば、データ処理制御部１０によって設定された指定値までカウントアップしたらカウント値をクリアするとともに、再度指定値までカウントアップする動作を繰り返すアップカウンタとして動作し、そのカウント値は周期が一定の鋸波状になる。カウンタ回路１３７のカウント周期は、前述のカウンタ回路１３４のカウント周期（ＰＷＭ周期ＴＣ）よりも小さくされる。なお、カウンタ回路１３７によるカウント対象の基準クロック信号は、カウンタ回路１３４と同様に、図示されないクロック信号生成部から供給される。

パルス幅設定レジスタ１３８は、パルス信号ＶＰＬＳのパルス幅（デューティ比）を指示する値が設定される。以下、パルス幅設定レジスタ１３８の設定値を“ＣＣ”と表記する。

信号生成回路１３９は、カウンタ回路１３７のカウント値４０とパルス幅設定レジスタ１３８の設定値ＣＣとを比較することにより、パルス信号ＶＰＬＳを生成する。例えば、信号生成回路１３９は、カウンタ回路１３７のカウント値４０が設定値ＣＣよりも小さい場合にパルス信号ＶＰＬＳを例えばハイレベルにし、カウント値４０が設定値ＣＣよりも大きい場合に、パルス信号ＶＰＬＳを例えばローレベルにする。これにより、パルス幅設定レジスタ１３８の設定値ＣＣに応じたデューティ比のパルス信号ＶＰＬＳが生成される。詳細は後述するが、パルス幅設定レジスタ１３８の設定値ＣＣは、データ処理制御部１０によってカウンタ回路１３７のカウント周期毎に逐次更新される。

選択部１４０は、選択信号ＶＳＥＬに基づいて、基本ＰＷＭ信号ＶＰＷＭとパルス信号ＶＰＬＳの何れか一方を選択し、制御信号ＶＧＤ１として出力する。例えば、選択信号ＶＳＥＬがアサートされている期間はパルス信号ＶＰＬＳを制御信号ＶＧＤ１として出力し、選択信号ＶＳＥＬがネゲートされている期間は基本ＰＷＭ信号ＶＰＷＭを制御信号ＶＧＤ１として出力する。

図３に、ＰＷＭタイマ部１３Ａによって生成される各種信号のタイミングチャートを例示する。同図には、２周期分の制御信号ＶＧＤ１が示される。最初の一周期では、基本ＰＷＭ信号のデューティ比（ＰＷＭ制御に基づくＰＷＭオン期間ＴＯＮ）が７０％とされ、次の一周期では、基本ＰＷＭ信号のデューティ比が６５％とされる場合が例示されている。

同図に示されるように、時刻ｔ０において、データ処理制御部１０がカウンタ回路１３４に対してカウント動作開始の指示を与えることにより、カウンタ回路１３４がアップカウントを開始する。時刻ｔ１において、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３２の設定値ＣＡ（例えば基本ＰＷＭ信号ＶＰＷＭのデューティ比７０％に対応する値）と一致したら、信号生成回路１３１は、基本ＰＷＭ信号ＶＰＷＭをローレベルからハイレベルに切り替えるとともに、選択信号ＶＳＥＬをアサートする（例えばハイレベルにする）。

次に、時刻ｔ２において、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３３の設定値ＣＢと一致したら、信号生成回路１３１は、基本ＰＷＭ信号ＶＰＷＭのハイレベルを保持したまま、選択信号ＶＳＥＬをネゲートする（例えばローレベルにする）。なお、特に制限されないが、同図では、コンペアレジスタ１３３の設定値ＣＢを設定値ＣＡ（デューティ比７０％）よりも大きいデューティ比７２％に設定した場合が例示されている。コンペアレジスタ１３３の設定値ＣＢは、想定されるスイッチングノイズの大きさに応じて種々変更可能である。例えば、スイッチングノイズが大きいと想定される場合には、設定値ＣＢを例えばデューティ比７３％に対応する値に設定し、スイッチングノイズが小さいと想定される場合には、設定値ＣＢを例えばデューティ比７１％に対応する値に設定することも可能である。

一方、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、パルス信号生成部１３６によってパルス信号ＶＰＬＳが生成される。

具体的には、期間Ｔ１において、カウンタ回路１３７がアップカウント動作を繰り返し実行し、そのカウント周期毎にパルス幅設定レジスタ１３８の設定値が更新される。例えば、パルス信号ＶＰＬＳのデューティ比が１０％、３０％、５０％、７０％・・・と段階的に大きくなるように、パルス幅設定レジスタ１３８の設定値ＣＣがカウント周期毎に更新される。これにより、期間Ｔ１において、ＰＷＭ周期ＴＣよりも短い周期であってパルス幅が段階的に大きくされるパルス信号ＶＰＬＳ＿１が生成される。

ここで、パルス信号ＶＰＬＳの具体的な生成方法について図４を用いて詳細に説明する。

図４は、実施の形態１に係るＰＷＭタイマ部によって生成されるパルス信号ＶＰＬＳ＿１のタイミングチャートを例示する図である。同図には、図３における時刻ｔ１から時刻ｔ２までの期間Ｔ１における各種信号及びレジスタの更新タイミングが例示されている。なお、同図では、パルス幅設定レジスタ１３８の設定値ＣＣとして、デューティ比１０％を指示する値が初期値として設定されているものとする。

同図に示されるように、時刻ｔ１において、データ処理制御部１０がカウンタ回路１３７に対してカウント動作開始の指示を与えることにより、カウンタ回路１３７がカウント動作を開始する。このとき、カウンタ回路１３７のカウント値４０がパルス幅設定レジスタ１３８の設定値ＣＣよりも低いため、パルス信号ＶＰＬＳはハイレベルとなる。その後、時刻ｔ１１において、カウンタ回路１３７のカウント値４０がパルス幅設定レジスタ１３８の設定値ＣＣと一致すると、パルス信号ＶＰＬＳがローレベルに切り替わる。その後、時刻ｔ１３においてカウンタ回路１３７のカウント値が最大値に到達すると、カウンタ回路１３７のカウント値がクリアされ、カウンタ回路１３７は再度アップカウントを開始する。これにより、時刻ｔ１から時刻ｔ３までの期間に、カウンタ回路１３７のカウント周期と同一の周期であって、デューティ比が１０％のパルス信号ＶＰＬＳ＿１が生成される。

パルス幅設定レジスタ１３８の設定値ＣＣは、例えばカウンタ回路１３７のカウント値がクリアされるタイミングで更新される。パルス幅設定レジスタ１３８の設定値ＣＣを更新する方法として、例えば以下の２つの制御方法が考えられる。第１の制御方法としては、例えば、データ処理制御部１０が、カウンタ回路１３７のカウント値がリセットされるタイミングｔ１３に同期して、パルス幅設定レジスタ１３８の設定値ＣＣを直接変更する方法である。第２の制御方法としては、例えば、パルス信号生成部１３６内に一時的にデータの格納が可能なバッファレジスタ（図示せず）を設けておき、バッファレジスタを介してパルス幅設定レジスタ１３８に値を設定する方法である。例えば、先ず、カウンタ回路１３７のカウント値がリセットされる前の所定のタイミングにおいて、データ処理制御部１０がパルス幅の指定値（例えばデューティ比３０％）をバッファレジスタに設定する。そして、カウント値４０がリセットされたタイミングｔ１３で、バッファレジスタの値をパルス幅設定レジスタ１３８にロードする。前記所定のタイミングとしては、例えば、カウンタ回路１３７のカウント値４０が中間値（パルス信号ＶＰＬＳ＿１のデューティ５０％に対応するカウント値）ＣＭと一致するタイミングが一例として挙げられる。以上のような制御方法によれば、パルス信号ＶＰＬＳの一周期毎のデューティ比の変更が可能となる。

時刻ｔ１３においてカウント値４０がリセットされ、パルス幅設定レジスタ１３８の設定値が更新されると、パルス信号ＶＰＬＳが再びハイレベルに切り替わる。その後、時刻ｔ１４においてカウンタ回路１３７のカウント値４０がパルス幅設定レジスタ１３８の設定値ＣＣ（デューティ比３０％）と一致すると、パルス信号ＶＰＬＳがローレベルに切り替わる。これにより、デューティ比３０％のパルス信号ＶＰＬＳ＿１が生成される。そして、時刻ｔ１５においてカウント値４０がリセットされると、パルス幅設定レジスタ１３８の設定値ＣＣがデューティ比３０％からデューティ比５０％に更新される。その後の動作は時刻ｔ１３〜ｔ１６の動作と同様である。

以上のようにパルス信号生成部１３６を制御することで、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＣの開始直後の期間Ｔ１において、ＰＷＭ周期ＴＣよりも短い周期であって、パルス幅が段階的に大きくなるパルス信号ＶＰＬＳ＿１を生成することができる。

ここで、再び図３に戻り、時刻ｔ３以降の制御について説明する。

時刻ｔ３において、カウンタ回路１３４のカウント値３０が最大値ＣＭＡＸに到達すると、カウンタ回路１３４はアップカウントからダウンカウントに切り替える。その後、時刻ｔ４において、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３３の設定値ＣＢと再び一致したら、信号生成回路１３１は、基本ＰＷＭ信号ＶＰＷＭのハイレベルを保持したまま、選択信号ＶＳＥＬを再びアサートする（ハイレベルにする）。時刻ｔ５において、カウンタ回路１３４のカウント値３０がコンペアレジスタ１３２の設定値ＣＡ（＝ａ１）と一致したら、信号生成回路１３１は、基本ＰＷＭ信号ＶＰＷＭをハイレベルからローレベルに切り替えるとともに、選択信号ＶＳＥＬをネゲートする（ローレベルにする）。

一方、時刻ｔ４から時刻ｔ５までの期間Ｔ３において、パルス信号ＶＰＬＳが生成される。具体的には、データ処理制御部１０が、時刻ｔ４においてカウント開始の指示をカウンタ回路１３７に与えることにより、カウンタ回路１３７はカウント動作を開始する。また、データ処理制御部１０は、時刻ｔ４においてパルス幅設定レジスタ１３８にパルス幅を指示する値（例えばデューティ比７０％）を設定する。信号生成回路１３９は、カウンタ回路１３７のカウント値４０とパルス幅設定レジスタ１３８の設定値ＣＣとを比較し、カウント値４０がパルス幅設定レジスタ１３８の設定値ＣＣよりも小さい期間に、パルス信号ＶＰＬＳを例えばハイレベルにし、カウント値４０が設定値ＣＣよりも大きい期間に、パルス信号ＶＰＬＳを例えばローレベルにする。これにより、パルス幅設定レジスタ１３８の設定値ＣＣ（例えばデューティ比７０％）に応じたパルス信号ＶＰＬＳが生成される。その後、カウンタ回路１３４のカウント値３０とコンペアレジスタ１３２の設定値ＣＡ（＝ｂ１）とが一致するタイミング（時刻ｔ５）までカウンタ回路１３７はカウント動作を繰り返す。その間、データ処理制御部１０は、カウンタ回路１３７のカウント周期に応じたタイミングでパルス幅設定レジスタ１３８の設定値ＣＣを更新することを繰り返す。例えば、パルス信号ＶＰＬＳのデューティ比が７０％、５０％、３０％、１０％・・・と段階的に小さくなるように、パルス信号ＶＰＬＳのパルス幅を指示する値をカウント周期毎に更新する。これにより、時刻ｔ４から時刻ｔ５までの期間Ｔ３にＰＷＭ周期ＴＣよりも短い周期であって、パルス幅が段階的に小さくされるパルス信号ＶＰＬＳ＿２が生成される。なお、パルス信号ＶＰＬＳ＿２の具体的な生成方法は、前述したパルス信号ＶＰＬＳ＿１の生成方法（図４）と同様である。

選択部１４０は、選択信号ＶＳＥＬがアサートされている、時刻ｔ１からｔ２までの期間Ｔ１と時刻ｔ４からｔ５までの期間Ｔ３においてパルス信号ＶＰＬＳを制御信号ＶＧＤ１として出力し、選択信号ＶＳＥＬがネゲートされている時刻ｔ２からｔ４までの期間Ｔ２において、基本ＰＷＭ信号ＶＰＷＭを制御信号ＶＧＤ１として出力する。

時刻ｔ６においてカウント値３０が最小値ＣＭＩＮ（＝０）になると、一周期の制御信号ＶＧＤ１の生成が完了する。そして、再びカウンタ回路１３４がカウント動作を開始することで、次の一周期の制御信号ＶＧＤ１の生成が開始される。時刻ｔ６以降の制御は、コンペアレジスタ１３２、１３３の夫々の設定値が、基本ＰＷＭ信号ＶＰＷＭのデューティ比６５％、６６％に設定される点を除いて、時刻ｔ１〜ｔ５までの制御内容と同様である。

以上のようにＰＷＭタイマ部１３Ａを制御することで、ＰＷＭオン期間ＴＯＮの最初と最後の短い期間Ｔ１、Ｔ３では、ＰＷＭ周期ＴＣよりも短い周期であってパルス幅が段階的に変化するパルス信号ＶＰＬＳ＿１、ＶＰＬＳ＿２が制御信号ＶＧＤ１として出力され、ＰＷＭオン期間ＴＯＮにおけるそれ以外の期間Ｔ２では、基本ＰＷＭ信号ＶＰＷＭが制御信号ＶＧＤ１として出力される。なお、ＰＷＭタイマ部１３Ｂは、ＰＷＭタイマ部１３Ａと制御のタイミングが相異するだけで制御内容は同様である。したがって、制御信号ＶＧＤ２も制御信号ＶＧＤ１と同様に生成される。

図５に、本実施の形態に係るスイッチング電源装置１００によるスイッチングノイズの低減効果を例示する。同図の（ａ）には、従来のスイッチング電源装置のようにＰＷＭ信号によって単純にスイッチング素子を駆動した場合の出力電圧ＶＯＵＴの波形例が示される。同図の（ｂ）には、本実施の形態に係るスイッチング電源装置１００の出力電圧ＶＯＵＴの波形例が示される。

同図に示されるように、本実施の形態に係るスイッチング電源装置によれば、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮの最初と最後に短期間に、パルス幅が段階的に切り替わるパルス信号ＶＰＬＳによってスイッチング素子を駆動することで、スイッチングノイズを小さくすることでき、スイッチング電源装置における高調波ノイズを低減することが可能となる。

≪実施の形態２≫
図６は、実施の形態２に係るＡＣ／ＤＣコンバータとしてのディジタル制御方式のスイッチング電源装置を例示するブロック図である。

同図に示されるスイッチング電源装置２００は、パルス信号ＶＰＬＳのパルス幅を出力電圧ＶＯＵＴに重畳されたノイズの大きさによって変化させる機能を備える点で、実施の形態１に係るスイッチング電源装置１００と相異する。なお、スイッチング電源装置２００の構成要素のうちスイッチング電源装置１００と同一の構成要素には、同一の符号を付してその詳細な説明を省略する。

図６に示されるＰＦＣ回路６において、制御部７内のＰＷＭタイマ２３Ａ、２３Ｂは、検出電圧ＶＳＥＮを監視し、スイッチング電源装置２００の出力電圧ＶＯＵＴに重畳したノイズを検出する機能を更に備える。なお、本実施の形態では、ＰＷＭタイマ部２３ＡとＰＷＭタイマ部２３Ｂとは同一の回路構成を有するものとし、代表的にＰＷＭタイマ部２３Ａについて詳細に説明する。

図７は、ＰＷＭタイマ部２３Ａの内部構成を例示するブロック図である。同図に示されるように、ＰＷＭタイマ部２３Ａは、制御信号ＶＧＤ１を生成するための機能部として、基本ＰＷＭ信号生成部１３０、パルス信号生成部１３６、及び選択部（ＳＥＬ）１４０に加え、ノイズ検出部１４１を備える。

ノイズ検出部１４１は、ウインドコンパレータ部（ＷＮＤ＿ＣＭＰ）１４２と、カウンタ回路（ＣＮＴＲ＿Ｃ）１４３と、ノイズ検出結果レジスタ（ＲＥＧ＿ＮＳ）１４４とを備える。

ウインドコンパレータ部１４２は、検出電圧ＶＳＥＮが所定の電圧範囲Ｗに収まっているか否かを判定し、判定結果信号ＶＮＳを出力する。具体的には、ウインドコンパレータ部１４２は、検出電圧ＶＳＥＮが所定の電圧範囲Ｗに収まっている場合に出力電圧ＶＯＵＴにノイズが重畳されていないと判定し、信号レベルが例えばローレベルとなる判定結果信号ＶＮＳを出力する。一方、検出電圧ＶＳＥＮが所定の電圧範囲Ｗから外れている場合に、出力電圧ＶＯＵＴにノイズが重畳されていると判定し、信号レベルが例えばハイレベルとなる判定結果信号ＶＮＳを出力する。電圧範囲Ｗは、例えばスイッチング電源装置２００の出力電圧ＶＯＵＴの目標電圧（例えば３００Ｖ）を中心とする電圧範囲とされ、出力電圧ＶＯＵＴにノイズが重畳しているか否かを判定する指標となる。電圧範囲Ｗはプログラマブルに変更可能とされ、例えばスイッチング電源装置２００を適用するシステムにおいて許容される出力電圧ＶＯＵＴの変動量に基づいて決定される。

カウンタ回路１４３は、出力電圧ＶＯＵＴにノイズが重畳している期間を計時する。具体的には、カウンタ回路１４３は、ウインドコンパレータ部１４２からノイズが重畳されていることを示す判定結果が出力されたら（例えば判定結果信号ＶＮＳがハイレベルになったら）アップカウントを開始し、ノイズが重畳されていないことを示す判定結果が出力されたら（例えば判定結果信号ＶＮＳがローレベルになったら）アップカウントを停止するとともにカウント値をクリアする。これにより、出力電圧ＶＯＵＴにノイズが重畳されている期間の長さによってノイズの大きさを表すことができる。

ノイズ検出結果レジスタ（ＲＥＧ＿ＮＳ）１４４は、カウンタ１４３のカウント値が格納される。例えば、ウインドコンパレータ部１４２の判定結果信号ＶＮＳのハイレベルからローレベルへの切り替わりをトリガとして、そのときのカウンタ回路１４３のカウント値がノイズ検出結果レジスタ１４４に書き込まれる。

データ処理制御部１０は、出力電圧ＶＯＵＴが目標電圧ＶＴＧＴと等しく、且つ入力電圧ＶＩＮと入力電流ＩＩＮとの位相差が小さくなるように、基本ＰＷＭ信号生成部１３０に制御条件を設定することで基本ＰＷＭ信号ＶＰＷＭを生成させる。基本ＰＷＭ信号生成部１３０に対する制御内容は、実施の形態１と同様であり、例えば前述の図３と同様のタイミングで、基本ＰＷＭ信号ＶＰＷＭ及び選択信号ＶＳＥＬが生成される。

また、データ処理制御部１０は、パルス信号生成部１３６を制御することにより、パルス信号ＶＰＬＳを生成させる。具体的に、データ処理制御部１０は、ノイズ検出部１４１によって検出されたノイズの大きさに基づいてパルス信号ＶＰＬＳのパルス幅を決定することで、所望のパルス信号ＶＰＬＳを生成させる。以下、パルス信号ＶＰＬＳのパルス幅を決定するための具体的な制御内容について、図８を用いて詳細に説明する。

図８は、実施の形態２に係るパルス信号ＶＰＬＳ＿１のタイミングチャートを例示する図である。前述したように、基本ＰＭＷ信号ＶＰＷＭ及び選択信号ＶＳＥＬを生成するための制御方法は実施の形態１と同様であるため、ＰＷＭ周期ＴＣ及びＰＷＭオン期間ＴＯＮは図３と同様である。一方、図３における時刻ｔ１から時刻ｔ２までの期間Ｔ１と時刻ｔ３からｔ４までの期間Ｔ３における各種信号及びレジスタの更新タイミングは、実施の形態１と相異する。そこで、図８には、実施の形態２に係る期間Ｔ１における各種信号及びレジスタの更新タイミングを代表的に図示している。なお、同図では、パルス幅設定レジスタ１３８の設定値ＣＣとして、デューティ比１０％を指示する値が初期値として設定されているものとする。

図８に示されるように、時刻ｔ１において、実施の形態１と同様にデータ処理制御部１０がカウンタ回路１３７に対してカウント動作開始の指示を与えることにより、カウンタ回路１３７のカウント動作が開始され、パルス信号ＶＰＬＳ＿１（制御信号ＶＧＤ１）がハイレベルとなる。これにより、スイッチング素子ＳＷ１がオン状態となり、コイルＬ１やスイッチング素子ＳＷ１に流れる電流が変動するため、出力電圧ＶＯＵＴが変動する。その電圧変動より、時刻ｔ２１において出力電圧ＶＯＵＴが電圧範囲Ｗから外れると、ノイズ検出部１４１のウインドコンパレータ部１４２が検出結果信号ＶＮＳをハイレベルにし、カウンタ回路１４３が計時を開始する。その後、時刻ｔ２２において出力電圧ＶＯＵＴが電圧範囲Ｗに収まったら、ウインドコンパレータ部１４２が検出結果信号ＶＮＳをハイレベルからローレベルに切り替える。これにより、カウンタ回路１４３が計時を停止するとともに、カウンタ回路１４３のカウント値がノイズ検出結果レジスタ１４４に書き込まれる。このとき、ウンドコンパレータ部１４２は更に、データ処理制御部１０（ＣＰＵ１１）に対して割り込み要求ＩＮＴを発行する。発行された割り込み要求ＩＮＴは、図示されない割り込み制御回路に入力され、当該割り込み制御回路がデータ処理制御部１０に対して割り込み信号を出力することにより、データ処理制御部１０が割り込み処理を実行する。具体的に、データ処理制御部１０は、期間Ｔ１、Ｔ３において、ノイズ検出結果レジスタ１４４のデータ（出力電圧ＶＯＵＴに重畳したノイズ量）を取り込み、そのデータに基づいてパルス信号ＶＰＬＳ＿１のパルス幅（デューティ比）をパルス幅設定レジスタ１３８に設定する。より具体的には、データ処理制御部１０は、ノイズ量が想定値よりも大きければ、パルス信号ＶＰＬＳ＿１のパルス幅の増加率が小さくなるように次のパルス信号ＶＰＬＳのパルス幅を決定し、ノイズ量が想定値よりも小さければ、パルス信号ＶＰＬＳ＿１のパルス幅の増加率が大きくなるように次のパルス信号ＶＰＬＳのパルス幅を決定する。

例えば、期間Ｔ１において、一回目に出力すべきパルス信号ＶＰＬＳ＿１の基準パルス幅が“１０％”、二回目に出力すべきパルス信号ＶＰＬＳ＿１の基準パルス幅が“３０％”、三回目に出力すべきパルス信号ＶＰＬＳ＿１の基準パルス幅を“５０％”、・・・というように、パルス幅が段階的に大きくなるように初期設定されていた場合を考える。

この場合、例えば、データ処理制御部１０は、期間Ｔ１において一回目に出力されたパルス信号ＶＰＬＳ＿１（デューティ比１０％）によってスイッチング素子ＳＷ１を駆動したときのノイズ量が基準値よりも大きいと判断したら、二回目に出力すべきパルス信号ＶＰＬＳ＿１のパルス幅として初期設定された基準パルス幅“３０％”よりも小さい値（例えば２８％）をパルス幅設定レジスタ１３８に設定する。これにより、二回目のパルス信号ＶＰＬＳ＿１によってスイッチング素子ＳＷ１をオンさせる期間が短くなるので、スイッチング素子のオン時の電流変化量を小さくすることができる。一方、データ処理制御部１０は、一回目のパルス信号ＶＰＬＳ＿１のノイズ量が基準値よりも小さいと判断したら、二回目のパルス信号ＶＰＬＳ＿１のパルス幅として初期設定された基準パルス幅“３０％”よりも大きい値（例えば３２％）をパルス幅設定レジスタ１３８に設定する。これにより、ノイズ量を抑えつつ、通常のＰＷＭ制御に近づけることができる。なお、パルス幅設定レジスタ１３８を更新するタイミングは、次の一周期のパルス信号ＶＰＬＳ＿１が生成される前のタイミングであれば良く、特に限定されない。図８では、タイミングｔ２３においてパルス幅設定レジスタ１３８が更新され、デューティ“２８％”を示す値が設定される場合が例示されている。

その後、タイミングｔ２４において、次の一周期のパルス信号ＶＰＬＳ＿１（デューティ比２８％）の生成が開始される。これにより、スイッチング素子ＳＷ１がオン状態となり、コイルＬ１やスイッチング素子ＳＷ１に流れる電流が変動するため、出力電圧ＶＯＵＴも変動する。その電圧変動より、時刻ｔ２５において出力電圧ＶＯＵＴが電圧範囲Ｗから外れたとすると、ノイズ検出部１４１のウインドコンパレータ部１４２が検出結果信号ＶＮＳをハイレベルにし、カウンタ回路１４３が計時を開始する。その後、時刻ｔ２６において出力電圧ＶＯＵＴが電圧範囲Ｗに収まったら、ウインドコンパレータ部１４２が検出結果信号ＶＮＳをハイレベルからローレベルに切り替える。これにより、カウンタ回路１４３が計時を停止するとともに、カウンタ回路１４３のカウント値がノイズ検出結果レジスタ１４４に書き込まれる。このとき、前述のタイミングｔ２２と同様に、割り込み要求ＩＮＴが発行され、データ処理制御部１０がパルス信号ＶＰＬＳ＿１のパルス幅（デューティ比）の算出を開始する。例えば、データ処理制御部１０は、期間Ｔ１において二回目に出力されたパルス信号ＶＰＬＳ＿１（デューティ比２８％）によってスイッチング素子ＳＷ１を駆動したときのノイズ量が基準値よりも大きい場合には、三回目のパルス信号ＶＰＬＳ＿１のパルス幅として初期設定された基準パルス幅“５０％”よりも小さい値（例えば４８％）をパルス幅設定レジスタ１３８に設定する。一方、ノイズ量が基準値よりも小さい場合には、初期設定された基準パルス幅“５０％”よりも大きい値（例えば５２％）をパルス幅設定レジスタ１３８に設定する。なお、図８では、タイミングｔ２７においてパルス幅設定レジスタ１３８が更新され、デューティ比“５２％”を示す値が設定される場合が例示されている。これにより、タイミングｔ２８以降に、期間Ｔ１における三回目のパルス信号ＶＰＬＳ＿１としてデューティ比“５２％”の信号が出力される。その後の処理は、タイミングｔ２４からｔ２８までの処理内容と同様であり、ノイズ量に基づいて決定されたパルス幅のパルス信号ＶＰＬＳ＿１が時刻ｔ２まで生成される。

このように、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮの最初の期間Ｔ１において、制御信号ＶＧＤ１、ＶＧＤ２（パルス信号ＶＰＬＳ）のパルス幅を段階的に増加させる制御を行う場合に、そのパルス幅の増加率を実際に測定したスイッチングノイズの大きさによって変化させることで、スイッチングノイズを更に小さくすることできる。

また、ＰＷＭオン期間ＴＯＮの最後の期間Ｔ２においても、上述した期間Ｔ１と同様の制御方法によってパルス信号ＶＰＬＳ＿２を生成する。例えば、期間Ｔ２において、ノイズ検出部１４１によって検出されたノイズ量が想定値よりも大きければ、パルス信号ＶＰＬＳ＿２のパルス幅の減少率が小さくなるように次のパルス信号ＶＰＬＳのパルス幅を算出し、ノイズ量が想定値よりも小さければ、パルス信号ＶＰＬＳ＿２のパルス幅の減少率が大きくなるように次のパルス信号ＶＰＬＳ＿２のパルス幅を算出する。例えば、期間Ｔ２において、一回目に出力すべきパルス信号ＶＰＬＳ＿２の基準パルス幅が“７０％”、二回目に出力すべきパルス信号ＶＰＬＳ＿２の基準パルス幅が“５０％”、三回目に出力すべきパルス信号ＶＰＬＳ＿２の基準パルス幅を“３０％”、・・・というように、パルス幅が段階的に減少するように初期設定されていた場合を考える。

例えば、データ処理制御部１０は、期間Ｔ２において一回目に出力されたパルス信号ＶＰＬＳ＿２（デューティ比７０％）によってスイッチング素子ＳＷ１を駆動したときのノイズ量が基準値よりも大きいと判断したら、二回目に出力すべきパルス信号ＶＰＬＳ＿２のパルス幅として初期設定された基準パルス幅“５０％”よりも大きい値（例えば５１％）をパルス幅設定レジスタ１３８に設定する。これにより、二回目のパルス信号ＶＰＬＳ＿２によってスイッチング素子ＳＷ１をオフさせる期間が短くなるので、スイッチング素子のオフ時の電流変化量を小さくすることができる。一方、データ処理制御部１０は、一回目のパルス信号ＶＰＬＳ＿２のノイズ量が基準値よりも小さいと判断したら、基準パルス幅“５０％”よりも小さい値（例えば４９％）をパルス幅設定レジスタ１３８に設定する。これによれば、ノイズ量を抑えつつ、通常のＰＷＭ制御に近づけることができる。

このように、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮの最後の期間Ｔ２においても、制御信号ＶＧＤ１、ＶＧＤ２（パルス信号ＶＰＬＳ＿２）のパルス幅の減少率を実際に測定したスイッチングノイズの大きさによって変化させることで、スイッチングノイズを更に小さくすることできる。

以上、実施の形態２に係るスイッチング電源装置２００によれば、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮの最初の期間Ｔ１と最後の期間Ｔ３に、パルス幅が段階的に変化するパルス信号ＶＰＬＳによってスイッチング素子を駆動するとともに、そのパルス幅の増加量及び減少量を実際に測定したノイズ量に応じて変化させることで、スイッチングノイズを更に小さくすることでき、スイッチング電源装置における高調波ノイズを更に低減することが可能となる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１、２に係るスイッチング電源装置１００、２００において、ＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮの最初の期間Ｔ１と最後の期間Ｔ３に、パルス幅が段階的に変化するパルス信号ＶＰＬＳによってスイッチング制御する構成を例示したが、期間Ｔ１、Ｔ３の何れか一方のみ、パルス信号ＶＰＬＳによってスイッチング制御する構成としても良い。例えば、最初の期間Ｔ１だけパルス信号ＶＰＬＳによって駆動し、中間の期間Ｔ２と最後の期間Ｔ３は基本ＰＷＭ信号ＶＰＷＭによって駆動する構成としても良い。また、最初の期間Ｔ１と中間の期間Ｔ２は基本ＰＷＭ信号ＶＰＷＭによってスイッチング制御し、最後の期間Ｔ３だけパルス信号ＶＰＬＳによってスイッチング制御する構成としても良い。

パルス信号ＶＰＬＳ＿１、ＶＰＬＳ＿２は、期間Ｔ１、Ｔ３においてスイッチング素子ＳＷ１、ＳＷ２がオンする期間を段階的に変化させることができる信号であれば良く、上述したようなパルス周期が固定であってデューティ比の変化する信号に限定されるものではない。例えば、パルス信号ＶＰＬＳ＿１、ＶＰＬＳ＿２が、段階的にパルス周期が大きく又は小さくなるような信号であっても、スイッチングノイズを低減することができる。

実施の形態２において、パルス信号ＶＰＬＳ＿１、ＶＰＬＳ＿２のパルス幅をノイズ量に応じて１パルス毎に更新する構成を例示したが、ＰＷＭ周期ＴＣ毎に、パルス信号ＶＰＬＳ＿１、ＶＰＬＳ＿２のパルス幅を更新する構成であっても良い。具定的には、図３において、一回目のＰＷＭ周期ＴＣにおける時刻ｔ１〜ｔ２の期間Ｔ１に測定したノイズ量（例えば同期間におけるノイズ量の最大値や平均値等）に基づいて、二回目のＰＷＭ周期ＴＣにおける時刻ｔ７〜ｔ８の期間に出力するパルス信号ＶＰＬＳ＿１のパルス幅を決定する。例えば、時刻ｔ１〜ｔ２の期間Ｔ１におけるパルス信号ＶＰＬＳ＿１のデューティ比を１０％、３０％、５０％と変化させた場合に、期間Ｔ１におけるノイズ量が想定値よりも大きければ、時刻ｔ７〜ｔ８の期間におけるパルス信号ＶＰＬＳ＿１のデューティ比を５％、１５％、３５％、５５％のように、デューティ比を小さくして同期間に出力するパルス数を増加させるように制御しても良い。これによれば、二回目のＰＷＭ周期ＴＣにおけるＰＷＭオン期間ＴＯＮに発生するスイッチングノイズを小さくすることができる。

実施の形態１、２では、ＰＦＣ回路１、６が臨界モードのＰＦＣ回路である場合を例示したが、連続モードのＰＦＣ回路であっても良い。また、ＰＦＣ回路１、６を構成する電圧コンバータ回路３を同期整流方式とし、整流素子Ｄ１、Ｄ２を同期整流用のＭＯＳトランジスタで構成することも可能である。

本発明は、交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータのみならず、ＤＣ／ＤＣコンバータを構成する各種スイッチング電源装置に広く適用することができる。

１００ スイッチング電源装置（ＡＣ／ＤＣコンバータ）
２０ 交流電源
ＶＡＣ 交流電圧
１ ＰＦＣ回路
２ 整流部
２１ ダイオードブリッジ回路
ＣＲＣＴ 容量
ＶＩＮ 入力電圧
ＩＩＮ 入力電流
３ 電圧コンバータ回路
Ｌ１Ａ、Ｌ１Ｂ、Ｌ２Ａ、Ｌ２Ｂ コイル
ＳＷ１、ＳＷ２ スイッチング素子
Ｄ１、Ｄ２ 整流素子
ＣＯＵＴ 出力容量
ＮＳＷ１、ＮＳＷ２ ノード
４ 出力電圧検出部
Ｒ１、Ｒ２ 抵抗
ＶＯＵＴ 出力電圧
ＶＳＥＬ 検出電圧
５ 制御部
１０ データ処理制御部
１１ ＣＰＵ
１２ メモリ部
１３Ａ、１３Ｂ ＰＷＭタイマ部
１４〜１６ Ａ／Ｄ変換部
ＤＩＳ１、ＤＩＳ２、ＤＶＳ 変換結果
ＶＧＤ１，ＶＧＤ２ 制御信号
１３０ 基本ＰＷＭ信号生成部
１３１ 信号生成回路
１３２、１３３ コンペアレジスタ
１３４ カウンタ回路
１３５ ＰＷＭ周期設定レジスタ
１３６ パルス信号生成部
１３７ カウンタ回路
１３８ パルス幅設定レジスタ
１３９ 信号生成回路（ＰＬＳ＿ＧＥＮ）
１４０ 選択部
ＶＰＷＭ 基本ＰＷＭ信号
ＶＰＬＳ、ＶＰＬＳ＿１、ＶＰＬＳ＿２ パルス信号
ＶＳＥＬ 選択信号
３０、４０ カウント値
２００ スイッチング電源装置（ＡＣ／ＤＣコンバータ）
６ ＰＦＣ回路
７ 制御部
２３Ａ，２３Ｂ ＰＷＭタイマ部
１４１ ノイズ検出部
１４２ ウインドコンパレータ部
１４３ カウンタ回路
１４４ ノイズ検出結果レジスタ
ＶＮＳ 検出結果信号
ＩＮＴ 割り込み要求

Claims (14)

1. ＰＷＭ制御によってスイッチング素子をオン・オフさせることでコイルに流れる電流を制御し、所望の直流電圧を得るスイッチング電源装置であって、
   前記ＰＷＭ制御によって前記スイッチング素子をオンさせるためのＰＷＭオン期間において、当該ＰＷＭオン期間が開始された直後の第１期間に、前記ＰＷＭ制御に基づくＰＷＭ周期よりも短い周期であってパルス幅が段階的に大きくされる第１パルス信号によって前記スイッチング素子のスイッチング制御が可能にされ、前記第１期間の経過後に、前記ＰＷＭ制御に基づくＰＷＭ信号によって前記スイッチング素子のスイッチング制御が可能にされ、
   前記第１期間における前記第１パルス信号のパルス幅の増加率は、前記直流電圧に重畳されるスイッチングノイズが基準値よりも大きい場合に小さくなるように制御され、前記スイッチングノイズが基準値よりも小さい場合に大きくなるように制御され、
   前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準のパルス幅よりも小さくし、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を前記基準のパルス幅よりも大きくする、スイッチング電源装置。
2. 請求項１において、
   前記直流電圧が所定の電圧範囲から外れている期間の長さを前記スイッチングノイズの大きさとする、スイッチング電源装置。
3. 請求項１において、
   前記ＰＷＭオン期間における前記第１期間の経過後の第２期間に、前記ＰＷＭ信号によって前記スイッチング素子のスイッチング制御が可能にされ、前記第２期間が経過してから前記ＰＷＭオン期間が終了するまでの第３期間に、前記ＰＷＭ周期よりも短い周期であって段階的にパルス幅が小さくされる第２パルス信号によって前記スイッチング素子のスイッチング制御が可能にされる、スイッチング電源装置。
4. 請求項３において、
   前記第３期間における前記第２パルス信号のパルス幅の減少率は、前記直流電圧に重畳されるスイッチングノイズが基準値よりも大きい場合に小さくなるように制御され、前記スイッチングノイズが基準値よりも小さい場合に大きくなるように制御される、スイッチング電源装置。
5. 請求項４において、
   前記第３期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きく、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を当該基準とされるパルス幅よりも小さくする、スイッチング電源装置。
6. 入力電圧を目標とする直流電圧に変換するとともに力率を改善するためのスイッチング電源装置におけるスイッチング素子のオン・オフを制御するための半導体装置であって、
   前記スイッチング素子のオン・オフを制御するための制御信号を生成するタイマ部と、
   出力電圧が前記目標とする直流電圧と等しく且つ前記入力電圧と前記スイッチング電源装置に入力される入力電流との位相差が小さくなるように前記スイッチング素子をオンさせるためのＰＷＭオン期間を算出するとともに、算出結果に基づいて前記タイマ部を制御するデータ処理制御部と、を有し、
   前記データ処理制御部は、前記タイマ部を制御することにより、前記算出したＰＷＭオン期間の開始直後の第１期間に、前記算出したＰＷＭオン期間に応じたＰＷＭ信号よりも周期が短く且つ段階的にパルス幅が大きくなる第１パルス信号を前記制御信号として出力可能にし、前記第１期間の経過後に、前記制御信号として前記ＰＷＭ信号を出力可能にする、半導体装置。
7. 請求項６において、
   前記データ処理制御部は、前記タイマ部を制御することにより、前記算出したＰＷＭオン期間の終了直前の第２期間に、前記ＰＷＭ信号よりも周期が短く且つ段階的にパルス幅が小さくなる第２パルス信号を前記制御信号として出力可能にする、半導体装置。
8. 請求項７において、
   前記直流電圧が所定の電圧範囲から外れているか否かを判定するコンパレータ部と、
   前記直流電圧が前記所定の電圧範囲から外れた状態にある期間を計時する計時部と、を更に有し、
   前記データ処理制御部は、前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングしたときの前記計時部による計時結果が基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準とされるパルス幅よりも小さくし、前記計時結果が基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を当該基準とされるパルス幅よりも大きくする、半導体装置。
9. 請求項８において、
   前記データ処理制御部は、前記第２期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングしたときの前記計時部による計時結果が基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きくし、前記計時結果が基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を当該基準とされるパルス幅よりも小さくする、半導体装置。
10. 請求項９において、
    前記タイマ部は、
    前記データ処理制御部によって前記算出されたＰＷＭオン期間に応じて前記ＰＷＭ信号を生成する第１信号生成部と、
    前記第１パルス信号及び前記第２パルス信号を生成する第２信号生成部と、
    前記第１期間に前記第２信号生成部によって生成された前記第１パルス信号を出力し、前記第２期間に前記第２信号生成部によって生成された前記第２パルス信号を出力し、前記第１期間及び前記第２期間以外の期間に前記第１信号生成部によって生成された前記ＰＷＭ信号を出力する信号選択部と、を有する、半導体装置。
11. 交流電圧を整流して出力する整流回路と、
    前記整流回路によって整流された電圧を入力し、スイッチング素子によってコイルに流れる電流を制御することにより、前記入力された電圧を目標とする直流電圧に変換して出力するための電圧コンバータ回路と、
    前記電圧コンバータ回路の出力電圧が前記目標とする直流電圧と等しく、且つ前記電圧コンバータ回路の入力電圧と入力電流との位相差が小さくなるように前記スイッチング素子をオンさせるためのＰＷＭオン期間を算出するとともに、算出結果に基づいて前記スイッチング素子のオン・オフを制御するための制御信号を生成する制御部と、を有し、
    前記制御部は、前記ＰＷＭオン期間の開始直後の第１期間は、前記算出したＰＷＭオン期間に応じたＰＷＭ信号よりも周期が短く、且つ段階的にパルス幅が大きくなる第１パルス信号を前記制御信号として出力することが可能にされ、前記第１期間の経過後は、前記制御信号として前記ＰＷＭ信号を出力することが可能にされ、
    前記制御部は、前記第１期間において直前に出力された前記第１パルス信号によって前記スイッチング素子をスイッチングすることで生じたスイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第１パルス信号のパルス幅を基準とされるパルス幅よりも小さくし、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第１パルス信号のパルス幅を当該基準とされるパルス幅よりも大きくする、ＡＣ／ＤＣコンバータ。
12. 請求項１１において、
    前記制御部は、前記算出したＰＷＭオン期間の終了直前の第２期間は、前記ＰＷＭ信号よりも周期が短く、且つ段階的にパルス幅が小さくなる第２パルス信号を前記制御信号として出力することが可能にされる、ＡＣ／ＤＣコンバータ。
13. 請求項１２において、
    前記制御部は、前記第２期間において直前に出力された前記第２パルス信号によって前記スイッチング素子をスイッチングすることで生じた前記スイッチングノイズが基準値よりも大きい場合には、次に出力すべき前記第２パルス信号のパルス幅を基準とされるパルス幅よりも大きくし、前記スイッチングノイズが前記基準値よりも小さい場合には、次に出力すべき前記第２パルス信号のパルス幅を当該基準とされるパルス幅よりも小さくする、ＡＣ／ＤＣコンバータ。
14. 請求項１３において、
    前記制御部は、マイクロコントローラを含んで構成される、ＡＣ／ＤＣコンバータ。

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