JP6231735B2 - 半導体装置 - Google Patents

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Description

技術分野は、少なくとも容量素子とトランジスタとを有する回路要素を含む半導体装置全般に関する。
特許文献１には、１つの容量素子と２つのトランジスタとを有する回路要素を含むＥＬ表示装置の画素回路が開示されている。
特許文献１において、２つのトランジスタのうちの一方のトランジスタは、容量素子に電荷を蓄積するか否かを制御する役割を有している。
特許文献１において、容量素子は蓄積した電荷を２つのトランジスタのうちの他方のトランジスタに供給する役割を有している。
特許文献１に記載されているような回路要素は多くの種類の回路に用いられており、ＥＬ表示装置の画素回路以外に、メモリ回路、カレントミラー回路、液晶表示装置の画素回路、昇圧回路等にも用いられている。
特開２００１−３１８６２７号公報
半導体装置において、少なくとも１つの容量素子と２つのトランジスタとを有する回路要素が占める面積を小さくすることを第１の課題とする。
また、半導体装置において、少なくとも１つの容量素子と１つのトランジスタとを有する回路要素が占める面積を小さくすることを第２の課題とする。
以下に開示する発明は少なくとも第１の課題又は第２の課題のいずれか一方を解決できればよい。
第１の課題について、少なくとも第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。
そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極と、を兼ねる共通電極を設ける。
さらに、容量素子の他方の電極を共通電極よりも上方に配置する。
以上の構成によって、第１のトランジスタの一部及び第２のトランジスタの一部が互いに重なり合い、且つ、第１のトランジスタの一部及び容量素子の一部が互いに重なり合うので、第１の課題を解決することができる。
第２の課題について、少なくともトランジスタと容量素子とを有する半導体装置において、トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、を兼ねる共通電極を設ける。
さらに、容量素子の他方の電極を共通電極よりも上方に配置する。
以上の構成によって、トランジスタの一部及び容量素子の一部が互いに重なり合うので、第２の課題を解決することができる。
つまり、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、前記第２のトランジスタの上方に、前記第１のトランジスタ及び前記容量素子が配置され、前記第１のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方に、前記容量素子の他方の電極が配置されていることを特徴とする半導体装置を提供することができる。
また、前記共通電極と前記第２のトランジスタのゲートとは、前記第１のトランジスタの半導体層に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置を提供することができる。
また、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、前記第２のトランジスタの上方に、前記第１のトランジスタ及び前記容量素子が配置され、前記第１のトランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方に、前記容量素子の他方の電極が配置されていることを特徴とする半導体装置を提供することができる。
また、前記共通電極と前記第２のトランジスタのソース又はドレインの一方とは、前記第１のトランジスタの半導体層に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置を提供することができる。
また、前記第１のトランジスタの半導体層と、前記第２のトランジスタの半導体層と、は重なる位置に配置されていることを特徴とする半導体装置を提供することができる。
また、前記第１のトランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置を提供することができる。
また、トランジスタと、容量素子と、を有し、前記トランジスタのソース又はドレインの一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、前記共通電極の上方に、前記容量素子の他方の電極が配置されており、前記トランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続されていることを特徴とする半導体装置を提供することができる。
３つの素子（１つの容量素子及び２つのトランジスタ）を積層することによって、半導体装置において３つの素子（１つの容量素子及び２つのトランジスタ）が配置されるセルの占める面積を小さくすることができる。
２つの素子（１つの容量素子及び１つのトランジスタ）を積層することによって、半導体装置において２つの素子（１つの容量素子及び１つのトランジスタ）が配置されるセルの占める面積を小さくすることができる。
少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 半導体層２０１、導電層４０１、半導体層６０１の位置関係の一例。 半導体層２０１、導電層４０１、半導体層６０１、導電層７０１の位置関係の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 半導体層２０１、導電層４０１、導電層４１１、半導体層６０１の位置関係の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 ＥＬ表示装置の一例。 メモリ回路を有する半導体装置の一例。 カレントミラー回路を有する半導体装置の一例。 液晶表示装置の一例。 チャージポンプ回路（昇圧回路の一種）を有する半導体装置の一例。 倍圧整流回路（昇圧回路の一種）を有する半導体装置の一例。 少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。 少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。 （Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。 （Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。（Ｃ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２、開口部９００３の位置関係の一例。 （Ａ）は半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例。（Ｂ）は半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例。 少なくとも１つの容量素子と１つのトランジスタとを有する回路要素を含む半導体装置の一例。 実施例１におけるサンプルの初期特性。 実施例１におけるサンプルのＢＴ試験結果。 実施例１におけるサンプルのＢＴ試験結果。 オフ電流と測定時の基板温度の関係。
実施の形態について、図面を用いて詳細に説明する。
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
（実施の形態１）
図１は、少なくとも１つの容量素子と２つのトランジスタとを有する回路要素を含む半導体装置の一例である。
図１（Ａ）に示す半導体装置は、少なくとも、トランジスタ１０と、トランジスタ２０と、容量素子３０と、を有する回路要素を含んでいる。
ノードＡは、トランジスタ１０のソース又はドレインの一方と、トランジスタ２０のゲートと、容量素子３０の一方の電極と、に電気的に接続されている。
換言すると、トランジスタ１０のソース又はドレインの一方は、トランジスタ２０のゲートと、容量素子３０の一方の電極と、に電気的に接続されているといえる。
ノードＢは、トランジスタ１０のゲートに電気的に接続されている。
ノードＣは、トランジスタ１０のソース又はドレインの他方に電気的に接続されている。
ノードＤは、容量素子３０の他方の電極に電気的に接続されている。
ノードＥは、トランジスタ２０のソース又はドレインの一方に電気的に接続されている。
ノードＦは、トランジスタ２０のソース又はドレインの他方に電気的に接続されている。
図１（Ｂ）は図１（Ａ）に示す半導体装置の断面図の一例である。
図１（Ｂ）において、基板１０１上に絶縁層１０２が設けられている。
そして、絶縁層１０２上には、半導体層２０１と、半導体層２０１上の絶縁層３００と、絶縁層３００上の導電層４０１と、が設けられている。
半導体層２０１、絶縁層３００、導電層４０１は、図１（Ａ）のトランジスタ２０の半導体層、ゲート絶縁層、ゲート電極（ゲート配線）にそれぞれ対応する。
なお、導電層４０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体層２０１のチャネル形成領域に重なる位置に配置されている。
また、絶縁層３００には複数の開口部が設けられている。
また、絶縁層３００上に導電層４１１、導電層４１２が設けられている。そして、導電層４１１、導電層４１２は、絶縁層３００に設けられた開口部を介して半導体層２０１と電気的に接続されている。
導電層４１１は接続電極（接続配線）であり、半導体層２０１のソース領域又はドレイン領域の一方に電気的に接続されている。
導電層４１２は接続電極（接続配線）であり、半導体層２０１のソース領域又はドレイン領域の他方に電気的に接続されている。
工程数削減の観点から、導電層４１１及び導電層４１２を、導電層４０１と同一工程で形成（同一材料で形成、同じ出発膜から形成）すると好ましい。
ゲート電極及び接続電極の間には絶縁層５００が埋め込まれている。
絶縁層５００は、全面に絶縁層を形成した後、全面に形成した絶縁層をエッチバック又は研磨（機械研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等）することにより形成することができる。
絶縁層５００をゲート電極及び接続電極の間に埋め込むことによって、コンタクトホールを形成することなく、ゲート電極の上面（表面）及び接続電極の上面（表面）を露出することができるので、マスク数を削減することができる。
なお、複数の開口部が設けられた絶縁層５００を形成した後、当該複数の開口部に導電層を埋め込むことにより、導電層４０１、導電層４１１、導電層４１２を形成するプロセスを採用しても良い。
絶縁層５００上及び導電層４０１上には開口部を有する半導体層６０１が設けられている。
半導体層６０１は、図１（Ａ）のトランジスタ１０の半導体層に対応する。
半導体層６０１は導電層４０１と電気的に接続されており、本実施の形態の場合は導電層４０１と接するように設けられている。
半導体層６０１上には、導電層７０１及び導電層７０２が設けられている。
導電層７０１は、図１（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレイン電極（ドレイン配線）の一方に対応し、且つ、図１（Ａ）の容量素子３０の一方の電極にも対応する共通電極である。
図１（Ｂ）のように導電層７０１（共通電極）を半導体層６０１上に接して設けることによって、導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることができる。
導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることによって、図１（Ａ）のノードＡと容量素子３０との間の抵抗が下がるので、容量素子３０への電荷蓄積を素早くできるようになる。
容量素子３０への電荷蓄積を素早くできるようになれば回路の動作速度を向上することができる。
さらに、導電層７０１（共通電極）は、半導体層６０１に設けられた開口部を介して導電層４０１と電気的に接続している。
半導体層６０１に設ける開口部は一つでも良いが、半導体層６０１に設ける開口部を複数とした方が導電層７０１（共通電極）と導電層４０１との接続箇所が増えるので好ましい。
導電層７０１（共通電極）と導電層４０１との接続箇所が増えれば、導電層７０１（共通電極）と導電層４０１との接触抵抗を下げることができる。
導電層７０２は、図１（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレイン電極（ドレイン配線）の他方に対応する。
絶縁層５００上及び導電層４１１上には、導電層４１１に電気的に接続する導電層７１１が設けられている。
絶縁層５００上及び導電層４１２上には、導電層４１２に電気的に接続する導電層７１２が設けられている。
導電層７１１及び導電層７１２は、電極又は配線である。
工程数削減の観点から、導電層７０１、導電層７０２、導電層７１１及び導電層７１２は、同一工程で形成することが好ましい。
導電層７０１上、導電層７０２上、導電層７１１上及び導電層７１２上には、絶縁層８００が設けられている。
絶縁層８００は、図１（Ａ）のトランジスタ１０のゲート絶縁層に対応し、且つ、図１（Ａ）の容量素子３０の誘電体層にも対応する。
トランジスタ１０のゲート絶縁層と、容量素子３０の誘電体層と、は異なる工程で形成しても良い。
しかし、工程数削減の観点から、図１（Ｂ）のように、トランジスタ１０のゲート絶縁層と、容量素子３０の誘電体層と、を同一工程で形成することが好ましい。
絶縁層８００上には、導電層９０１及び導電層９１１が設けられている。
導電層９０１は、図１（Ａ）のトランジスタ１０のゲート電極（ゲート配線）に対応する。
導電層９１１は、図１（Ａ）の容量素子３０の他方の電極に対応する。
なお、導電層９０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体層６０１のチャネル形成領域に重なる位置に配置される。
以上のように、３つの素子（１つの容量素子及び２つのトランジスタ）を積層することによって、半導体装置において３つの素子（１つの容量素子及び２つのトランジスタ）が配置されるセルの占める面積を小さくすることができる。
ここで、図２は、半導体層２０１、導電層４０１、半導体層６０１の位置関係の一例を示したものである。
図２（Ａ）において、少なくとも半導体層２０１の一部と、少なくとも導電層４０１の一部と、少なくとも半導体層６０１の一部と、が重なるように配置されている。
図２（Ｂ）において、少なくとも半導体層２０１の一部と少なくとも導電層４０１の一部とが重なるように配置され、少なくとも半導体層６０１の一部と少なくとも導電層４０１の一部とが重なるように配置されている。また、半導体層２０１と半導体層６０１とは重ならないように配置されている。
図２（Ａ）及び図２（Ｂ）のように、半導体層２０１及び半導体層６０１の双方を、導電層４０１と重なるように配置することによって、３つの素子が配置されるセルの面積を小さくすることができる。
一方、図２（Ａ）と図２（Ｂ）とを比較すると、図２（Ａ）の方が図２（Ｂ）よりも３つの素子が配置されるセルの面積を小さくすることができるので、図２（Ａ）の方が好ましい。
また、図３は、半導体層２０１、導電層４０１、半導体層６０１、導電層７０１の位置関係の一例を示したものである。
図３（Ａ）及び図３（Ｂ）は図２（Ａ）において導電層７０１を配置した場合を示しているが、図２（Ｂ）の構成に図３（Ａ）又は図３（Ｂ）のように導電層７０１を配置しても良い。
図３（Ａ）は、半導体層６０１に設けられた開口部内においてのみ、導電層４０１と導電層７０１とを接触させた例である。
一方、図３（Ｂ）は、導電層７０１を半導体層６０１の外側に延在して配置し、半導体層６０１に設けられた開口部内及び半導体層６０１の外側において、導電層４０１と導電層７０１とを接触させた例である。
図３（Ａ）と図３（Ｂ）とを比較すると、図３（Ｂ）の方が図３（Ａ）よりも導電層４０１と導電層７０１との接触面積を大きくすることができるので、図３（Ｂ）の方が好ましい。
導電層４０１と導電層７０１との接触面積を大きくすることができれば、導電層４０１と導電層７０１との接触抵抗を下げることができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態２）
図１（Ｂ）の破線８０００で示すように、図１（Ｂ）では導電層４０１と導電層７０１とを開口部を介して電気的に接続させている。
一方、図４の破線８０００で示すように、半導体層６０１に開口部を設けず、半導体層６０１を介して導電層４０１と導電層７０１とを電気的に接続させても良い。
また、図５（Ａ）及び図５（Ｂ）の破線８０００で示すように、半導体層６０１に開口部を設けず、半導体層６０１の外側において導電層４０１と導電層７０１とを電気的に接続させても良い。
一方、半導体は抵抗が大きいので、図４の構造とすると、導電層４０１と導電層７０１との間の抵抗が大きくなってしまう。
よって、導電層４０１と導電層７０１との接続を確実にするためには、図１（Ｂ）、図５（Ａ）、図５（Ｂ）のように、導電層４０１と導電層７０１とを直接接触させた方が好ましい。
ここで、図５（Ａ）及び図５（Ｂ）のように半導体層６０１の外側において導電層４０１と導電層７０１とを電気的に接続させると、図５（Ａ）及び図５（Ｂ）の破線８００１で示すように導電層７１１と導電層７０２との間隔が狭まってしまう。
導電層同士の間隔が狭まってしまうと、ゴミ等の影響により導電層同士がショートしてしまう場合があるため、導電層同士の間隔をある程度広くしておく必要がある。
そこで、図５（Ａ）及び図５（Ｂ）においては、半導体層２０１の面積を図１（Ｂ）の半導体層２０１の面積よりも大きくしている。
そのため、図５（Ａ）及び図５（Ｂ）のように半導体層６０１の外側において導電層４０１と導電層７０１とを電気的に接続させると、図１（Ｂ）と比較して３つの素子が配置されるセルの面積が若干大きくなってしまう。
よって、図１（Ｂ）、図５（Ａ）、図５（Ｂ）を比較すると、図１（Ｂ）のように半導体層６０１に開口部を設ける形態が、導電層４０１と導電層７０１との接続を確実にでき、且つ、３つの素子が配置されるセルの面積を小さくできる点で最も優れているといえる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態３）
他の実施の形態では、絶縁層５００をゲート電極及び接続電極の間に埋め込む構造について説明したが、当該構造とすることは必須の構成ではない。
例えば、図６のように、導電層４０１を覆うように絶縁層５００を形成し、且つ、絶縁層５００に複数のコンタクトホールを設けることによって、各素子同士の電気的な接続を行っても良い。
なお、図６では、導電層４０１と導電層７０１とを、半導体層６０１に設けられた開口部及び絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
また、図６では、半導体層２０１のソース領域又はドレイン領域の一方と導電層７１１を、絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
さらに、図６では、半導体層２０１のソース領域又はドレイン領域の他方と導電層７１２を、絶縁層５００に設けられたコンタクトホールを介して電気的に接続している。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態４）
他の実施の形態では、トランジスタ１０及びトランジスタ２０がトップゲート型のトランジスタである場合を示しているが、トランジスタ１０又はトランジスタ２０がボトムゲート型のトランジスタであっても良い。
例えば、図７（Ａ）にトランジスタ１０をボトムゲート型のトランジスタとした場合を示す。
図７（Ａ）は、図１（Ｂ）において、絶縁層５００と半導体層６０１との間に絶縁層５５０を設け、且つ、導電層９０１を絶縁層５５０と絶縁層５００との間に配置した図である。
なお、図１（Ｂ）においては絶縁層８００がトランジスタ１０のゲート絶縁層に対応しているが、図７（Ａ）においては絶縁層５５０がトランジスタ１０のゲート絶縁層に対応している。
また、図７（Ｂ）にトランジスタ２０をボトムゲート型のトランジスタとした場合を示す。
図７（Ｂ）は、図１（Ｂ）において、絶縁層３００を半導体層２０１と絶縁層１０２との間に配置し、且つ、導電層４０１を絶縁層３００と絶縁層１０２との間に配置した図である。
さらに、図７（Ｂ）では、絶縁層５００に設けられたコンタクトホール、半導体層２０１に設けられた開口部、及び絶縁層３００に設けられたコンタクトホールを介して、導電層４０１と導電層７０１とを電気的に接続している。
図７（Ｂ）に示すように、半導体層２０１に開口部を設けることによって、導電層７０１を半導体層２０１と接触させずに、導電層７０１と導電層４０１とを接触させることができる。
なお、導電層７０１と半導体層２０１とを接触させないようにするため、半導体層２０１に設けられた開口部は、絶縁層５００に設けられたコンタクトホール及び絶縁層３００に設けられたコンタクトホールよりも一回り大きくしておくと好ましい。
なお、トランジスタ１０及びトランジスタ２０の双方をボトムゲート型のトランジスタとしても良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態５）
他の実施の形態では、トランジスタ２０の半導体層を基板上に設けた例を示しているが、半導体基板（シリコンウェハ等）を用いてトランジスタ２０を形成しても良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態６）
実施の形態１ではノードＡとトランジスタ２０のゲートを電気的に接続した例を示したが、本実施の形態ではノードＡとトランジスタ２０のソース又はドレインの他方（図１（Ａ）のノードＦ）を電気的に接続した例を図８、図９を用いて説明する。
図８（Ａ）において、ノードＡとトランジスタ２０のソース又はドレインの他方（図１（Ａ）のノードＦ）に電気的に接続した点以外の構成は図１（Ａ）と同様である。
図８（Ａ）では、トランジスタ２０のゲートはノードＧに電気的に接続されている。
図８（Ｂ）は図８（Ａ）に示す半導体装置の断面図の一例である。
図８（Ｂ）では、図１（Ｂ）において、導電層７０１を導電層４１１と電気的に接続し、且つ、導電層７１１を導電層４０１と電気的に接続した例を示している。
図９は半導体層２０１、導電層４０１、導電層４１１、半導体層６０１の位置関係の一例を示している。
図９（Ａ）〜（Ｃ）において、少なくとも半導体層２０１の一部と、少なくとも導電層４１１の一部と、が重なるように配置され、且つ、少なくとも半導体層６０１の一部と、少なくとも導電層４１１の一部と、が重なるように配置されている。
導電層４１１を半導体層６０１及び半導体層２０１の双方と重なるように配置することによって、３つの素子が配置されるセルの面積を小さくすることができる。
図９において、半導体層６０１の一端には開口部が設けられており、半導体層６０１の端部の他端には開口部が設けられていない。
図９（Ａ）は、半導体層６０１全体を半導体層２０１と重なる位置に配置し、半導体層６０１の他端を導電層４１１と導電層４０１の間に配置した場合を示している。
図９（Ｂ）は、半導体層６０１の一部を半導体層２０１と重なる位置に配置し、半導体層６０１の他端を導電層４１１と導電層４０１の間に配置していない場合を示している。
図９（Ｃ）は、半導体層６０１を半導体層２０１と重ならない位置に配置した場合を示している。
図９（Ｃ）と、図９（Ａ）及び図９（Ｂ）と、を比較すると、図９（Ａ）及び図９（Ｂ）の方が３つの素子が配置されるセルの面積を小さくすることができるので好ましい。
また、図９（Ａ）と図９（Ｂ）とを比較すると、図９（Ａ）の方が３つの素子が配置されるセルの面積を小さくすることができるので好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態７）
図１０は図１においてノードＡとノードＢとを電気的に接続した場合を示している。
また、図１１は図８においてノードＡとノードＢとを電気的に接続した場合を示している。
つまり、図１０及び図１１において、トランジスタ１０のゲートが容量素子３０の一方の電極と電気的に接続されている。
ここで、図１０（Ｂ）は図１０（Ａ）に示す半導体装置の断面図の一例である。
また、図１１（Ｂ）は図１１（Ａ）に示す半導体装置の断面図の一例である。
図１０（Ｂ）は図１（Ｂ）において、導電層９０１上及び導電層９１１上に絶縁層９５０を設け、絶縁層９５０上に導電層９６０を設けた例である。
そして、導電層９６０を用いて、トランジスタ１０のゲート（導電層９０１）と容量素子３０の一方の電極（導電層７０１（共通電極））とを電気的に接続している。
そして、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホールを介して電気的に接続されている。
また、導電層９６０と導電層７０１とは、導電層９１１に設けられた開口部、並びに、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続されている。
一方、図１１（Ｂ）は図８（Ｂ）において、導電層９０１上及び導電層９１１上に絶縁層９５０を設け、絶縁層９５０上に導電層９６０を設けた例である。
そして、導電層９６０を用いて、トランジスタ１０のゲート（導電層９０１）と容量素子３０の一方の電極（導電層７０１（共通電極））とを電気的に接続している。
そして、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホールを介して電気的に接続されている。
また、導電層９６０と導電層７０１とは、導電層９１１に設けられた開口部、並びに、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続されている。
導電層９６０は、電極又は配線である。
以上のように、導電層９１１に開口部を設けることによって、導電層７０１（共通電極）の面積を大きくすることなく、導電層９６０と導電層７０１とを電気的に接続することができる。
本実施の形態ではゲート電極と共通電極とを電気的に接続させるために導電層９１１に開口部を設ける場合を示した。
一方、ゲート電極と共通電極とを電気的に接続しない場合であっても、他の配線と共通電極とを電気的に接続させる場合は、導電層９１１に開口部を設けることが好ましい。
なお、導電層９１１に開口部を設けず、導電層７０１の面積を導電層９１１よりも大きくすれば、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールのみを介して、導電層９６０と導電層７０１とを電気的に接続することができる。
一方、導電層９１１に開口部を設けない場合は、導電層７０１の面積を導電層９１１よりも大きくする必要があるため、導電層９１１に開口部を設ける構造の方が面積を小さくするという観点からすると優れている。
なお、導電層９６０と導電層９１１とが接触してしまうとノードＡとノードＤとが電気的に接続されてしまい容量素子３０が機能しなくなるため、導電層９６０と導電層９１１との接触を防止する必要がある。
そのため、導電層９１１に設けられる開口部を、絶縁層９５０及び絶縁層８００に設けられるコンタクトホールよりも一回り大きくすることが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態８）
半導体装置の一種であるＥＬ表示装置（発光装置）の一例について、図１２を用いて説明する。
図１２（Ａ）は、図１（Ａ）において、ノードＢ〜Ｆに配線を電気的に接続し、且つ、ノードＥに表示素子４０の一方の電極を電気的に接続したものに対応する。
図１２では表示素子として発光素子（ＥＬ素子）を用いているが他の表示素子（液晶表示素子、電気泳動素子等）を用いても良い。
なお、ノードＢには、トランジスタ１０のオン状態又はオフ状態を制御するための配線（走査線）が電気的に接続される。
ノードＣには、信号を入力するための配線（信号線）が電気的に接続される。
ノードＤ及びノードＥには、電圧が印加される配線（電源線）が電気的に接続される。
ノードＨには、表示素子４０の他方の電極が電気的に接続される。
図１２のＥＬ表示装置の動作について説明する。
まず、ノードＢにトランジスタ１０をオン状態とするための信号（電圧）を供給する。
次に、ノードＣから信号を供給して容量素子３０に電荷を蓄積する。
そして、容量素子３０に電荷が蓄積されると、トランジスタ２０に電流が流れる。
トランジスタ２０に電流が流れると、発光素子である表示素子４０が発光する。
また、容量素子３０に蓄積される電荷量を変えることにより、トランジスタ２０に流れる電流量を変えることができる。
トランジスタ２０に流れる電流量を変えることができれば発光素子の輝度を変えることができる。
なお、発光素子を発光させないためには容量素子に電荷を蓄積しなければ良い。
図１２（Ｂ）は図１２（Ａ）に示す半導体装置の断面図の一例である。
また、図１２（Ｂ）は、図１（Ｂ）において、絶縁層９５０と、導電層９６１、導電層９６２、絶縁層９７０、導電層１００１、ＥＬ層１００２、及び導電層１００３を追加したものに対応する。
絶縁層９５０は、導電層９１１上に設けられている。
導電層９６１及び導電層９６２は、絶縁層９５０上に設けられている。
導電層９６１は、絶縁層９５０に設けられたコンタクトホールを介して導電層９１１に電気的に接続されている。
また、導電層９６１は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１２に電気的に接続されている。
導電層９６１はノードＤ及びノードＥに電気的に接続された配線であり、所定の電圧が印加される電源線に対応する。
導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１１に電気的に接続されている。
導電層９６２は、表示素子４０の一方の電極とトランジスタ２０のソース又はドレインの一方とを電気的に接続するための配線である。
導電層１００１は、導電層９６２上及び絶縁層９５０上に設けられている。
絶縁層９７０は、導電層１００１の端部、導電層９６１、及び導電層９６２を覆うように設けられている。
ＥＬ層１００２は、導電層１００１上及び絶縁層９７０上に設けられている。
導電層１００３は、ＥＬ層１００２上に設けられている。
導電層１００１は、表示素子４０の一方の電極である。
導電層１００３は、表示素子４０の他方の電極である。
図１２に示す構造とすることによって、画素内において３つの素子の占める面積を小さくすることができるので、ＥＬ表示装置の開口率を大きくすることができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態９）
半導体装置の一種である記憶装置の一例について、図１３を用いて説明する。
図１３（Ａ）は、図１（Ａ）において、ノードＢ、Ｃ、Ｅに配線を電気的に接続し、且つ、ノードＦにトランジスタ５０を電気的に接続したものに対応する。
なお、ノードＢには、書き込み時にトランジスタ１０のオン状態又はオフ状態を制御するための配線（書き込み用ワード線）が電気的に接続される。
ノードＣには、書き込み時に信号を入力するための配線（書き込み用ビット線）が電気的に接続される。
ノードＤには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
ノードＥ及びノードＪには、読み出し時に電圧が印加される配線（読み出し用ワード線）が電気的に接続される。
ノードＩには、読み出し時に信号を取り出す配線（読み出し用ビット線）が電気的に接続される。
図１３の記憶装置の動作について説明する。
まず、書き込み時は、ノードＢにトランジスタ１０のオン状態とするための信号（電圧）を供給する。
次に、ノードＣから０又は１の信号を入力して容量素子に０又は１を記憶する。
読み出し時は、読み出し用ワード線に電圧を印加して読み出し用ビット線からの出力を読み出す。
なお、読み出し時において、０が記憶されていたのであれば、トランジスタ２０がオフ状態となるので読み出し用ビット線からの出力も０となる。
一方、読み出し時において、１が記憶されていたのであれば、トランジスタ２０がオン状態となるので読み出し用ビット線からの出力も１となる。
なお、トランジスタ５０はリーク防止を目的として設けているが、トランジスタ５０を設けず、ノードＦに読み出し用ビット線を電気的に接続しても良い。
図１３（Ｂ）は図１３（Ａ）に示す半導体装置の断面図の一例である。
また、図１３（Ｂ）は、図１（Ｂ）において、導電層４０２、導電層７１３と、絶縁層９５０と、導電層９６０を追加したものに対応する。
導電層４０２は、絶縁層３００上に設けられている。
工程数削減の観点から、導電層４０２は、導電層４０１と同一工程で形成すると好ましい。
導電層４０２は、導電層４０１と導電層４１２との間に設けられている。
導電層４０２は、トランジスタ５０のゲート電極に対応する。
導電層７１３は、導電層４０２上に設けられている。
工程数削減の観点から、導電層７１３は、導電層７１１及び導電層７１２と同一工程で形成すると好ましい。
導電層７１３は、導電層４０２と電気的に接続されている。
絶縁層９５０は、導電層９１１上に設けられている。
導電層９６０は、絶縁層９５０上に設けられている。
導電層７１１と導電層７１３とは、導電層９６０を介して電気的に接続されている。
導電層９６０は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１１と電気的に接続されている。
導電層９６０は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１３と電気的に接続されている。
図１３に示す構造とすることによって、メモリセルの面積を小さくすることができる。
なお、図１３（Ｂ）の半導体層２０１、絶縁層３００、導電層４０１が、図１３（Ａ）のトランジスタ２０の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
また、図１３（Ｂ）の半導体層２０１、絶縁層３００、導電層４０２が、図１３（Ａ）のトランジスタ５０の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
つまり、図１３において、トランジスタ２０の半導体層及びトランジスタ５０の半導体層が共有（一体形成）されている。
トランジスタ２０の半導体層及びトランジスタ５０の半導体層を共有（一体形成）することによって、メモリセルの面積を極端に大きくすることなくトランジスタ５０を追加することができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１０）
図１４（Ａ）はカレントミラー回路を有する半導体装置の一例であり、図１０（Ａ）のノードＢに定電流源６０を電気的に接続し、且つ、ノードＤに低電源電圧Ｖｓｓ用の電源を電気的に接続したものである。
そして、図１４（Ｂ）は、図１４（Ａ）に示す半導体装置の断面図の一例であり、図１０（Ｂ）と同様の構造を有している。
なお、図１４のカレントミラー回路では、トランジスタ１０の定数倍の電流がトランジスタ２０に流れることになる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１１）
図１５（Ａ）は半導体装置の一種である液晶表示装置の一例であり、図８（Ａ）のノードＥに容量素子７０及び表示素子４０の一方の電極を電気的に接続したものに対応する。
図１５では表示素子として液晶表示素子を用いているが他の表示素子（発光素子、電気泳動素子等。）を用いても良い。
なお、ノードＢには、トランジスタ１０のオン状態又はオフ状態を制御するための配線（走査線）が電気的に接続される。
ノードＣには、信号を入力するための配線（信号線）が電気的に接続される。
ノードＤには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
ノードＧには、容量素子３０に蓄積された電荷を容量素子７０に転送するための配線（転送線）が電気的に接続される。
ノードＫには、低電源電圧Ｖｓｓ用の電源が電気的に接続される。
次に、図１５の液晶表示装置の動作について説明する。
まず、書き込み期間において、ノードＢにトランジスタ１０のオン状態とするための信号（電圧）を供給する。
次に、書き込み期間において、ノードＣから信号を供給して容量素子３０に電荷を蓄積する。
次に、転送期間において、ノードＢにトランジスタ１０のオフ状態とするための信号（電圧）を供給し、ノードＧにトランジスタ２０をオン状態とするための信号（電圧）を供給し、容量素子３０に蓄積された電荷を容量素子７０に転送する。
次に、表示期間において、ノードＧにトランジスタ２０をオフ状態とするための信号（電圧）を供給して、表示素子４０を駆動する。
そして、表示期間と並行して書き込み期間の動作を再度行う。
以上のように、図１５の構造とすることにより、表示期間と並行して書き込み期間を行えるようになる。
また、図１５（Ｂ）は、図１５（Ａ）に示す半導体装置の断面図の一例である。
図１５（Ｂ）は、図８（Ｂ）において、導電層９１２、絶縁層９５０、導電層１００４、液晶層１００５、導電層１００６、及び基板１００７追加したものである。
導電層９１２は、絶縁層８００上に設けられている。
導電層９１２は、容量素子７０の他方の電極に対応する。
絶縁層９５０は、導電層９１２上に設けられている。
導電層１００４は、絶縁層９５０上に設けられている。
導電層１００４は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１２と電気的に接続されている。
導電層１００６が設けられた基板１００７が導電層１００４に対向して設けられている。
そして、導電層１００４と導電層１００６との間には液晶層１００５が充填されている。
また、導電層１００４表面及び導電層１００６表面には配向膜を設けると好ましい。
なお、図１５（Ｂ）の導電層７１２、絶縁層８００、導電層９１２は、図１５（Ａ）の容量素子７０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
また、図１５（Ｂ）の導電層１００４、液晶層１００５、導電層１００６は、図１５（Ａ）の表示素子４０の一方の電極、液晶層、他方の電極にそれぞれ対応する。
図１５に示す構造とすることによって、液晶表示装置の開口率を大きくすることができる。
また、導電層９１２を導電層７１２と重ねるだけで容量素子７０を形成することができるので、液晶表示装置の開口率を小さくすることなく容量素子７０を追加することができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１２）
チャージポンプ回路（昇圧回路の一種）を有する半導体装置の一例について図１６を用いて説明する。
図１６（Ａ）は、図８（Ａ）において、ノードＤにダイオード８１及びダイオード８２を電気的に接続したものに対応する。
さらに、図１６（Ａ）は、図８（Ａ）において、ノードＢとノードＧがノードＬに電気的に接続され、ノードＥが電源電圧Ｖｄｄ用の電源に電気的に接続され、ノードＣが低電源電圧Ｖｓｓ用の電源に電気的に接続されている。
つまり、トランジスタ１０及びトランジスタ２０をインバータとして用いている。
なお、他の実施形態ではトランジスタの極性はＮチャネル型でもＰチャネル型でもよいが、本実施の形態ではインバータを構成するためトランジスタ２０をＰチャネル型とし、トランジスタ１０をＮチャネル型としている。
ダイオード８１の出力は低電源電圧Ｖｓｓ用の電源に電気的に接続されている。
ダイオード８１の入力はダイオード８２の出力及び容量素子３０の他方の電極に電気的に接続されている。
ダイオード８２の入力はノードＭに電気的に接続されている。
なお、図１６（Ａ）はマイナス昇圧回路であるため、出力端子であるノードＭから昇圧されたマイナス電圧が出力されることになる。
また、図１６（Ｂ）は、図１６（Ａ）に示す半導体装置の断面図の一例である。
図１６（Ｂ）は、図８（Ｂ）に、半導体層２０２、導電層４０２、導電層４１３、導電層４１４、半導体層６０２、導電層７０３、導電層７０４、導電層７１３、導電層７１４、導電層９０２、絶縁層９５０、導電層９６１、導電層９６２、導電層９６３を追加したものである。
図１６（Ｂ）ではダイオード８１及びダイオード８２としてダイオード接続をしたトランジスタを用いている。
半導体層２０２は、絶縁層１０２上に設けられている。
工程数削減の観点から、半導体層２０２は、半導体層２０１と同一工程で形成されたものであると好ましい。
半導体層２０２は、ダイオード８２（ダイオード接続されたトランジスタ）の半導体層に対応する。
導電層４０２は、絶縁層３００上に設けられている。
導電層４０２は、ダイオード８２（ダイオード接続されたトランジスタ）のゲート電極に対応する。
導電層４１３は、絶縁層３００に設けられた開口部を介して半導体層２０２に電気的に接続している。
導電層４１４は、絶縁層３００に設けられた開口部を介して半導体層２０２に電気的に接続している。
導電層４１３及び導電層４１４は、接続電極である。
工程数削減の観点から、導電層４０２、導電層４１３、及び導電層４１４は、導電層４０１と同一工程で形成されたものであることが好ましい。
半導体層６０２は、絶縁層５００上に設けられている。
半導体層６０２には、開口部が設けられている。
導電層７０３及び導電層７０４は、半導体層６０２上に設けられている。
導電層７０３は、ダイオード８１（ダイオード接続されたトランジスタ）のソース電極又はドレイン電極の一方に対応する。
導電層７０４は、ダイオード８１（ダイオード接続されたトランジスタ）のソース電極又はドレイン電極の他方に対応する。
導電層７０３は、半導体層６０２に設けられた開口部を介して導電層４１３と電気的に接続している。
導電層７１３は、導電層４０２と電気的に接続している。
導電層７１４は、導電層４１４と電気的に接続している。
工程数削減の観点から、導電層７０３、導電層７０４、導電層７１３、及び導電層７１４は、導電層７１１と同一工程で形成されたものであることが好ましい。
絶縁層９５０は、導電層９１１上に設けられている。
導電層９６１、導電層９６２、及び導電層９６３は、絶縁層９５０上に設けられている。
導電層９６１は、導電層７１１と導電層９０１とを電気的に接続している。
具体的には、導電層９６１は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１１と電気的に接続されている。
また、導電層９６１は、絶縁層９５０に設けられたコンタクトホールを介して導電層９０１と電気的に接続されている。
導電層９６２は、導電層７１３と導電層７１４とを電気的に接続している。
具体的には、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１３と電気的に接続されている。
また、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１４と電気的に接続されている。
導電層９６３は、導電層７０３と導電層９０２と導電層９１１とを電気的に接続している。
具体的には、導電層９６３は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７０３と電気的に接続されている。
また、導電層９６３は、絶縁層９５０に設けられたコンタクトホールを介して導電層９０２と電気的に接続されている。
また、導電層９６３は、絶縁層９５０に設けられたコンタクトホールを介して導電層９１１と電気的に接続されている。
工程数削減の観点から、導電層９６１、導電層９６２、及び導電層９６３は同一工程で形成されたものであることが好ましい。
なお、図１６（Ｂ）の半導体層２０２、絶縁層３００、導電層４０２が、図１６（Ａ）のダイオード８２（ダイオード接続されたトランジスタ）の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
また、図１６（Ｂ）の半導体層６０２、絶縁層８００、導電層９０２が、図１６（Ａ）のダイオード８１（ダイオード接続されたトランジスタ）の半導体層、ゲート絶縁層、ゲート電極にそれぞれ対応する。
図１６（Ｂ）ではダイオード８１とダイオード８２とを積層して配置しているため、ダイオード８１及びダイオード８２を設ける場合であっても回路の面積を小さくすることができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１３）
倍圧整流回路（昇圧回路の一種）を有する半導体装置の一例について図１７を用いて説明する。
図１７（Ａ）は、図１１（Ａ）のノードＥにノードＧと容量素子９０の一方の電極とを電気的に接続し、且つ、容量素子９０の他方の電極をノードＣに電気的に接続したものである。
図１７の倍圧整流回路は、ノードＤに入力された電圧をノードＣから約２倍の大きさに変換して出力することができる。
図１７（Ｂ）は、図１７（Ａ）に示す半導体装置の断面図の一例である。
さらに、図１７（Ｂ）は、図１１（Ｂ）において、導電層９１２及び導電層９６２を追加したものに対応する。
導電層９１２は、絶縁層８００上に設けられている。
導電層９６２は、絶縁層９５０上に設けられている。
導電層９６２は、導電層７１１と導電層７１２と導電層９１２とを電気的に接続している。
具体的には、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１１と電気的に接続されている。
また、導電層９６２は、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して導電層７１２と電気的に接続されている。
また、導電層９６２は、絶縁層９５０に設けられたコンタクトホールを介して導電層９１２と電気的に接続されている。
そして、図１７（Ｂ）の導電層９１２、絶縁層８００、導電層７０２が、図１７（Ａ）の容量素子９０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１４）
各層の材料について説明する。
基板は、ガラス基板、石英基板、金属基板（ステンレス基板等）、半導体基板等を用いることができるがこれらに限定されない。
絶縁層は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド膜、アクリル膜、シロキサンポリマー膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。絶縁層は、単層構造でも積層構造でも良い。
導電層は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム膜、チタン膜、モリブデン膜、タングステン膜、金膜、銀膜、銅膜、ドナー元素又はアクセプター元素を含有するシリコン膜、合金からなる膜、透明導電膜（インジウム錫酸化物等）等を用いることができるがこれらに限定されない。導電層は、単層構造でも積層構造でも良い。
なお、シリコンを含有する半導体層と接する導電層は、ドナー元素又はアクセプター元素を含有するシリコン膜と、金属膜と、を有する積層構造であることが好ましい。
この場合、ドナー元素又はアクセプター元素を含有するシリコン膜が、半導体層と接するように積層構造を形成する。
半導体層は、半導体であればどのような材料でも用いることができる。シリコンを含有する半導体膜、酸化物半導体膜、有機半導体膜等を用いることができるがこれらに限定されない。半導体層は、単層構造でも積層構造でも良い。
また、半導体層のソース領域及びドレイン領域には、ドナー元素又はアクセプター元素を含有させておくと、ソース領域及びドレイン領域の抵抗を下げることができるので好ましい。
なお、半導体層２０１と半導体層６０１とを同じ種類の半導体層としても良いし、異なる種類の半導体層としても良い。
シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイト（ＳｉＣ）等があるがこれらに限定されない。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１５）
図１２（ＥＬ表示装置）、図１３（記憶装置）、図１５（液晶表示装置）等において、トランジスタ１０は、容量素子３０に電荷を蓄積するか否かを制御する役割を有しているとともに、容量素子３０に蓄積した電荷がＡ以外の他のノードに漏れないようにする役割を有している。
そのため、図１２（ＥＬ表示装置）、図１３（記憶装置）、図１５（液晶表示装置）のトランジスタ１０の半導体層は酸化物半導体層を用いることが好ましい。
酸化物半導体はシリコンよりもバンドギャップが広いことに起因して、酸化物半導体を用いたトランジスタは、シリコンを含有する半導体を用いたトランジスタと比較して、ソースとドレインとの間のリーク量（トランジスタのオフ電流）が極めて少ないからである。
一方、図１２及び図１３において、トランジスタ２０はノードＥとノードＦとの間の電荷移動を素早くするために、移動度の高い半導体を用いると好ましい。
また、図１５において、トランジスタ２０はノードＡとノードＥとの間の電荷移動を素早くするために、移動度の高い半導体を用いると好ましい。
特に、移動度の高い半導体として、シリコンを含有する結晶性半導体を用いると好ましい。
結晶性半導体としては単結晶半導体が最も好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１６）
他の実施の形態では、共通電極として半導体層６０１上に接する導電層７０１を用いている。
一方、導電層７０１を設けず、図１８のように、半導体層６０１のソース領域又はドレイン領域の一方を共通電極として用いても良い。
なお、例えば、図１７のように、半導体層６０１のソース領域又はドレイン領域の他方にも容量素子を設ける場合は、半導体層６０１のソース領域又はドレイン領域の他方を容量素子９０の一方の電極とすることができる。
図１８の場合、半導体層６０１のソース領域又はドレイン領域の一方、絶縁層８００、導電層９１１が、容量素子３０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
なお、半導体層６０１のソース領域及びドレイン領域にドナー元素又はアクセプター元素を添加することによって、半導体層６０１のソース領域及びドレイン領域の抵抗を下げることが好ましい。
図１８の構造は図１（Ｂ）等と比較して導電層７０１を形成する工程を省ける点で優れている。
一方、導電層７０１が設けられた図１（Ｂ）等の構造は、トランジスタのソース又はドレインの一方の抵抗が図１８と比較して小さい点で優れている。
よって、工程数の削減という目的の優先順位が高い場合は図１８の構造を採用し、回路特性の向上という目的の優先順位が高い場合は導電層７０１が設けられた図１（Ｂ）等の構造を採用することが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１７）
図１９（Ａ）はトランジスタ１０と容量素子３０とを有する回路要素を含む半導体装置の一例である。
図１９（Ａ）において、ノードＡには、トランジスタ１０のソース又はドレインの一方と、容量素子３０の一方の電極と、が電気的に接続されている。
図１９（Ｂ）は図１９（Ａ）に示す半導体装置の断面図の一例である。
図１９（Ｂ）の半導体装置は、基板１０１、半導体層６０１、導電層７０１、導電層７０２、絶縁層８００、導電層９０１、導電層９１１、絶縁層９５０を有する。
基板１０１上には半導体層６０１が設けられている。
半導体層６０１上には、導電層７０１及び導電層７０２が設けられている。
導電層７０１は、図１９（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレイン電極（ドレイン配線）の一方に対応し、且つ、図１９（Ａ）の容量素子３０の一方の電極にも対応する共通電極である。
図１９（Ｂ）のように導電層７０１（共通電極）を半導体層６０１上に接して設けることによって、導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることができる。
導電層７０１（共通電極）と半導体層６０１との接触抵抗を下げることによって、図１９（Ａ）のノードＡと容量素子３０との間の抵抗が下がるので、容量素子３０への電荷蓄積を素早くできるようになる。
容量素子３０への電荷蓄積を素早くできるようになれば回路の動作速度を向上することができる。
導電層７０２は、図１９（Ａ）のトランジスタ１０のソース電極（ソース配線）又はドレイン電極（ドレイン配線）の他方に対応する。
導電層７０１上及び導電層７０２上には、絶縁層８００が設けられている。
絶縁層８００は、図１９（Ａ）のトランジスタ１０のゲート絶縁層に対応し、且つ、図１９（Ａ）の容量素子３０の誘電体層にも対応する。
絶縁層８００上には、導電層９０１及び導電層９１１が設けられている。
導電層９０１は、図１９（Ａ）のトランジスタ１０のゲート電極に対応する。
導電層９１１は、図１９（Ａ）の容量素子３０の他方の電極に対応する。
なお、導電層９０１はゲート電極（ゲート配線）であるので、少なくとも一部が半導体層６０１のチャネル形成領域に重なる位置に配置される。
以上のように、トランジスタのソース又はドレインの一方と、容量素子の一方の電極と、を兼ねる共通電極を設けることによって、半導体装置において２つの素子（１つの容量素子及び１つのトランジスタ）が配置されるセルの占める面積を小さくすることができる。
本実施の形態ではトランジスタが絶縁表面を有する基板上に接して形成されている場合について説明したが、基板とトランジスタとの間に絶縁層が設けられていても良い。
また、基板とトランジスタとの間に絶縁層が設けられており、且つ、絶縁層下であって基板上に位置する他のトランジスタを有していても良い。
つまり、本実施の形態は絶縁表面上に設けられたトランジスタを有する半導体装置全般に適用可能である。
また、本実施の形態は半導体基板（例えばシリコンウェハ）内の半導体層を用いて形成されたトランジスタを有する半導体装置全般にも適用可能である。
さらに、本実施の形態はボトムゲート型のトランジスタの場合も適用可能である。
つまり、図１９（Ｂ）において、半導体層６０１の下にゲート絶縁層を配置し、且つ、半導体層６０１の下に当該ゲート絶縁層を介してゲート電極を配置する構成としても良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１８）
図２０、図２１は図１９においてノードＡとノードＢとを電気的に接続した場合を示している。
つまり、図２０（Ａ）及び図２１（Ａ）において、トランジスタ１０のゲートが容量素子３０の一方の電極と電気的に接続される。
ここで、図２０（Ｂ）は図２０（Ａ）に示す半導体装置の断面図の一例である。
また、図２１（Ｂ）は図２１（Ａ）に示す半導体装置の断面図の一例である。
図２０（Ｂ）は、図１９（Ｂ）において、絶縁層９５０上に導電層９６０を設けたものに対応する。
図２１（Ｂ）も、図１９（Ｂ）において、絶縁層９５０上に導電層９６０を設けたものに対応する。
そして、トランジスタ１０のゲート（導電層９０１）と、容量素子３０の一方の電極（導電層７０１（共通電極））と、は導電層９６０を介して電気的に接続されている。
また、導電層９６０と導電層９０１とは、絶縁層９５０に設けられたコンタクトホールを介して電気的に接続されている。
また、図２０（Ｂ）において、導電層９６０と導電層７０１とは、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続されている。
図２０（Ｂ）において、コンタクトホールを形成するためのコンタクト領域を確保するため、導電層７０１の面積を大きくしている。
一方、図２１（Ｂ）において、導電層９６０と導電層７０１とは、導電層９１１に設けられた開口部、並びに、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して電気的に接続されている。
導電層９６０は、電極又は配線である。
なお、図２０（Ｂ）のようにコンタクト領域を半導体層６０１と重ならない位置に設けても良いが、図２１（Ｂ）のようにコンタクト領域を半導体層６０１と重なる位置に設けた方が好ましい。
即ち、導電層９６０の抵抗値は、導電層９０１とコンタクト領域との距離に比例する値となる。
そして、図２１（Ｂ）における導電層９０１とコンタクト領域との距離は、図２０（Ｂ）における導電層９０１とコンタクト領域との距離よりも短いので、図２１（Ｂ）における導電層９６０の抵抗値を、図２０（Ｂ）における導電層９６０の抵抗値よりも低くすることができる。
よって、導電層９６０の抵抗値の低減という観点からは、図２０（Ｂ）よりも図２１（Ｂ）の方が好ましいといえる。
なお、導電層９６０と導電層９１１とが接触してしまうとノードＡとノードＤとが電気的に接続されてしまい容量素子３０が機能しなくなるため、導電層９６０と導電層９１１との接触を防止する必要がある。
そのため、導電層９１１に設けられる開口部を、絶縁層９５０及び絶縁層８００に設けられるコンタクトホールよりも一回り大きくすることが好ましい。
ここで、図２２（Ａ）、図２３（Ａ）、及び図２４の（Ａ）は、半導体層６０１、導電層７０１、絶縁層８００、導電層９０１、導電層９１１の位置関係の一例を示したものである。
また、図２２（Ｂ）、図２３（Ｂ）、及び図２４の（Ｂ）は、半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２の位置関係の一例を示したものである。
また、図２３（Ｃ）は、半導体層６０１、導電層９０１、導電層９１１、導電層９６０、コンタクトホール９００１、開口部９００２、開口部９００３の位置関係の一例を示したものである。
なお、図２２〜図２４において、半導体層６０１上には絶縁層８００が設けられているため、半導体層６０１を破線で示している。
また、図２２（Ｂ）、図２３（Ｂ）、及び図２４（Ｂ）においては、絶縁層９５０に設けられるコンタクトホール９００１及び導電層９１１に設けられる開口部９００２の位置を示してある。
また、図２３（Ｃ）においては、絶縁層９５０に設けられるコンタクトホール９００１、導電層９１１に設けられる開口部９００２、及び導電層９１１に設けられる開口部９００３の位置を示してある。
図２２（Ｂ）において、コンタクトホール９００１及び開口部９００２は半導体層６０１と重なる位置に設けられている。
図２３（Ｂ）及び図２３（Ｃ）において、コンタクトホール９００１は半導体層６０１と重なる位置に設けられ、開口部９００２は半導体層６０１と重ならない位置に設けられている。
図２４（Ｂ）において、コンタクトホール９００１及び開口部９００２は半導体層６０１と重ならない位置に設けられている。
図２２（Ｂ）及び図２３（Ｂ）では、導電層９６０を半導体層６０１と重なる位置に設けている。
一方、図２４（Ｂ）では導電層９６０を半導体層６０１と重ならない位置に設けている。
図２４（Ｂ）と比較して、図２２（Ｂ）及び図２３（Ｂ）は導電層９６０を有するセルの占める面積を小さくすることができる点で優れている。
図２３（Ｂ）と比較して、図２２（Ｂ）及び図２４（Ｂ）は導電層９６０の長さを短くすることができ、その結果、配線抵抗を下げることができる点で好ましい。
以上のように、図２２（Ｂ）、図２３（Ｂ）、及び図２４（Ｂ）の構造にはそれぞれメリットがあるため、目的に応じて適宜使い分けることが好ましい。
なお、導電層９１１に設けられる開口部を複数とすると、導電層９６０と導電層７０１との接触箇所が増え、導電層９６０と導電層７０１との接触抵抗を低下させることができるので好ましい。
例えば、図２３（Ｃ）は図２３（Ｂ）において、半導体層６０１と重なる位置に開口部９００３を追加した例である。
図２３（Ｃ）では導電層９１１に開口部９００２及び開口部９００３が設けられているため、導電層９６０と導電層７０１との接触箇所を増やすことができる。
さらに、図２３（Ｃ）では導電層９１１に開口部９００２及び開口部９００３が設けられているため、図２２（Ｂ）のメリット及び図２３（Ｂ）のメリットの双方を得ることができる。
また、図２３（Ｂ）の構造と比較して、図２３（Ｃ）は配線抵抗を下げることができるので好ましい。
なお、図２３（Ｃ）のように、コンタクトホール９００１、開口部９００２、及び開口部９００３を一直線上に並ぶように配置することにより、導電層９６０を半導体層６０１及び導電層９１１と重ねることができる。
導電層９６０を半導体層６０１及び導電層９１１と重ねることによって、セルの占める面積を小さくすることができるので好ましい。
また、本実施の形態は半導体基板（例えばシリコンウェハ）内の半導体層を用いて形成されたトランジスタを有する半導体装置全般にも適用可能である。
さらに、本実施の形態はボトムゲート型のトランジスタの場合も適用可能である。
ボトムゲート型のトランジスタを作製する場合は、絶縁層８００を半導体層６０１の下側に配置し、且つ、導電層９０１を絶縁層８００の下側に配置すれば良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
つまり、本実施の形態では１つのトランジスタと１つの容量素子とを有する回路要素の例を示したが、当然、２つのトランジスタと１つの容量素子とを有する回路要素においても本実施の形態の構成を適用することができる。
（実施の形態１９）
実施の形態１８では、共通電極として半導体層６０１上に接する導電層７０１を用いている。
一方、導電層７０１を設けず、図２５のように、半導体層６０１のソース領域又はドレイン領域の一方を共通電極として用いても良い。
図２５の場合、半導体層６０１のソース領域又はドレイン領域の一方、絶縁層８００、導電層９１１が、容量素子３０の一方の電極、誘電体層、他方の電極にそれぞれ対応する。
なお、半導体層６０１のソース領域及びドレイン領域にドナー元素又はアクセプター元素を添加することによって、半導体層６０１のソース領域及びドレイン領域の抵抗を下げることが好ましい。
ここで、図２５（Ａ）は、図１９（Ｂ）において、導電層７０１を設けず、半導体層６０１のソース領域又はドレイン領域の一方を共通電極とした例である。
また、図２５（Ｂ）は、図２０（Ｂ）において、導電層７０１を設けず、半導体層６０１のソース領域又はドレイン領域の一方を共通電極とした例である。
また、図２５（Ｃ）は、図２１（Ｂ）において、導電層７０１を設けず、半導体層６０１のソース領域又はドレイン領域の一方を共通電極とした例である。
図２５の構造は図１９〜図２１と比較して導電層７０１を形成する工程を省ける点で優れている。
一方、導電層７０１が設けられた図１９〜図２１の構造は、トランジスタのソース又はドレインの一方の抵抗が図２５と比較して小さい点で優れている。
よって、工程数の削減という目的の優先順位が高い場合は図２５の構造を採用し、回路特性の向上という目的の優先順位が高い場合は導電層７０１が設けられた図１９〜図２１の構造を採用することが好ましい。
図２５（Ｃ）の構造を採用する場合、導電層９１１に設けられる開口部の配置は、実施の形態１８（特に、図２２〜図２４等）の構造を採用することができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物）を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
また、Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、Ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
さらに、Ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
酸化物半導体の一つであるＩｎ−Ｓｎ−Ｚｎ系酸化物を用いたトランジスタの特性を以下に示す。
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１（原子比）のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
次に、酸化物半導体層を島状になるようにエッチング加工した。
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
以上のようにしてトランジスタを有する半導体装置を形成した。
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
（サンプルＡ〜Ｃのトランジスタの特性）
図２６（Ａ）にサンプルＡのトランジスタの初期特性を示す。
図２６（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
図２６（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
また、図２６（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、Ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇｓを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇｓを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
図２７（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２７（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
図２８（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２８（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２７（Ａ）及び図２８（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
特に、図２７（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができた。
図２９はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
なお、図２９ではチャネル幅１μｍあたりのオフ電流量を図示している。
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流となることは明らかである。
１０ トランジスタ
２０ トランジスタ
３０ 容量素子
４０ 表示素子
５０ トランジスタ
６０ 定電流源
７０ 容量素子
８１ ダイオード
８２ ダイオード
９０ 容量素子
１０１ 基板
１０２ 絶縁層
２０１ 半導体層
２０２ 半導体層
３００ 絶縁層
４０１ 導電層
４０２ 導電層
４１１ 導電層
４１２ 導電層
４１３ 導電層
４１４ 導電層
５００ 絶縁層
５５０ 絶縁層
６０１ 半導体層
６０２ 半導体層
７０１ 導電層
７０２ 導電層
７０３ 導電層
７０４ 導電層
７１１ 導電層
７１２ 導電層
７１３ 導電層
７１４ 導電層
８００ 絶縁層
９０１ 導電層
９０２ 導電層
９１１ 導電層
９１２ 導電層
９５０ 絶縁層
９６０ 導電層
９６１ 導電層
９６２ 導電層
９６３ 導電層
９７０ 絶縁層
１００１ 導電層
１００２ ＥＬ層
１００３ 導電層
１００４ 導電層
１００５ 液晶層
１００６ 導電層
１００７ 基板
８０００ 破線
８００１ 破線
９００１ コンタクトホール
９００２ 開口部
９００３ 開口部

Claims (1)

  1. トランジスタと、容量素子と、を有し、
    前記トランジスタのソース電極又はドレイン電極の一方と、前記容量素子の一方の電極と、を兼ねる共通電極を有し、
    前記共通電極の上方に、前記容量素子の他方の電極が配置されており、
    前記トランジスタのゲートと前記共通電極とは、前記容量素子の他方の電極の上方に設けられた配線を用いて電気的に接続され、
    前記配線と前記共通電極とは、前記容量素子の他方の電極に設けられた開口部を介して電気的に接続され、
    前記配線と前記共通電極とが電気的に接続される領域は、前記トランジスタのチャネル形成領域を有する半導体層と重なる領域を有することを特徴とする半導体装置。
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