JP6055202B2 - 半導体装置 - Google Patents

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Description

技術分野はメモリを有する半導体装置に関する。
特許文献１にはＳＲＡＭ、ＤＲＡＭ等のメモリを有する半導体装置が開示されている。
特開２００５−１９６９４９号公報
高速なデータ処理時に用いるメモリとして揮発性メモリ（例えば、ＳＲＡＭ、ＤＲＡＭ等）が適している。
しかしながら、揮発性メモリは電源停止が生じた場合にデータの内容が消失するメモリである。
例えば、ＳＲＡＭは電荷蓄積素子（容量素子等）を有していないため、電源停止が生じた瞬間にデータが消失する。
また、ＤＲＡＭは電荷蓄積素子の一つである容量素子を有しているが、一般的なＤＲＡＭに用いられているシリコンを用いたトランジスタはソースとドレインとの間のリーク量が多いため、容量素子に蓄積された電荷が極めて短時間で消失してしまう。
即ち、ＤＲＡＭであってもデータ内容が極めて短時間で消失してしまう。
そのため、瞬断、瞬時電圧低下等の極めて短時間の電源停止又は電源電圧低下の場合でさえ、揮発性メモリ内のデータが消失してしまう場合があった。
そこで、高速データ処理のために揮発性メモリを用いた場合であっても、データの保持時間を延ばすことができる構成を以下に開示する。
揮発性メモリの出力部を、容量素子及び酸化物半導体を用いたトランジスタを有するメモリに電気的に接続する。
酸化物半導体はシリコンよりもバンドギャップが極めて広い。
そして、トランジスタに用いる半導体のバンドギャップが広いほど、トランジスタのオフ電流が小さくなる。
したがって、チャネル形成領域に酸化物半導体を用いたトランジスタは、シリコンを含有する半導体を用いたトランジスタと比較して、ソースとドレインと間のリーク量（トランジスタのオフ電流）が極めて少ない。
即ち、容量素子及び酸化物半導体を用いたトランジスタを有するメモリは、シリコンを含有する半導体を用いた揮発性メモリと比較して、電荷の蓄積時間（データの保持時間）が極めて長い。
したがって、容量素子及び酸化物半導体を用いたトランジスタを有するメモリに揮発性メモリのデータ内容をバックアップしておくことによって、データの保持時間を長くすることができる。
また、電源停止が生じると揮発性メモリの出力が不安定になり、揮発性メモリの出力部が不定電位（不定電圧）となる場合がある。
この場合、再起動動作時にバックアップされたデータと不定電位（不定電圧）とが衝突してデータ消失が生じる場合がある。
そこで、出力端子と揮発性メモリの出力部との間にスイッチ（データ衝突防止スイッチ）を設けることによって、揮発性メモリの出力部に生じた不定電位（不定電圧）によるデータ消失が生じることを防止することができる。
なお、揮発性メモリとしてはどのようなものを用いても良いが、シリコンを含有する半導体を用いたトランジスタと、酸化物半導体を用いたトランジスタと、は同一基板に一体形成することが可能であるため、揮発性メモリとしてシリコンを含有する半導体を用いたトランジスタを用いることが好ましい。
つまり、第１及び第２の入力端子と、出力端子と、揮発性メモリと、トランジスタと、容量素子と、を有するメモリセルを有し、前記揮発性メモリの入力部は、前記第１の入力端子に電気的に接続され、前記揮発性メモリの出力部は、前記出力端子に電気的に接続され、前記トランジスタのゲートは、前記第２の入力端子に電気的に接続され、前記トランジスタのソース又はドレインの一方は、前記出力端子に電気的に接続され、前記トランジスタのソース又はドレインの他方は、前記容量素子に電気的に接続され、前記トランジスタの半導体層の材料として、酸化物半導体が用いられていることを特徴とする半導体装置を提供することができる。
また、第１及び第２の入力端子と、出力端子と、揮発性メモリと、トランジスタと、容量素子と、データ衝突防止スイッチと、を有するメモリセルを有し、前記揮発性メモリの入力部は、前記第１の入力端子に電気的に接続され、前記揮発性メモリの出力部は、前記データ衝突防止スイッチの一方の端子と電気的に接続され、前記データ衝突防止スイッチの他方の端子は、前記出力端子に電気的に接続され、前記トランジスタのゲートは、前記第２の入力端子に電気的に接続され、前記トランジスタのソース又はドレインの一方は、前記出力端子に電気的に接続され、前記トランジスタのソース又はドレインの他方は、前記容量素子に電気的に接続され、前記トランジスタの半導体層の材料として、酸化物半導体が用いられていることを特徴とする半導体装置を提供することができる。
また、前記データ衝突防止スイッチの半導体層として、酸化物半導体層が用いられ、前記トランジスタの半導体層と前記データ衝突防止スイッチの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
また、複数のパイプライン回路を有し、前記メモリセルは、前記複数のパイプライン回路が有する各工程間に少なくとも一つ以上配置されていることを特徴とする半導体装置を提供することができる。
なお、本明細書では、直接接続されている状態、若しくは、回路動作に影響のない素子を介して接続されている状態を「電気的に接続」されていると呼んでいる。
回路動作に影響のない素子とは、入力が信号の場合は信号の内容を変えずに出力する素子であり、入力が電圧の場合は電圧の極性を変えずに出力する素子であり、具体的には、抵抗素子、スイッチ、ダイオード等である。スイッチとしては例えばトランジスタ等がある。なお、入力が電圧の場合は容量素子等も含まれる。
容量素子及び酸化物半導体を用いたトランジスタを有するメモリに揮発性メモリのデータ内容をバックアップしておくことによって、データの保持時間を長くすることができる。
出力端子と揮発性メモリの出力部との間にスイッチを設けることによって、揮発性メモリの出力部に生じた不定電位（不定電圧）によるデータ消失が生じることを防止することができる。
半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 実施例１におけるサンプルの初期特性。 実施例１におけるサンプルのプラスＢＴ試験結果。 実施例１におけるサンプルのマイナスＢＴ試験結果。 オフ電流と測定時の基板温度の関係。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。
実施の形態について、図面を用いて詳細に説明する。
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
（実施の形態１）
図１は、入力端子ＩＮ、出力端子ＯＵＴ、メモリ１０、及びメモリ２０を有するメモリセルを備えた半導体装置の一例である。
入力端子ＩＮにはメモリ１０の入力部が電気的に接続されている。
出力端子ＯＵＴにはメモリ１０の出力部及びメモリ２０の入出力部が電気的に接続されている。なお、メモリ２０において入力部と出力部とは共通の端子であり、当該共通の端子を入出力部と呼んでいる。
メモリ２０の一の端子には入力端子ＩＮＡが電気的に接続されているとともに、及びメモリ２０の他の端子は低電源電圧Ｖｓｓ用の電源に電気的に接続されている。
なお、メモリ２０の他の端子を電源電圧Ｖｄｄ用の電源に電気的に接続しても良い。
入力端子ＩＮには、入力信号（入力電圧）ＩＮが入力される。
出力端子ＯＵＴからは、出力信号（出力電圧）ＯＵＴが出力される。
入力端子ＩＮＡには、入力信号（入力電圧）ＩＮＡが入力される。
なお、低電源電圧Ｖｓｓは電源電圧Ｖｄｄよりも低い電圧である。
低電源電圧Ｖｓｓには接地電位ＧＮＤが含まれるが、基準電位が接地電位ＧＮＤとならない場合がある。
メモリ１０は揮発性メモリである。
揮発性メモリはどのようなものを用いても良いが、例えば、電荷蓄積型メモリ、帰還ループメモリ等を用いることができる。
揮発性メモリに用いるトランジスタは、酸化物半導体を用いたトランジスタと一体形成が可能であるシリコンを含有する半導体を用いると好ましい。
メモリ２０は、少なくとも容量素子及び酸化物半導体を用いたトランジスタを有するメモリである。
そして、容量素子及び酸化物半導体を用いたトランジスタを有するメモリ２０に、揮発性メモリであるメモリ１０のデータ内容をバックアップしておくことによって、データの保持時間を長くすることができる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態２）
メモリ１０及びメモリ２０の一例について説明する。
図２、図３は、図１のメモリ１０及びメモリ２０を具体的に示した図である。
メモリ１０として、例えば、図２に示すように、トランジスタ１１と容量素子１２を備えたメモリを採用することができる。
トランジスタ１１のゲートには選択端子ＳＥＬが電気的に接続されている。
選択端子ＳＥＬには、選択信号（選択電圧）ＳＥＬが入力される。
トランジスタ１１のソース又はドレインの一方には入力端子ＩＮが電気的に接続されている。
トランジスタ１１のソース又はドレインの他方には出力端子ＯＵＴ及び容量素子１２が電気的に接続されている。
容量素子１２の一方の電極はトランジスタ１１のソース又はドレインの他方に電気的に接続されている。
容量素子１２の他方の電極は低電源電圧Ｖｓｓ用の電源に電気的に接続される。
容量素子１２の他方の電極は電源電圧Ｖｄｄ用の電源に電気的に接続しても良い。
なお、メモリ１０は図２の構成に限定されない。
即ち、図２のメモリ１０はスイッチ（トランジスタ）と容量素子を用いて、容量素子に電荷を記憶する電荷蓄積型メモリであるともいえる。
よって、例えば、図２のメモリ１０において、トランジスタの代わりに、アナログスイッチ、ＭＥＭＳスイッチ等の他のスイッチを用いて電荷蓄積型メモリを形成しても良い。
なお、電荷蓄積型メモリにおいて、スイッチ及び容量を必要に応じて複数設けても良い。
また、メモリ１０として、例えば、図３に示すように、インバータ１３及びインバータ１４を備えたメモリを採用することができる。
インバータ１３の入力端子は、入力端子ＩＮ及びインバータ１４の出力端子に電気的に接続されている。
インバータ１３の出力端子は、出力端子ＯＵＴ及びインバータ１４の入力端子に電気的に接続されている。
なお、メモリ１０は図３の構成に限定されない。
即ち、図３のメモリ１０は２つのインバータを用いて帰還ループを形成することによってデータを保持する帰還ループメモリであるともいえる。
よって、例えば、図３のメモリ１０として、インバータの代わりに、バッファ、ＮＡＮＤ回路、ＮＯＲ回路等を用いて帰還ループメモリを形成しても良い。
また、メモリ１０として、インバータ、バッファ、ＮＡＮＤ回路、ＮＯＲ回路等のうち異なる２つの素子を有する帰還ループメモリを形成しても良い。
また、３つ以上の素子を用いて帰還ループメモリを形成しても良い。
メモリ２０として、例えば、図２及び図３に示すように、トランジスタ２１と容量素子２２を備えたメモリを採用することができる。
トランジスタ２１のゲートには入力端子ＩＮＡが電気的に接続されている。
トランジスタ２１のソース又はドレインの一方には出力端子ＯＵＴが電気的に接続されている。
トランジスタ２１のソース又はドレインの他方には容量素子２２が電気的に接続されている。
容量素子２２の一方の電極はトランジスタ２１のソース又はドレインの他方に電気的に接続されている。
容量素子２２の他方の電極は低電源電圧Ｖｓｓ用の電源に電気的に接続される。
容量素子２２の他方の電極は電源電圧Ｖｄｄ用の電源に電気的に接続しても良い。
ここで、トランジスタ２１として酸化物半導体を用いたトランジスタを用いることにより、揮発性メモリであるメモリ１０と比較してメモリ２０の保持時間を延ばすことができる。
即ち、酸化物半導体のバンドギャップが大きいことに起因して、酸化物半導体を用いたトランジスタのリーク量（オフ電流）が極めて少ないため、電源が停止しても容量素子２２の電荷が消失しにくい。
よって、トランジスタ２１として酸化物半導体を用いたトランジスタを用いて、揮発性メモリであるメモリ１０のデータをバックアップすることによって、データの処理速度を維持したままメモリの保持時間を延ばすことができる。
なお、トランジスタ２１は酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の横にＯＳという符号を付している。
また、本実施の形態ではトランジスタ１１、トランジスタ２１がｎチャネル型トランジスタの例を示しているが、必要に応じてｐチャネル型トランジスタを用いても良い。
図２、図３の動作について説明する。
まず、データ処理動作を行う場合は、入力端子ＩＮからメモリ１０へ記憶するデータを入力する。
メモリ１０へ記憶するデータを入力されると、メモリ１０にデータが記憶されるとともに、メモリ１０から出力端子ＯＵＴへ記憶されたデータが出力される。
このとき、入力端子ＩＮＡからトランジスタ２１をオンさせるための信号（電圧）を入力することによって、データ処理動作時はトランジスタ２１をオン状態にしておく。
トランジスタ２１をオン状態であるので、メモリ１０に記憶されたデータ（電荷）がメモリ２０の容量素子２２にバックアップされる。
次に、電源停止時（若しくは電源電圧低下時）の停止動作について説明する。
電源電圧の大きさは電源モニターを用いてモニタリングされている。
そして、電源電圧が低下してくると、電源モニターはトランジスタ２１をオフ状態にするための信号を出力する。
すると、トランジスタ２１がオフ状態になり、容量素子２２には電源電圧が低下しはじめたときのデータ（電荷）が記憶される。
そして、電源電圧が復帰したときの再起動動作時には、トランジスタ２１が再びオン状態に戻るので、電源電圧が低下したときのデータを用いて処理を再開することができる。
ところで、電源電圧が低下し始めると揮発性メモリであるメモリ１０の出力が不安定になってしまい、メモリ１０の出力部が不定電位（不定電圧）になる。
そして、不定電位（不定電圧）の極性と容量素子２２にバックアップされた電位の極性とが異なると、再起動動作時においてデータ衝突が生じて、容量素子２２にバックアップされたデータが消失してしまう場合がある。
そのため、再起動動作時におけるデータ衝突を防止するため、メモリ２０の容量値Ｃ２０を、出力端子ＯＵＴの容量値ＣＯＵＴとメモリ１０の容量値Ｃ１０の和よりも十分に大きくしておくことが好ましい。つまり、Ｃ２０＞＞ＣＯＵＴ＋Ｃ１０とする。
ここで、Ｃ２０は、容量素子２２の容量値である。
また、ＣＯＵＴは、例えば、出力端子ＯＵＴとメモリ１０及びメモリ２０とを接続する配線に起因する寄生容量の容量値である。
また、Ｃ１０は、例えば、図２の場合は容量素子１２の容量値であり、図３の場合はインバータ１４に用いられるトランジスタのゲート容量（チャネル容量）である。
そして、Ｃ２０はＣＯＵＴ＋Ｃ１０の容量の１．５倍以上であることが好ましい。なお、データ衝突の防止を確実にするためには容量がより大きい方がよいため、２倍以上が好ましく、より好ましくは５倍以上、さらに好ましくは１０倍以上が良い。しかし、容量を大きくしすぎるとメモリ２０の面積が大きくなってしまうため、１．５倍以上２倍以下が好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態３）
実施の形態２で説明したように、再起動動作時におけるデータ衝突を防止するため、Ｃ２０はＣＯＵＴ＋Ｃ１０よりも十分に大きくしておくことが好ましい。
しかしながら、Ｃ２０を増やすために容量素子２２の面積を数倍以上に大きくする必要があるため、半導体装置においてメモリ２０の占める面積が大きくなってしまうという問題がある。
そこで、上記問題を解決するための構成を図４〜図６を用いて説明する。
図４〜図６の構成により、Ｃ１０を無視することができるので、容量素子２２の面積が大きくなることを抑制することができる。但し、この場合においては、Ｃ２０＞＞ＣＯＵＴとすると好ましい。
そして、Ｃ２０はＣＯＵＴの容量の１．５倍以上であることが好ましい。なお、データ衝突の防止を確実にするためには容量がより大きい方がよいため、２倍以上が好ましく、より好ましくは５倍以上、さらに好ましくは１０倍以上が良い。しかし、容量を大きくしすぎるとメモリの面積が大きくなってしまうため、１．５倍以上２倍以下が好ましい。
図４〜図６はそれぞれ、図１〜図３にスイッチ３０及び遅延回路４０を追加した回路である。
スイッチ３０はデータ衝突防止スイッチであり、再起動動作時のデータ衝突を防止する機能を有する。
なお、図４〜図６においてスイッチ３０はトランジスタを用いているが、スイッチ３０はトランジスタに限定されない。
図４〜図６において、スイッチ３０に用いられるトランジスタのゲートは遅延回路４０の出力端子に電気的に接続されている。
図４〜図６において、スイッチ３０に用いられるトランジスタのソース又はドレインの一方（スイッチの一方の端子）はメモリ１０の出力部に電気的に接続されている。
図４〜図６において、スイッチ３０に用いられるトランジスタのソース又はドレインの他方（スイッチの他方の端子）はメモリ２０の入出力部に電気的に接続されている。
図４〜図６の動作について説明する。
データ処理動作時はスイッチ３０をオンにしておくこと以外は図１〜図３の動作と同様である。
停止動作時はスイッチ３０をオフ状態におくこと以外は図１〜図３の動作と同様である。
再起動動作時はスイッチ３０をオフ状態にしておいた状態で、トランジスタ２１をオン状態にしてメモリ２０から出力端子ＯＵＴにバックアップしておいたデータを出力する。
そして、装置全体の動作（特にメモリ１０の出力部の電位（電圧））が安定した後に、スイッチ３０をオン状態にしてデータ処理を続行する。
つまり、トランジスタ２１、スイッチ３０の順番で時間差をつけてオン状態としていく。
特に、トランジスタ２１には入力端子ＩＮＡから信号（電圧）を入力し、スイッチ３０には遅延回路４０を介して入力端子ＩＮＡから信号（電圧）を入力すれば、シンプルな構成によりオン状態とする順番を決定できるので好ましい。
但し、トランジスタ２１、スイッチ３０の順番で時間差をつけてオン状態すれば良いので、遅延回路４０を設けずに他の回路構成によりトランジスタ２１、スイッチ３０の順番で時間差をつけてオン状態とする動作を行っても良い。
また、トランジスタ２１がオン状態になってからスイッチ３０がオン状態になるまでの時間は、装置全体の動作が安定する時間を考慮して設計により遅延時間を適宜調節すれば良い。
なお、本実施の形態ではスイッチ３０としてｎチャネル型トランジスタを用いているが、ｐチャネル型トランジスタを用いても良い。
スイッチ３０としてアナログスイッチ、ＭＥＭＳスイッチ等を用いても良い。
スイッチ３０としてトランジスタを用いる場合は、スイッチ３０のトランジスタの極性とトランジスタ２１の極性とを同じにすると好ましい。
スイッチ３０としてトランジスタを用いる場合は、スイッチ３０のトランジスタの極性とトランジスタ２１の極性とを異なるものとする場合は、遅延回路４０にインバータ等の信号（電圧）の極性を反転させる素子を組み込むと好ましい。
スイッチ３０はデータ衝突を防止するためのものであるため、リーク量の極めて少ない酸化物半導体を用いたトランジスタを用いると、データ衝突を確実に防止できるので好ましい。
さらに、スイッチ３０として酸化物半導体を用いたトランジスタを用いた場合、スイッチ３０の半導体層とトランジスタ２１の半導体層を共有（一体形成）することにより、回路の面積を縮小できるので好ましい。
遅延回路４０としては、例えば図５、図６に示すようにバッファ回路を複数個直列接続した構成等を採用できるがこれに限定されない。
なお、図５、図６に示す遅延回路の構成は、非常にシンプルな構成であるため、素子数を少なくすることができ好ましい。素子数を少なくするためには、図５、図６のようにバッファ回路を２つ直列接続した構成が好ましい。素子数の増加を気にしないのであれば、バッファ回路を３つ以上直列接続しても良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態４）
図７（Ａ）のように容量素子２２をＭＯＳキャパシタ２３としても良い。
ＭＯＳキャパシタ２３を用いる場合、ＭＯＳキャパシタ２３に用いる半導体をシリコンを含有する半導体とすることが好ましい。
そして、ＭＯＳキャパシタ２３上にトランジスタ２１を配置し、且つ、トランジスタ２１の半導体層とＭＯＳキャパシタ２３のゲート電極とを重ねることによって、トランジスタ２１の半導体層とＭＯＳキャパシタ２３のゲート電極とを配線を介さずに電気的に接続することができ、回路の面積を縮小できるようになる。
また、図７（Ａ）において、容量素子２２を追加することによって、容量を増加させると好ましい。つまり、図７（Ｂ）の構成とすることが好ましい。
特に、容量素子２２、トランジスタ２１の半導体層、及びＭＯＳキャパシタ２３のゲート電極が重なるように配置すれば、回路の面積を大幅に増加させることなく容量を増加させることができるので好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、半導体材料について説明する。
シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等がある。
なお、高速データ処理を行うためにシリコンを含有する半導体は結晶性を有しているとより好ましい。
結晶性を有する半導体として、例えば、微結晶半導体、多結晶半導体、単結晶半導体等があるが、高速データ処理を行うためには単結晶半導体が最も好ましいといえる。
結晶性を有する半導体は、単結晶、多結晶、微結晶等のように結晶性を有していればどのようなものでも良いが、トランジスタの高速動作のためには移動度の高い単結晶が最も好ましい。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態６）
図１〜図６において、メモリ２０として書き換え可能な不揮発性メモリを用いても良い。
不揮発性メモリは電源が供給されていなくても電荷を保持し続けるメモリであるので、揮発性メモリのデータのバックアップが可能になる。
不揮発性メモリとして、ＥＥＰＲＯＭ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、ＦｅＲＡＭ等を用いることができるがこれらに限定されない。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態７）
一般的にはＣＰＵにおいてパイプライン処理の各工程のデータは各工程間に設けられたレジスタ等の揮発性メモリに記憶されていたため、パイプライン処理中に電源が停止した場合、揮発性メモリのデータは失われてしまい、パイプライン処理を最初からやり直す必要があった。
そこで、実施の形態１〜６に記載の発明を用いて、パイプライン処理の各工程のデータを全てバックアップすることによって、パイプライン処理を途中から再開できるようになる。
図８は、ＣＰＵ５０、電源回路６０、電源モニター７０を有する半導体装置である。
ＣＰＵ５０において、パイプライン回路５１（ＰＬ１〜ｎ）を有する。
パイプライン回路では、工程ＩＦ（フェッチ）、工程ＩＤ（デコード）、工程ＥＸ（実行）、工程ＭＥ（メモリアクセス）、工程ＷＢ（ライトバック）等の各工程が行われる回路を有する。
各工程の処理終了後、実施の形態１〜６に記載の発明を用いたメモリにデータが格納される。
ここで、電源回路６０は電源電圧を整えて、ＣＰＵ５０及び電源モニター７０に電圧を供給している。
また、電源モニター７０として、例えば、図８（Ｂ）のような回路を適用することができるが限定されない。
図８（Ｂ）の電源モニターは、比較回路７１、抵抗素子７２、抵抗素子７３を有する。
比較回路７１には差動増幅器等が用いられ、図１〜図６のメモリ２０に電荷蓄積を行うための信号（トランジスタ２１をオフ状態にするための信号）を出力する。
比較回路７１の一方の入力端子は、抵抗素子７２の一方の端子及び抵抗素子７３の一方の端子に電気的に接続されている。
比較回路７１の他方の入力端子は、入力端子ＩＮＢに電気的に接続されている。
比較回路７１の出力端子は、出力端子ＯＵＴＢに電気的に接続されている。
抵抗素子７２の他方の端子は電源電圧Ｖｄｄ用の電源に電気的に接続されている。
抵抗素子７３の他方の端子は低電源電圧Ｖｓｓ用の電源に電気的に接続されている。
そして、抵抗素子７２の抵抗値と抵抗素子７３の抵抗値との比を調節することで、電源電圧の電圧低下量に応じて、図１〜図６のメモリ２０に電荷蓄積を行うための信号（トランジスタ２１をオフ状態にするための信号）を出力することができる。
例えば、電源電圧Ｖｄｄが３０％以上低下したときに図１〜図６のメモリ２０に電荷蓄積を行うための信号（トランジスタ２１をオフ状態にするための信号）を出力する場合は、抵抗素子７２の抵抗値と抵抗素子７３の抵抗値との比が３：７となるように設定しておけば良い。
以上のように、パイプライン工程の各工程間に配置されるメモリセルに、実施の形態１〜６のメモリセルを適用することによって、パイプライン処理の各工程のデータを全てバックアップできるので、パイプライン処理を途中から再開できるようになる。
具体的には、複数のパイプライン回路の各出力（出力のそれぞれ）にメモリセルを配置すれば良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態８）
図２のメモリを有する半導体装置の一例を図９（Ａ）に示す。
また、図２においてメモリ２０を図７（Ａ）に示すメモリ２０に置換したメモリを有する半導体装置の一例を図９（Ｂ）に示す。
また、図２においてメモリ２０を図７（Ｂ）に示すメモリ２０に置換したメモリを有する半導体装置の一例を図９（Ｃ）に示す。
図５のメモリを有する半導体装置の一例を図１０（Ａ）に示す。
また、図５においてメモリ２０を図７（Ａ）に示すメモリ２０に置換したメモリを有する半導体装置の一例を図１０（Ｂ）に示す。
また、図５においてメモリ２０を図７（Ｂ）に示すメモリ２０に置換したメモリを有する半導体装置の一例を図１０（Ｃ）に示す。
なお、図９及び図１０において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
＜図９（Ａ）及び図２＞
図９（Ａ）において、基板１０１上には、絶縁層１０２と、絶縁層１０２上の半導体層２０１と、半導体層２０１上の絶縁層３００と、絶縁層３００上のゲート電極４０１と、が設けられている。
絶縁層３００はゲート絶縁層である。
そして、半導体層２０１、絶縁層３００、及びゲート電極４０１がそれぞれ、図２のトランジスタ１１の半導体層、ゲート絶縁層、ゲート電極に対応する。
絶縁層３００には、半導体層２０１に達する開口部が形成されている。
また、ゲート電極４０１と同一工程で形成（同一材料で形成、同じ出発膜から形成）された接続電極４１１、接続電極４１２、接続電極４２１が形成されている。
接続電極４１１及び接続電極４１２は開口部において露出する半導体層２０１上に設けられている。
接続電極４２１は絶縁層３００上に設けられている。
なお、ゲート電極の側面及び接続電極の側面には半導体層にＬＤＤ領域を形成するためのサイドウォールを設けているが、サイドウォールを形成しなくても良い。
ゲート電極及び接続電極の間には絶縁層５００が埋め込まれている。
絶縁層５００の埋め込み構造は、全面に絶縁層を形成した後、全面に形成した絶縁層をエッチバック又は研磨（機械研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等）することにより形成することができる。
絶縁層５００の埋め込み構造を採用することによって、コンタクトホールを形成することなく、ゲート電極の上面（表面）及び接続電極の上面（表面）を露出することができるので、マスク数を削減することができる。
上記工程はゲートファーストプロセスの一例であるが、ゲートラストプロセスを採用しても良い。
ゲートラストプロセスを採用した場合は、ゲート電極及び接続電極が絶縁層５００の開口部に埋め込まれる構造となる。
絶縁層５００上及び接続電極４１１上に半導体層６０１が設けられている。
半導体層６０１は図２のトランジスタ２１の半導体層に対応する。
ゲート電極４０１と同一工程で接続電極４１１を形成し、且つ、接続電極４１１を２つの半導体層と重なる位置に配置することにより、別途配線を形成することなく、トランジスタ同士を電気的に接続することができる。
半導体層６０１上には電極７０１、電極７０２が設けられている。
絶縁層５００上及びゲート電極４０１上に配線７１１が設けられている。
絶縁層５００上及び接続電極４１２上に配線７１２が設けられている。
絶縁層５００上及び接続電極４２１上に配線７１３が設けられている。
電極７０１、電極７０２、配線７１１、配線７１２、及び配線７１３を同一工程で形成すると好ましい。
なお、図９において、電極７０２は出力端子ＯＵＴに電気的に接続されている電極である。
半導体層６０１上、電極７０１上、電極７０２上、配線７１１上、配線７１２上、及び配線７１３上には絶縁層８００が設けられている。
絶縁層８００はゲート絶縁層である。
絶縁層８００上において、半導体層６０１と重なるゲート電極９０１、電極７０１と重なる電極９１３、及び電極７０２と重なる電極９１４がそれぞれ設けられている。
半導体層６０１、絶縁層８００、ゲート電極９０１がそれぞれ、図２のトランジスタ２１の半導体層、ゲート絶縁層、ゲート電極に対応する。
電極７０１、絶縁層８００、及び電極９１３がそれぞれ、図２の容量素子２２の一方の電極、誘電体層、及び他方の電極に対応する。
電極７０２、絶縁層８００、及び電極９１４がそれぞれ、図２の容量素子１２の一方の電極、誘電体層、及び他方の電極に対応する。
また、電極９１３及び電極９１４は低電源電圧Ｖｓｓ用の電源に電気的に接続される。
以上のように、図２のトランジスタ２１の半導体層の一端と容量素子１２とを重ね、且つ、図２のトランジスタ２１の半導体層の他端と容量素子２２とを重ねることによって、メモリの面積を縮小することができる。
なお、電極７０１は、容量素子１２の電極と、トランジスタ２１のソース電極又はドレイン電極の一方と、を兼ねている。
また、電極７０２は、容量素子２２の電極と、トランジスタ２１のソース電極又はドレイン電極の他方と、を兼ねている。
また、ゲート電極９０１上、電極９１３上、及び電極９１４上に絶縁層９５０が設けられている。
絶縁層９５０上には、絶縁層９５０及び絶縁層８００に設けられたコンタクトホールを介して、配線７１３と電気的に接続する配線９６０が設けられている。
なお、接続電極４２１、配線７１３、配線９６０のような構造体の各層のいずれかを引き回すことにより、各素子（容量素子、トランジスタ等）を適宜接続することができる。
よって、接続電極４２１、配線７１３、配線９６０のような構造体を複数形成することが好ましい。
＜図９（Ｂ）及び図７（Ａ）＞
図９（Ｂ）は図９（Ａ）において電極９１３を設けず、且つ、半導体層２０２及びゲート電極４０２を設けた構成である。
図９（Ｂ）は、図２において図７（Ａ）を適用した場合に対応する。
そして、半導体層２０２、絶縁層３００、及びゲート電極４０２がそれぞれ図７（Ａ）のＭＯＳキャパシタ２３の半導体層、ゲート絶縁層、及びゲート電極に対応する。
なお、図９（Ｂ）において、半導体層２０２の長手方向は半導体層６０１の長手方向と交差している。
また、半導体層２０２は低電源電圧Ｖｓｓ用の電源に電気的に接続される。
さらに、ゲート電極４０２はゲート電極４０１と同一工程で形成されたものであり、且つ、半導体層２０２は半導体層２０１と同一工程で形成されたものであると好ましい。
そして、ゲート電極４０２は半導体層６０１と重なる位置に配置されている。
図９（Ｂ）のような構成とすることによっても、メモリの面積を縮小することができる。
＜図９（Ｃ）及び図７（Ｂ）＞
図９（Ｃ）は図９（Ｂ）に電極９１３を追加したものである。
図９（Ｃ）は、図２において図７（Ｂ）を適用した場合に対応する。
図９（Ｃ）では、図７（Ｂ）のトランジスタ２１の半導体層と、図７（Ｂ）の容量素子２２と、図７（Ｂ）のＭＯＳキャパシタ２３と、が重なる構成となるので、メモリの面積を大幅に増加させずに容量を増加させることができる。
なお、電極９１３及び半導体層２０２は低電源電圧Ｖｓｓ用の電源に電気的に接続される。
＜図１０（Ａ）〜（Ｃ）、図５、図７（Ａ）、及び図７（Ｂ）＞
図１０（Ａ）は図９（Ａ）において、ゲート電極９０２及び電極７０３を追加したものである。
図１０（Ｂ）は図９（Ｂ）において、ゲート電極９０２及び電極７０３を追加したものである。
図１０（Ｃ）は図９（Ｃ）において、ゲート電極９０２及び電極７０３を追加したものである。
図１０（Ａ）〜（Ｃ）は図５のようにスイッチ３０を追加した構成に対応する。
つまり、半導体層６０１、絶縁層８００、ゲート電極９０２はそれぞれ、図５のスイッチ３０の半導体層、ゲート絶縁層、ゲート電極に対応する。
そして、半導体層６０１、絶縁層８００、ゲート電極９０１はそれぞれ、図５のトランジスタ２１の半導体層、ゲート絶縁層、ゲート電極に対応する。
つまり、図１０では図５のトランジスタ２１の半導体層と図５のスイッチ３０の半導体層とを共有（一体形成）している。
図５のトランジスタ２１の半導体層と図５のスイッチ３０の半導体層とを共有（一体形成）することによって、スイッチ３０を設けた場合にメモリの面積が大きくなることを抑制している。
ゲート電極９０２はゲート電極９０１と同一工程で形成することが好ましい。
また、電極７０３は電極７０１と同一工程で形成することが好ましい。
なお、図１０において、電極７０３は出力端子ＯＵＴに電気的に接続されている電極である。
＜図１６、図１７、図１８＞
酸化物半導体である半導体層６０１は抵抗が高い場合がある。
酸化物半導体である半導体層６０１は抵抗が高すぎると、図９、図１０の構造とした場合に、接続電極４１１と電極７０２（若しくは、電極７０１とゲート電極４０２）との導通が半導体層６０１により阻害される場合がある。
接続電極４１１と電極７０２（若しくは、電極７０１とゲート電極４０２）との導通が半導体層６０１により阻害されると、容量素子に電荷を蓄積することが難しくなる。
そこで、図１６（Ａ）〜（Ｃ）のように電極７０２を半導体層６０１の外側に延在させ、外側に延在した電極７０２を下部に配置された接続電極４１１と接するように配置すれば、酸化物半導体である半導体層６０１は抵抗が高すぎる場合であっても確実に接続電極４１１と電極７０２とを導通することができる。
さらに、図１６（Ｂ）〜（Ｃ）のように、電極７０１を半導体層６０１の外側に延在させ、外側に延在した電極７０１を下部に配置されたゲート電極４０２と接するように配置すれば、酸化物半導体である半導体層６０１は抵抗が高すぎる場合であっても確実にゲート電極４０２と電極７０１とを導通することができる。
ここで、図１６のように半導体層６０１と下層の電極（接続電極４１１、ゲート電極４０２等）とが重ならないように配置するとメモリセルの面積が若干大きくなってしまう。
そこで、図１７（Ａ）〜（Ｃ）のように、半導体層６０１及び電極７０２の双方が接続電極４１１と重なるように配置すれば、図１６（Ａ）〜（Ｃ）と比較してメモリセルの面積を小さくすることができる。
さらに、図１７（Ｂ）〜（Ｃ）のように、半導体層６０１及び電極７０１の双方がゲート電極４０２と重なるように配置すれば、図１６（Ｂ）〜（Ｃ）と比較してメモリセルの面積を小さくすることができる。
また、図９において接続電極を形成することに代えて、図１８のように絶縁層５００及び絶縁層３００にコンタクトホールを形成することによって、上下の電極の電気的な接続を行っても良い。
なお、図１６（Ａ）〜（Ｃ）はそれぞれ図９（Ａ）〜（Ｃ）、図１〜図３に対応する。
また、図１７（Ａ）〜（Ｃ）はそれぞれ図９（Ａ）〜（Ｃ）、図１〜図３に対応する。
さらに、図１８（Ａ）〜（Ｃ）はそれぞれ図９（Ａ）〜（Ｃ）、図１〜図３に対応する。
そして、図１６〜図１８において、図１０のように電極７０３及びゲート電極９０２を追加すれば、図１０（Ａ）〜（Ｃ）、図４〜図６に対応する構成とすることができる。
つまり、図１６〜図１８は図１０と適宜組み合わせて実施することができる。
＜各層の材料＞
基板１０１、絶縁層１０２、半導体層２０１は、ＳＯＩ基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等を用いて形成することができる。具体的には、ＳＯＩ基板の半導体層をエッチング加工して島状にすれば基板１０１、絶縁層１０２、半導体層２０１を形成することができる。
または、基板１０１上に絶縁層１０２、半導体層２０１を順次形成することにより図９、図１０の構造体を形成しても良い。
基板１０１としては、シリコンウェハ、ガラス基板、石英基板、金属基板（ステンレス基板等）を用いることができるがこれらに限定されない。
なお、図９、図１０の構造体の代わりにシリコンウェハを用いてトランジスタを形成しても良い。
半導体層２０１、半導体層２０２はシリコンを含有する半導体を用いると好ましい。
半導体層６０１は酸化物半導体を用いると好ましい。
絶縁層は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。絶縁層は、単層構造でも積層構造でも良い。
電極（ゲート電極、接続電極等を含む）及び配線は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電体（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。電極（ゲート電極、接続電極等を含む）及び配線は、単層構造でも積層構造でも良い。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態９）
実施の形態８では、トップゲート型トランジスタの場合を示したが、ボトムゲート型トランジスタとしても良いし、フィン型トランジスタとしても良い。
実施の形態８で示した構造と異なるトップゲート型のトランジスタとしても良い。
即ち、トランジスタの構造はどのようなものでも適用可能である。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１０）
図３、図６のメモリ１０に用いられているインバータとして、ｐチャネル型トランジスタとｎチャネル型トランジスタとを用いたものが適用可能である。
そして、高速データ処理のためには、ｐチャネル型トランジスタとｎチャネル型トランジスタをシリコンを含有する半導体を用いて作製することが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態１１）
図２、図３、図５、図６のメモリ２０に用いられるトランジスタ２１はノーマリーオフ型であることが好ましい。
そして、データ処理時には、入力端子ＩＮＡにトランジスタ２１をオン状態にするための信号を供給する。
また、電源停止時（若しくは電源電圧低下時）には、電圧モニターの信号に応じて、入力端子ＩＮＡにトランジスタ２１をオフ状態にするための信号を供給する。
一方、トランジスタ２１がノーマリーオン型である場合は、トランジスタ２１がオフ状態となる電圧を供給するための内部電源８０を設けることにより、外部からの電源供給が停止してもトランジスタ２１をオフ状態に保持できる。
具体的には、電源停止時（若しくは電源電圧低下時）には、電源モニターの信号に応じて、図１１（Ａ）の入力端子ＩＮＡに内部電源８０からトランジスタ２１がオフ状態となる電圧を供給する。図１１（Ａ）は図２、図３、図５、図６からメモリ２０を抜き出して図示したものである。
内部電源８０として、例えば、電圧発生源及び電源回路を用いれば、トランジスタ２１をオフ状態に保持するための電圧を供給することができる。もちろん、内部電源８０はこれに限定されなく、トランジスタ２１をオフ状態に保持するための電圧を供給する機能を有するものであればどのようなものを用いても良い。
データ処理を行うこと、若しくは、全ての揮発性メモリの記憶を維持することを行うためには、外部から電源供給するなど、大きな電圧を供給する電圧発生源が必要になる。
一方、内部電源８０はトランジスタ２１をオフ状態に保持するための電圧を供給するだけである。
よって、内部電源８０に用いる電圧発生源は、電池など、小さな電圧を供給する電圧発生源で充分である。
つまり、図１１（Ａ）のようにトランジスタ２１をオフ状態に保持する用途で内部電源８０を用いることによって、データ処理を行うこと、若しくは、全ての揮発性メモリの記憶を維持することを行うための内部電源８０を設ける場合と比較して、内部電源８０の容量を小さくすることができ、装置の小型化が可能になる。
内部電源８０は複数のメモリセルに共通して設けると装置の小型化という観点からして好ましい。
また、図１１（Ｂ）のように、複数のトランジスタを直列接続した構成とすることが好ましい。
複数のトランジスタを直列接続するとは、複数のトランジスタのゲート同士を電気的に接続し、且つ、複数のトランジスタのチャネル形成領域が直列接続されるようにソース又はドレイン同士を電気的に接続することである。
複数のトランジスタを直列接続することによって、図１１（Ｂ）中のＬＭ間の抵抗値が格段に大きくなるので、トランジスタ２１がノーマリーオン型である場合でもリーク量を格段に減らすことができる。
したがって、メモリ２０の保持時間を延ばすことができる。
よって、トランジスタ２１がノーマリーオン型の場合、内部電源８０を設ける構成に代えて、複数のトランジスタを直列接続する構成を採用しても良い。
なお、内部電源８０を設ける構成（図１１（Ａ））及び複数のトランジスタを直列接続する構成（図１１（Ｂ））の双方を採用しても良い。
トランジスタ２１がノーマリーオン型である場合に図１１（Ａ）、（Ｂ）の構成を適用する場合を説明したが、トランジスタ２１がノーマリーオフ型である場合においても図１１（Ａ）、（Ｂ）の構成を適用しても良い。
トランジスタ２１がノーマリーオフ型である場合において、図１１（Ａ）、（Ｂ）の構成を適用すれば、電源停止時（若しくは電源電圧低下時）のリーク量をより下げることができるので好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を以下に示す。
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１（原子比）のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
次に、酸化物半導体層を島状になるようにエッチング加工した。
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
次に、１５ｎｍの厚さとなるように窒化タンタル膜を形成し、１３５ｎｍの厚さとなるようにタングステン膜を形成し、これらをエッチング加工してゲート電極を形成した。
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
以上のようにしてトランジスタを有する半導体装置を形成した。
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
（サンプルＡ〜Ｃのトランジスタの特性）
図１２（Ａ）にサンプルＡのトランジスタの初期特性を示す。
図１２（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
図１２（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
また、図１２（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇｓを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇｓを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
図１３（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１３（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
図１４（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１４（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１３（Ａ）及び図１４（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
特に、図１３（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができた。
図１５はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
なお、図１５ではチャネル幅１μｍあたりのオフ電流量を図示している。
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流となることは明らかである。
１０ メモリ
１１ トランジスタ
１２ 容量素子
１３ インバータ
１４ インバータ
２０ メモリ
２１ トランジスタ
２２ 容量素子
２３ ＭＯＳキャパシタ
３０ スイッチ
４０ 遅延回路
５０ ＣＰＵ
５１ パイプライン回路
６０ 電源回路
７０ 電源モニター
７１ 比較回路
７２ 抵抗素子
７３ 抵抗素子
１０１ 基板
１０２ 絶縁層
２０１ 半導体層
２０２ 半導体層
３００ 絶縁層
４０１ ゲート電極
４０２ ゲート電極
４１１ 接続電極
４１２ 接続電極
４２１ 接続電極
５００ 絶縁層
６０１ 半導体層
７０１ 電極
７０２ 電極
７０３ 電極
７１１ 配線
７１２ 配線
７１３ 配線
８００ 絶縁層
９０１ ゲート電極
９０２ ゲート電極
９１３ 電極
９１４ 電極
９５０ 絶縁層
９６０ 配線

Claims (3)

  1. 第１及び第２の入力端子と、出力端子と、揮発性メモリと、第１のトランジスタと、容量素子と、データ衝突防止スイッチと、を有するメモリセルを有し、
    前記揮発性メモリの入力部は、前記第１の入力端子に電気的に接続され、
    前記データ衝突防止スイッチは、第２のトランジスタであり、
    前記揮発性メモリの出力部は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記出力端子に電気的に接続され、
    前記第２のトランジスタのゲートは、遅延回路を介して前記第２の入力端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２の入力端子に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は、前記出力端子に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記容量素子に電気的に接続され、
    前記第１のトランジスタの半導体層として、酸化物半導体層が用いられていることを特徴とする半導体装置。
  2. 第１及び第２の入力端子と、出力端子と、揮発性メモリと、第１のトランジスタと、容量素子と、データ衝突防止スイッチと、を有するメモリセルを有し、
    前記揮発性メモリの入力部は、前記第１の入力端子に電気的に接続され、
    前記データ衝突防止スイッチは、第２のトランジスタであり、
    前記揮発性メモリの出力部は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記出力端子に電気的に接続され、
    前記第２のトランジスタのゲートは、遅延回路を介して前記第２の入力端子に電気的に接続され、
    前記第１のトランジスタのゲートは、前記第２の入力端子に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は、前記出力端子に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記容量素子に電気的に接続され、
    前記第１のトランジスタの半導体層として、酸化物半導体層が用いられ、
    前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、
    前記第１のトランジスタの半導体層と前記第２のトランジスタの半導体層とは共有されていることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    複数のパイプライン回路を有し、
    前記メモリセルは、前記複数のパイプライン回路が有する各工程間に少なくとも一つ以上配置されていることを特徴とする半導体装置。
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