JP6221603B2 - シリアル−パラレル変換回路、パラレル−シリアル変換回路、シリアライザ/デシリアライザおよび半導体装置 - Google Patents
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Description
図1は、SERDESマクロを有するLSIの構成例を示す図である。
TERM25は、入力部21の直前に設けられた差動信号INPおよびINNの終端部である。
図5の(A)の回路では、図5の(B)に示すように、MUX61が2セットの16ビットパラレルデータを続けて出力し、MUX62が2セットの16ビットパラレルデータを受けて4セットの8ビットパラレルデータとして順次出力する。また、MUX63は、コアロジック11からの16ビットパラレルデータ16IDを受けて、8ビットパラレルデータを順次出力する。そのため、MUX31でも、32ビットパラレルデータ32IDを受けてから対応する16ビットパラレルデータ16XDが出力されるまで、1.5nsの遅れ(レイテンシ)がある。
以下に説明する実施形態のSERDESマクロは、電力の集中を避けるよう改良し、上記の問題の発生を回避する。
上記の構成は、コアロジック11の出力回路(端子)とSER30の入力回路(端子)との間でも有効である。
変形例のSER30のMUX31Aは、MUX63を有さず、MUX61の代わりにMUX69を有することが、実施形態のMUX31と異なる。
MUX69は、MUX61と同様の構成を有するが、16ビット幅の時、コアロジック11からの16ビットパラレルデータ16IDを下位16ビットでラッチすることが異なる。MUX69は、32ビット幅の時には上記の実施形態と同様に動作し、16ビット幅の時には、FIFO(First-In-First-Out)として動作する。16ビット幅の時、MUX69の出力は、セレクタ68に出力される。
変形例のMUX31Aの動作タイムチャートは、図5の(B)と同じである。
また、変換段は4ビットから8ビット、8ビットから16ビット、16ビットから32ビットというようにビット数が1増加する変換段またはビット数が1減少する変換段に限定されず、2ビット以上変化する変換段でも、それらの組合せでもよい。
11 コアロジック
12、12L、12R SERDESマクロ
20、20A−20D デシリアライザ(DES)
22、51−54 DEMUX
30、30A−30D シリアライザ(SER)
31、61−67 MUX
Claims (5)
- Kビットの入力データをNビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(KおよびNは正の整数で、K<N)、
前記複数の変換段の最終段の出力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の出力選択回路を有し、前記複数の変換段の最終段の出力データと前記最終段より前の変換段の出力データの一方を選択して出力する出力回路と、を備え、
前記最終段より前の変換段の出力データが、前記出力回路の物理的に不連続な前記出力選択回路に入力することを特徴とするシリアル−パラレル変換回路。 - 前記出力回路の前記最終段より前の変換段の出力データが入力しない前記出力選択回路には、所定の固定値が入力することを特徴とする請求項1に記載のシリアル−パラレル変換回路。
- Nビットの入力データをKビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(NおよびKは正の整数で、N>K)、
前記複数の変換段の初段の入力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の入力選択回路を有し、入力データの一方を選択して前記複数の変換段の初段と前記初段より後の変換段に入力させる入力回路と、を備え、
前記初段より後の変換段への入力データが、前記入力回路の物理的に不連続な前記入力選択回路に入力することを特徴とするパラレル−シリアル変換回路。 - Kビットの入力データをNビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(KおよびNは正の整数で、K<N)、
前記複数の変換段の最終段の出力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の出力選択回路を有し、前記複数の変換段の最終段の出力データと前記最終段より前の変換段の出力データの一方を選択して出力する出力回路と、を備え、
前記最終段より前の変換段の出力データが、前記出力回路の物理的に不連続な前記出力選択回路に入力するシリアル−パラレル変換回路と、
Nビットの入力データをKビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(NおよびKは正の整数で、N>K)、
前記複数の変換段の初段の入力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の入力選択回路を有し、入力データの一方を選択して前記複数の変換段の初段と前記初段より後の変換段に入力させる入力回路と、を備え、
前記初段より後の変換段への入力データが、前記入力回路の物理的に不連続な前記入力選択回路に入力するパラレル−シリアル変換回路と、
を備えることを特徴とするシリアライザ/デシリアライザ。 - Kビットの入力データをNビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(KおよびNは正の整数で、K<N)、
前記複数の変換段の最終段の出力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の出力選択回路を有し、前記複数の変換段の最終段の出力データと前記最終段より前の変換段の出力データの一方を選択して出力する出力回路と、を備え、
前記最終段より前の変換段の出力データが、前記出力回路の物理的に不連続な前記出力選択回路に入力するシリアル−パラレル変換回路と、
Nビットの入力データをKビットのデータに変換する変換段を、前段の出力データが後段の入力データとなるように接続した複数の変換段と(NおよびKは正の整数で、N>K)、
前記複数の変換段の初段の入力データのビット数である所定ビット数Mに対応した個数の物理的に連続したM個の入力選択回路を有し、入力データの一方を選択して前記複数の変換段の初段と前記初段より後の変換段に入力させる入力回路と、を備え、
前記初段より後の変換段への入力データが、前記入力回路の物理的に不連続な前記入力選択回路に入力するパラレル−シリアル変換回路と、
前記シリアル−パラレル変換回路から出力されるパラレルデータを受けて処理を行い、パラレルデータを前記パラレル−シリアル変換回路に出力するコア回路と、
を備えることを特徴とする半導体装置。
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