JP6221375B2 - Ａｓｋ識別判定回路、受信デバイスおよびプロセッサ - Google Patents

Description

本発明は、多値変調されたアナログ信号を識別判定し、ディジタル信号に復調するＡＳＫ識別判定回路、受信デバイスおよびプロセッサに関する。

ＣＰＵ（プロセッサ）を有する情報処理機器は、ムーアの法則に沿う形で処理量が増加している。一方、ＣＰＵのパッケージのピン数は、サイズ制約があり大きく増加していない。このため、インターコネクトにおける１ピン当りのデータ通信量は増加している。このデータ通信量の増加にともない、ボーレート（Ｂａｕｄ Ｒａｔｅ）の高速化が図られているが、伝送路の高速信号に対する損失（ロス）の増加により、高速化には限界が近づいている。

このため、近年、１シンボルに複数のデータを重畳する多値変調が注目されている。多値変調は、信号（データ）を位相や振幅などを変調信号として送信し、受信側で通常のディジタル信号として取り出す。多値変調方式のうち強度を多値にしたものを振幅偏移変調（ＡＳＫ：Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）と呼ぶ。

例えば、４値のＡＳＫ信号は信号振幅が４つに分離されており、２ビットの信号を送受信できる。この４値のＡＳＫ信号では、信号振幅を３つの識別点により識別し、変調前の２値のディジタル信号に復調し出力する。この復調は、従来、アナログディジタルコンバータ（ＡＤＣ）などを用いておこなわれている。このようなＡＤＣには、複数の方式があるが、フラッシュ型のＡＤＣは高速動作可能である（例えば、下記特許文献１〜３参照。）。

図７は、従来のフラッシュ型のＡＤＣを示す説明図である。このＡＤＣ７００は、アナログ回路７０１と、ディジタル回路７０２を有する。アナログ回路７０１は、入力されるアナログ信号の信号振幅を識別するためのコンパレータ７１１を有し、アナログ信号の信号振幅の境界に識別点を設定する。ディジタル回路７０２は、コンパレータ７１１の出力を２ビットのディジタル信号に復調するデコーダの機能を有する。

ＡＤＣ７００のアナログ回路７０１は、識別点と同数の異なる基準電圧を設定し、識別点と同数のコンパレータ７１１に各基準電圧を入力する。４つの異なる振幅を有するアナログ信号の場合は、３個の識別点を設定した３つのコンパレータ７１１を用いて識別判定をおこなう。そして、入力信号を各コンパレータ７１１に入力し、信号が基準電圧を超えているかを複数のコンパレータ７１１で一括して判定する。信号が基準電圧を超えているコンパレータ７１１はアサートし、信号が基準電圧を下回っているコンパレータ７１１はディアサートする。

ディジタル回路（デコーダ）７０２は、アナログ回路７０１の上記３つのコンパレータ７１１の出力を２ビットのディジタル信号に復調する。このデコーダ７０２の入力段には、コンパレータ７１１の遅延量や配線長のばらつきに対応し、クロックに同期した信号にするためのフリップフロップ（ＦＦ）７１２を配置する。次に、ＦＦ７１２を元の情報に変換するための回路（例えば、３ｔｏ２プライオリティエンコーダ）７１３が配置される。この回路は優先度が違う３個の入力と、上位ビットと下位ビットに相当する２個の出力を持つ。前段のＦＦ７１２の出力で基準電圧の低いコンパレータ７１１に接続されたものから順に優先度の低いプライオリティエンコーダ７１３の入力に接続する。

プライオリティエンコーダ７１３の出力は再び、ＦＦ７１４で同期させた出力とする。これにより、４値のＡＳＫ信号を２ビットのデコードされた信号に復調することができ、ＦＦ７１２，７１４により、クロックタイミングに同期した出力を得る。

特開２００１−９４４２４号公報 特開２００６−２７０７２６号公報 特開平６−３２６６０９号公報

ＡＳＫ信号の復調には、送受信に複雑な回路が必要となり、レイテンシの観点からインターコネクトに用いることが難しかった。上記のＡＤＣ７００を用いてＡＳＫ信号を復調する場合のレイテンシは、コンパレータ７１１等のアナログ回路７０１のレイテンシと、デコーダを構成するディジタル回路７０２のレイテンシとに分けられる。レイテンシは、通信の要求があってから、実際にデータが受信部に到達するまでの時間である。

これまでの多値変調の適用領域である基幹系の通信や無線通信では通信帯域が重視されてきたが、インターコネクトの領域ではキャッシュのスヌープなどのため、レイテンシを重視するようになっており、レイテンシを低減する要求が高まっている。

ＡＳＫ信号の復調にＡＤＣ７００を用いた場合、図７のタイムチャートに示す如く、コンパレータ７１１の応答速度、回路配線などにより発生する遅延量のばらつき７２０を解消するために、ディジタル回路（デコーダ）７０２の入力段にＦＦ７１２を設けている。さらに、デコーダ７０２の遅延量のばらつき７２１を解消するために、ＦＦ７１４を設けている。このように、デコーダ７０２には、２段のＦＦ７１２，７１４を設ける必要があるため、信号の入力タイミングから２クロック以降にデータが出力され、レイテンシが増大した。例えば、ボーレートが２５ＧＨｚのインターコネクトでは４０ｐｓｅｃのレイテンシとなる。

上記構成において、レイテンシを低減させるために、デコーダ７０２の入力段のＦＦ７１２を取り除いた場合には、コンパレータ７１１の遅延量と、デコーダ７０２の遅延量が積算され、ＦＦ７１４のセットアップ時間違反が生じデータエラーが生じる。

一つの側面では、本発明は、ＡＳＫの多値信号からディジタル信号の復調を低レイテンシで実現することを目的とする。

一つの案では、予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路において、前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、を有し、前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、前記第１判定ブロックは、上位ビットの値を判定し、前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを要件とする。

一つの実施形態によれば、ＡＳＫの多値信号からディジタル信号の復調を低レイテンシで実現できる。

図１は、実施の形態にかかるＡＳＫ識別判定回路を示す機能別のブロック図である。 図２は、実施の形態にかかるＡＳＫ識別判定回路の一例を示す回路図である。 図３は、ＡＳＫ識別判定回路の動作を説明する説明図である。（その１） 図４は、ＡＳＫ識別判定回路の動作を説明する説明図である。（その２） 図５は、実施の形態のＡＳＫ識別判定回路のタイミングチャートである。 図６は、ＡＳＫ識別判定回路の適応例を示すブロック図である。 図７は、従来のフラッシュ型のＡＤＣを示す説明図である。

（実施の形態）
以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。図１は、実施の形態にかかるＡＳＫ識別判定回路を示す機能別のブロック図である。

ＡＳＫ識別判定回路１００には、伝送路１０４を介して入力信号１０５が入力される。この入力信号１０５は、例えば、多値変調のＡＳＫ信号である。４値のＡＳＫ信号の場合、送信器と受信器間では、例えば、信号の振幅が小さい順に、上位ビットおよび下位ビットの２ビットの組み合わせにより、“００”、“０１”、“１１”、“１０”の４パターンの割り当てを任意に定義して運用する。

このＡＳＫ識別判定回路１００は、上位ビット用ブロック１０１と、下位ビット用ブロック１０２と、出力バッファ１０３と、を含む。入力信号１０５は、上位ビット用ブロック１０１と、下位ビット用ブロック１０２に分岐入力される。上位ビット用ブロック１０１と、下位ビット用ブロック１０２は、アナログ回路であり、出力バッファ１０３はクロックに同期して動作するディジタル回路である。

上位ビット用ブロック１０１は、入力信号１０５の上位ビットを判定する上位ビット判定ブロック１１１を含む。下位ビット用ブロック１０２は、入力信号１０５の上位ビットを判定するものであり、上位ビット重畳ブロック１２１と、反転ブロック１２２と、下位ビット判定ブロック１２３と、を含む。出力バッファ１０３は、フリップフロップ（ＦＦ）からなり、上位ビット判定ブロック１１１から出力される判定後の上位ビットのデータと、下位ビット判定ブロック１２３から出力される判定後の下位ビットのデータ、をそれぞれ保持出力する。

このように、実施の形態のＡＳＫ識別判定回路１００は、１段のＦＦ１０３を用いて構成し、入力信号１０５を１クロック内で識別し、出力することにより、レイテンシを低減させる。

上位ビット用ブロック１０１の上位ビット判定ブロック１１１は、分岐された入力信号１０５が入力され、入力信号１０５の上位ビットを識別判定する。判定した上位ビットＭＳＢは、出力バッファ１０３と、反転ブロック１２２とに出力される。

入力信号１０５の振幅の大きい“１１”と“１０”の上位ビットはいずれも１であり、入力信号１０５の振幅が小さい（グラウンドレベル）“０１”と“００”の上位ビットはいずれも０である。このため、上位ビット判定ブロック１１１は、入力信号１０５のこれら“１０”と“０１”の振幅の中心に一つの識別点を設けて、入力信号１０５の上位ビットの値を識別判定し、ＭＳＢを得る。

下位ビット用ブロック１０２の上位ビット重畳ブロック１２１には、分岐された入力信号１０５が入力され、この入力信号１０５を重ね合わせて４レベルの信号波形を半分の２レベルの信号波形に変換し、反転ブロック１２２に出力する。

反転ブロック１２２には、上位ビット重畳ブロック１２１の出力（制御信号）と、上位ビット判定ブロック１１１の出力（入力信号）が入力される。この反転ブロック１２２は、上位ビット判定ブロック１１１の出力に基づき、上位ビット重畳ブロック１２１の出力を非反転または反転させて下位ビット判定ブロック１２３に出力する。

下位ビット判定ブロック１２３は、反転ブロック１２２の出力に基づき、下位ビットＬＳＢを判定し、判定結果を出力バッファ１０３に出力する。この下位ビット判定ブロック１２３は、上位ビット判定ブロック１１１と同様に、入力信号１０５の振幅の中心に一つの識別点を設けて、入力信号１０５の下位ビットの値を識別判定し、下位ビットＬＳＢを得る。

出力バッファ（ＦＦ）１０３は、上位ビット判定ブロック１１１から出力された上位ビットＭＳＢと、下位ビット判定ブロック１２３から出力された下位ビットＬＳＢをクロックに同期して出力する。

このように、ＡＳＫ識別判定回路１００は、入力される４値のＡＳＫ信号を復号して出力し、上位ビットＭＳＢと下位ビットＬＳＢを同期して出力することで、既存のＡＤＣと同等の入出力機能を実現する。

上記構成によれば、上位ビット判定ブロック１１１、および下位ビット判定ブロック１２３は、いずれも図１に示すように、識別点を入力信号１０５の振幅の中心に一つ設けるだけでこの中心から離れた上位ビットおよび下位ビットをいずれも安定して識別判定できる。例えば、あらかじめ入力信号１０５の振幅を測定して、識別点を振幅の中央に設定することができる。

これにより、多値の入力信号１０５であっても、既存のＡＤＣの如く複数の識別点（例えば、３つの識別点）を設ける必要がなく、識別点のレベル設定を容易におこなうことができ、また、安定して識別判定できる。

（ＡＳＫ識別判定回路の回路構成例）
図２は、実施の形態にかかるＡＳＫ識別判定回路の一例を示す回路図である。図１に示した機能をアナログ回路で構成した構成例を示す。

以下に説明するように、ＡＳＫ識別判定回路１００は、出力バッファ１０３として上位ビット用のＦＦ１０３ａと、下位ビット用のＦＦ１０３ｂを用いる。ＦＦ１０３（１０３ａ，１０３ｂ）以外の機能は、高速なアナログ回路で構成され、クロックに同期した動作をおこなわない。これにより、入力から１クロックで出力のＦＦ１０３（１０３ａ，１０３ｂ）まで信号が伝達され、１クロックのタイミングで識別出力を得ることが可能となる。

図２に示すように、上位ビット判定ブロック１１１には、リミッティングアンプやコンパレータ等の比較器２０１を用いる。リミッティングアンプは、中央の識別点を超えた入力信号１０５を所定の電圧で出力する。コンパレータの場合、入力端子には、入力信号１０５の他に、識別点用の基準電圧を入力させる。基準電圧の値は、入力信号１０５の振幅の中心となる電圧値を外部入力させる。このほかに、ピーク検出回路（Ｐｅａｋ Ｄｅｔｅｃｔｏｒ）等により検出した信号振幅に基づいて設定してもよい。

比較器２０１は、後段のＦＦ１０３の仕様に合わせて、信号電圧が基準電圧を超えた場合は、Ｈｉ（ｔｒｕｅ）となる電圧（例えば、標準的なＴＴＬでは５Ｖ）を出力する。一方、信号電圧が基準電圧を下回った場合（以下の場合）は、Ｌｏ（０Ｖ）を出力する。

上位ビット重畳ブロック１２１は、例えば、ＡＣ結合器２０２と、乗算器（第１の乗算器）２０３と、を用いて構成できる。ＡＣ結合器２０２は、高周波用のコンデンサを信号に直列に接続して構成できる。入力信号１０５の平均値が０になっていない場合は、ＡＣ結合器２０２によるＡＣカップリングにより、グラウンドレベルを中心として正負が対称なレベルの信号に変換される。

乗算器２０３は、ＡＣ結合器２０２の出力を４値レベルから２値レベルの信号に変換する。このため、乗算器２０３には、ＡＣ結合器２０２の出力を二つに分岐して同時に入力させる。乗算器２０３は、この並列入力の二乗を計算する。この乗算器２０３は、二つの入力が正負、すべてのパターンで計算可能な４象限乗算器であり、代表的な構成例は、ギルバートセルを複数配置したものであり、汎用のものを用いることができる。例えば、特開平１１−２２０５０６号公報に開示の技術や、アナログ・デバイセズ株式会社製５００ＭＨｚ４象限乗算器「ＡＤ８３４」等がある。

例えば、ＡＣ結合器２０２により、入力信号１０５は、０と１の信号を「−１」と「１」の信号に変換する。このＡＣ結合器２０２の信号を二つに分岐し、乗算器２０３に入力させる。これにより、ＡＳＫの入力信号１０５の“１１”と“００”の信号は、出力が大きくなり、“１０”と“０１”の信号は出力が小さくなる。

反転ブロック１２２は、例えば、信号反転ブロック１２２ａと、反転制御ブロック１２２ｂとを用いて構成できる。信号反転ブロック１２２ａは、ピーク検出器２０４と、減算器（第１の減算器）２０５とを用いる。ピーク検出器２０４は、上位ビット判定用の比較器２０１の出力のピーク値を検出し、減算器２０５に出力する。例えば、上記のように、ＴＴＬなどのＨｉ（ｔｒｕｅ）が正の値（例えば５Ｖ）をとり、Ｌｏ（ｆａｌｓｅ）が（例えば０Ｖ）をとっているとすれば、減算器２０５は、半分の２．５Ｖ分レベルシフトしてＨｉを「１」２．５Ｖ、Ｌｏを「−１」−２．５Ｖに変換した信号（制御信号）を出力する。

反転制御ブロック１２２ｂは、乗算器（第２の乗算器）２０６と、減算器（第２の減算器）２０７とを用いる。乗算器２０６は、乗算器２０３と同様に４象限乗算器が用いられる。この乗算器２０６は、上位ビット重畳ブロック１２１の乗算器２０３が出力する信号を、減算器２０５が出力する制御信号により乗算する。これにより、制御信号がＬｏのときにレベルを反転させることができる。

ここで、例えば、上位ビット重畳ブロック１２１（乗算器２０３）の出力が５Ｖ ＴＴＬの場合、反転させなかったときにはＨｉが５Ｖ、Ｌｏが０Ｖとなる。反転させた場合はＨｉが０Ｖ、Ｌｏが−５Ｖとなる。但し、このままでは、後段のＦＦ１０３ｂの入力条件を満たさないため、乗算器２０６の出力には、上記同様のＡＣ結合器、あるいは反転済の信号からレベルシフト後の制御信号を減算する減算器２０７を設ける。この減算器２０７を介することにより、反転および非反転時のいずれにおいても、Ｈｉが「１」２．５Ｖ、Ｌｏが「−１」−２．５Ｖの信号出力となる。

反転ブロック１２２の出力は、下位ビット判定ブロック１２３に入力される。下位ビット判定ブロック１２３では、入力信号の正負の値を判定する。この下位ビット判定ブロック１２３では、上述の上位ビット判定ブロック１１１同様に、コンパレータやリミッティングアンプ等の比較器２０８を用いて実現する。比較器２０８の基準電圧はグラウンドレベルとなる。

出力バッファ１０３を構成し、上位ビット判定ブロック１１１と下位ビット判定ブロック１２３の出力信号が接続された二つのＦＦ１０３ａ，１０３ｂは、それぞれ１ビットの情報を格納する。このＦＦ１０３ａ，１０３ｂは、入力クロックの立ち上がりまたは立ち下がりにより、データをストローブする記憶媒体であり、Ｄ−ＦＦやＪＫ−ＦＦにより実現できる。ＦＦ１０３ａ，１０３ｂに入力されるクロックは、伝送信号（入力信号１０５）のボーレートに一致した周波数のクロックであり、ＦＦ１０３ａ，１０３ｂには同じ位相で入力される。これにより、これらＦＦ１０３ａ，１０３ｂは、同じ出力タイミングとなる。

（ＡＳＫ識別判定回路の回路動作）
次に、４値のＡＳＫ信号に対するＡＳＫ識別判定回路１００の識別判定動作について説明する。図３および図４は、ＡＳＫ識別判定回路の動作を説明する説明図である。これら図３および図４を用いて各部の信号波形を用いて識別判定動作を説明する。

（入力信号が“００”の場合）
はじめに、図３の（ａ）は、入力信号１０５として、“００”が入力された状態を示している。“００”に相当する入力信号１０５は、４段階の振幅のうち最も低いグラウンド（Ｇ）レベル付近に位置している。上位ビット判定ブロック１１１は、振幅の中心で識別することにより、上位ビットの判定結果“０”をＦＦ１０３に判定出力する。

また、上位ビット重畳ブロック１２１は、入力信号１０５の振幅中央にグラウンドレベルＧを合わせ、その信号を二乗する。これにより、上位ビット重畳ブロック１２１は、“１０”と“０１”を同じレベルに、“００”と“１１”を同じレベルに変換する。“１０”と“０１”はグラウンドレベルＧに近いため二乗後は小さい振幅に変換され、“００”と“１１”はグラウンドレベルＧから遠いために大きな振幅に変換される。

図３の（ａ）では、上位ビット重畳ブロック１２１は、上位ビット“０”がグラウンドレベルＧから振幅の位置が遠いために大きな振幅に変換される。そして、この大きい振幅は「１」と判定され、この上位ビット“０”はグラウンドレベルＧを中心に折り返され反転し下位ビット“１”として出力される。この場合、上位ビット重畳ブロック１２１が出力する入力信号１０５の下位ビット“１”は、期待値“０”に対して反転している。この上位ビット重畳ブロック１２１の出力は、反転ブロック１２２に入力される。

信号反転ブロック１２２ａでは、上位ビットの値“０／１”を制御信号として反転制御ブロック１２２ｂに出力する。反転制御ブロック１２２ｂは、上位ビット重畳ブロック１２１からの入力信号を制御信号が“１”であった場合、入力信号をそのまま出力し（非反転）、制御信号が“０”であった場合、入力信号を反転して出力する。

図３の（ａ）の例では、制御信号の値はレベルシフトし、“０”を“−１”に変換して、入力信号と乗算することにより、入力信号１０５が示す“００”において反転した下位ビットの出力“１”を期待値“０”に一致させている。また、反転制御ブロック１２２ｂでは、出力の反転（および非反転）にかかわらず、グラウンドレベルＧを合わせる必要があるため、さらに、信号をレベルシフトする。例えば、反転した場合、０と−１で示される信号を１と０にシフトすることで、反転していない場合のレベルと合わせる。

下位ビット判定ブロック１２３は、上位ビット判定ブロック１１１と同様に振幅の中心で識別することにより、下位ビットの判定結果“０”をＦＦ１０３に判定出力する。

（入力信号が“０１”の場合）
次に、図３の（ｂ）は、入力信号１０５として、“０１”が入力された状態を示している。“０１”に相当する入力信号１０５は、４段階の振幅のうち下から２番目の振幅を有している。上位ビット判定ブロック１１１は、振幅の中心で識別することにより、上位ビットの判定結果“０”をＦＦ１０３に判定出力する。

また、上位ビット重畳ブロック１２１は、入力信号１０５の振幅中央にグラウンドレベルＧを合わせ、その信号を二乗する。この際、上位ビット重畳ブロック１２１は、“０１”はグラウンドレベルＧに近いため二乗後は小さい振幅に変換される。

図３の（ｂ）では、上位ビット重畳ブロック１２１では、この小さい振幅を「０」と判定し、この上位ビット“０”は下位ビット“０”として出力される。この場合、上位ビット重畳ブロック１２１が出力する入力信号１０５の下位ビット“０”は、期待値“１”に対して反転している。この上位ビット重畳ブロック１２１の出力は、反転ブロック１２２に入力される。

信号反転ブロック１２２ａでは、上位ビットの値“０／１”を制御信号として反転制御ブロック１２２ｂに出力する。反転制御ブロック１２２ｂは、制御信号が“０”であった場合、入力信号を反転して出力する。

図３の（ｂ）の例では、制御信号の値はレベルシフトし、“０”を“−１”に変換して、入力信号と乗算することにより、入力信号１０５が示す“０１”において反転した下位ビットの出力“０”を期待値“１”に一致させる。また、反転制御ブロック１２２ｂでは、出力の反転（および非反転）にかかわらず、グラウンドレベルＧを合わせる必要があるため、さらに、信号をレベルシフトする。例えば、反転した場合、０と−１で示される信号を１と０にシフトすることで、反転していない場合のレベルと合わせる。

下位ビット判定ブロック１２３は、上位ビット判定ブロック１１１と同様に振幅の中心で識別することにより、下位ビットの判定結果“１”をＦＦ１０３に判定出力する。

（入力信号が“１０”の場合）
次に、図４の（ａ）は、入力信号１０５として、“１０”が入力された状態を示している。“１０”に相当する入力信号１０５は、４段階の振幅のうち下から３番目の振幅を有している。上位ビット判定ブロック１１１は、振幅の中心で識別することにより、上位ビットの判定結果“１”をＦＦ１０３に判定出力する。

また、上位ビット重畳ブロック１２１は、入力信号１０５の振幅中央にグラウンドレベルＧを合わせ、その信号を二乗する。この際、上位ビット重畳ブロック１２１は、“１０”はグラウンドレベルＧに近いため二乗後は小さい振幅に変換される。

図４の（ａ）では、上位ビット重畳ブロック１２１では、この小さい振幅を「０」と判定し、この上位ビット“０”は下位ビット“０”として出力される。この場合、上位ビット重畳ブロック１２１が出力する入力信号１０５の下位ビット“０”は、期待値“０”に一致している。この上位ビット重畳ブロック１２１の出力は、反転ブロック１２２に入力される。

信号反転ブロック１２２ａでは、上位ビットの値“０／１”を制御信号として反転制御ブロック１２２ｂに出力する。反転制御ブロック１２２ｂは、制御信号が“１”であった場合、入力信号“１”を反転せずにそのまま出力する。

また、反転制御ブロック１２２ｂでは、出力の反転（および非反転）にかかわらず、グラウンドレベルＧを合わせる必要があるため、さらに、信号をレベルシフトする。

下位ビット判定ブロック１２３は、上位ビット判定ブロック１１１と同様に振幅の中心で識別することにより、下位ビットの判定結果“０”をＦＦ１０３に判定出力する。

（入力信号が“１１”の場合）
次に、図４の（ｂ）は、入力信号１０５として、“１１”が入力された状態を示している。“１１”に相当する入力信号１０５は、４段階の振幅のうち最も上の振幅を有している。上位ビット判定ブロック１１１は、振幅の中心で識別することにより、上位ビットの判定結果“１”をＦＦ１０３に判定出力する。

また、上位ビット重畳ブロック１２１は、入力信号１０５の振幅中央にグラウンドレベルＧを合わせ、その信号を二乗する。この際、上位ビット重畳ブロック１２１は、“１１”はグラウンドレベルＧから遠いため二乗後は大きい振幅に変換される。

図４の（ｂ）では、上位ビット重畳ブロック１２１では、この大きい振幅を「１」と判定し、この上位ビット“１”は下位ビット“１”として出力される。この場合、上位ビット重畳ブロック１２１が出力する入力信号１０５の下位ビット“１”は、期待値“１”に一致している。この上位ビット重畳ブロック１２１の出力は、反転ブロック１２２に入力される。

信号反転ブロック１２２ａでは、上位ビットの値“０／１”を制御信号として反転制御ブロック１２２ｂに出力する。反転制御ブロック１２２ｂは、制御信号が“１”であった場合、入力信号“１”を反転せずにそのまま出力する。

また、反転制御ブロック１２２ｂでは、出力の反転（および非反転）にかかわらず、グラウンドレベルＧを合わせる必要があるため、さらに、信号をレベルシフトする。

下位ビット判定ブロック１２３は、上位ビット判定ブロック１１１と同様に振幅の中心で識別することにより、下位ビットの判定結果“１”をＦＦ１０３に判定出力する。

図５は、実施の形態のＡＳＫ識別判定回路のタイミングチャートである。ＡＳＫ識別判定回路１００の各部の信号タイミングを示す。また、従来の２段のＦＦを用いたＡＤＣを用いた場合のタイミングチャートについても記載してある。

実施の形態のＡＳＫ識別判定回路１００は、図３および図４を用いて説明したように、４値のＡＳＫ信号は、上位ビットと下位ビットがそれぞれＦＦ１０３によりクロックに同期して出力される。この際、ＦＦ１０３は、入力信号１０５の入力タイミングから上位ビットＭＳＢと下位ビットＬＳＢの識別結果の出力まで１クロックのレイテンシｔ１で処理できる。

例えば、入力信号のボーレートを３２ＧＨｚとすれば、従来は、信号入力から２クロック分のレイテンシｔ２が必要であったのに対し、実施の形態では１クロック目に出力が得られるため、１クロック分（時間約３１ｐｓｅｃ）のレイテンシを削減することができるようになる。

なお、従来のＡＤＣ７００で信号入力から初段のＦＦ７１２までの回路はコンパレータ７１１のみであったのに対し、実施の形態では複数のアナログ回路のブロック（上位ビット判定ブロック１１１〜下位ビット判定ブロック１２３）を経由している。しかしながら、例えば、回路をｆｔ：２００ＧＨｚ程度の半導体テクノロジを使用したと仮定すると、コンパレータ７１１で生じる遅延時間は５〜１０ｐｓｅｃである。一方、実施の形態では複数のアナログ回路のブロック（上位ビット判定ブロック１１１〜下位ビット判定ブロック１２３）で生じるアナログ回路の処理にかかる遅延時間は１５〜２０ｐｓｅｃである。したがって、実施の形態では、アナログ回路のブロック部分だけが約１０ｐｓｅｃ程度のレイテンシ増加にとどまり、上記１クロック（３１ｐｓｅｃ）以内の増加となり、全体として従来のＡＤＣ７００に比べてレイテンシを低減できる。

図６は、ＡＳＫ識別判定回路の適応例を示すブロック図である。上記実施の形態において説明したＡＳＫ識別判定回路１００は、受信デバイス６２６に組み込み、適用することができる。図６には、ＡＳＫ識別判定回路１００の機能を有する受信デバイス６２６を備えたプロセッサ（ＣＰＵ）６００の例を示す。ＣＰＵ６００は、Ｌ１キャッシュ６０１ａを有する複数のコア６０１を有する。コア６０１は、Ｌ２キャッシュ６０２を介してノースブリッジ６０３に接続され、ノースブリッジ６０３は、メモリコントローラ６０４およびＩＯブリッジ６０５に接続される。メモリコントローラ６０４およびＩＯブリッジ６０５は、ＩＯトランシーバ６０６に接続されている。

ＩＯトランシーバ６０６は、送信デバイス６１６と、受信デバイス６２６とを有し、他のＣＰＵとの間でインターコネクトされる。そして、受信デバイス６２６部分に上述したＡＳＫ識別判定回路１００を設ける。これにより、ＣＰＵ６００は、他のＣＰＵとの間でＡＳＫ信号を用いたインターコネクトをおこなうことができるようになる。

このように、実施の形態の技術は、近年高速化するデータ通信の分野、例えば、ＣＰＵ等のサイズ制限を有しピン数を増やすことが難しく、低レイテンシでデータを送受信する技術に好適である。

以上説明したように、実施の形態によれば、多値変調されたＡＳＫ信号をアナログ回路により構成したＡＳＫ識別判定回路１００により、ディジタル信号を高速に復号することができる。このＡＳＫ識別判定回路１００は、ＦＦ１０３を１段だけ用いるため、入力タイミングから１クロック目で識別出力でき、クロックレイテンシを低減することができる。すなわち、ＡＳＫ信号の復号にかかるレイテンシと、クロック同期を前提とするＦＦ１０３のレイテンシとをあわせた全体のレイテンシを低減できる。

また、上位ビット用ブロック１０１および下位ビット用ブロック１０２はＡＳＫ信号の振幅の中央の一つの識別点だけで識別判定でき、複数段階の振幅に対応して複数の識別点を細かく設定する必要がなく、簡単かつ正確に識別判定できる。

また、上記の実施の形態では、下位ビットは二乗してから識別判定しているため、ノイズに対して信号劣化が少なく、比較器（リミッティングアンプ）２０１の入力換算雑音（従来のＡＤＣにおける電圧比較器の雑音相当）のノイズ耐力を向上でき、信号品質の改善を図ることができる。

また、上記実施の形態では、４値のＡＳＫ信号について、信号の振幅が小さい順に、上位ビットおよび下位ビットの２ビットの組み合わせは、“００”、“０１”、“１１”、“１０”の４パターンの割り当てである例を説明した。送信器と受信器間では、これに限らず、信号の振幅に対する上位ビットおよび下位ビットの２ビットの組み合わせを定義し運用できる。この際、どのような組み合わせであっても、上記の実施の形態と同様の構成により、ＡＳＫ信号を識別判定できる。

このようなＡＳＫ識別判定回路を受信デバイスに用いることにより、低レイテンシと高いＱ値が必要とされる受信デバイスの特性改善に寄与する。また、この受信デバイスを有するＣＰＵは、サイズやピン数の制約があってもＡＳＫ信号を用いたインターコネクトが行えるようになり、ボーレートを高速化し、低レイテンシで伝送できるようになる。

上述した各実施の形態に関し、さらに以下の付記を開示する。

（付記１）予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路において、
前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、
を有することを特徴とするＡＳＫ識別判定回路。

（付記２）前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
前記第１判定ブロックは、上位ビットの値を判定し、
前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とする付記１に記載のＡＳＫ識別判定回路。

（付記３）前記反転ブロックは、前記第１判定ブロックにより判定された上位ビットの値に対応して反転の有無を示す制御信号を出力する信号反転ブロックと、
前記重畳ブロックにより変換された信号を前記制御信号に基づき反転制御する反転制御ブロックと、
を含むことを特徴とする付記２に記載のＡＳＫ識別判定回路。

（付記４）前記第１判定ブロックおよび前記第２判定ブロックは、リミッタアンプまたはコンパレータを用い、前記ＡＳＫ信号の振幅の中央に設定された一つの識別点を用いて前記上位ビットの識別判定を行い、
前記重畳ブロックは、前記ＡＳＫ信号をグラウンドレベルを中心として正負が対称なレベルの信号に変換するＡＣ結合器と、当該ＡＣ結合器の出力を２分岐した出力を乗算する第１の乗算器とを用いて前記ＡＳＫ信号の重ね合わせを行い、
前記信号反転ブロックは、前記上位ビットのピーク値を検出するピーク検出器と、前記ピーク値をレベルシフトし、前記制御信号として出力する第１の減算器とを有し、
前記反転制御ブロックは、前記重畳ブロックの前記第１の乗算器が出力する信号を前記信号反転ブロックの前記第１の減算器が出力する前記制御信号により乗算する第２の乗算器と、当該第２の乗算器の出力をレベルシフトする第２の減算器とを有し、
前記出力バッファは、前記上位ビットと前記下位ビットの値をクロックに同期して出力するフリップフロップである、
ことを特徴とする付記３に記載のＡＳＫ識別判定回路。

（付記５）前記第１の乗算器および前記第２の乗算器は、４象限乗算器であることを特徴とする付記４に記載のＡＳＫ識別判定回路。

（付記６）前記第１判定ブロックと、前記重畳ブロックと、前記反転ブロックと、前記第２判定ブロックと、によるアナログ処理遅延量は、前記フリップフロップに供給される前記クロックの１サイクル内であることを特徴とする付記４または５に記載のＡＳＫ識別判定回路。

（付記７）前記第２の減算器に代えて、第２のＡＣ結合器を用いることを特徴とする付記４〜６のいずれか一つに記載のＡＳＫ識別判定回路。

（付記８）対向する送信デバイスから送信されたＡＳＫ信号を受信する受信デバイスにおいて、
当該受信デバイスは、予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路を有し、
前記ＡＳＫ識別判定回路は、
前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、
を有することを特徴とする受信デバイス。

（付記９）前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
前記第１判定ブロックは、上位ビットの値を判定し、
前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とする付記８に記載の受信デバイス。

（付記１０）対向する送信デバイスから送信されたＡＳＫ信号を受信する受信デバイスを有し、受信した前記ＡＳＫ信号を復調したディジタル信号に対する演算処理を行うプロセッサにおいて、
前記受信デバイスは、予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路を有し、
前記ＡＳＫ識別判定回路は、
前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、
を有することを特徴とするプロセッサ。

（付記１１）前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
前記第１判定ブロックは、上位ビットの値を判定し、
前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とする付記１０に記載のプロセッサ。

１００ ＡＳＫ識別判定回路
１０１ 上位ビット用ブロック
１０２ 下位ビット用ブロック
１０３（１０３ａ，１０３ｂ） 出力バッファ（ＦＦ）
１０４ 伝送路
１０５ 入力信号
１１１ 上位ビット判定ブロック
１２１ 上位ビット重畳ブロック
１２２ 反転ブロック
１２２ａ 信号反転ブロック
１２２ｂ 反転制御ブロック
１２３ 下位ビット判定ブロック
２０１，２０８ 比較器
２０２ ＡＣ結合器
２０３，２０６ 乗算器
２０４ ピーク検出器
２０５，２０７ 減算器
６００ ＣＰＵ

Claims (8)

1. 予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路において、
   前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
   前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
   前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
   前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
   前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、を有し、
   前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
   前記第１判定ブロックは、上位ビットの値を判定し、
   前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
   前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
   前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
   前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とするＡＳＫ識別判定回路。
2. 前記反転ブロックは、前記第１判定ブロックにより判定された上位ビットの値に対応して反転の有無を示す制御信号を出力する信号反転ブロックと、
   前記重畳ブロックにより変換された信号を前記制御信号に基づき反転制御する反転制御ブロックと、
   を含むことを特徴とする請求項１に記載のＡＳＫ識別判定回路。
3. 前記第１判定ブロックおよび前記第２判定ブロックは、リミッタアンプまたはコンパレータを用い、前記ＡＳＫ信号の振幅の中央に設定された一つの識別点を用いて前記上位ビットの識別判定を行い、
   前記重畳ブロックは、前記ＡＳＫ信号をグラウンドレベルを中心として正負が対称なレベルの信号に変換するＡＣ結合器と、当該ＡＣ結合器の出力を２分岐した出力を乗算する第１の乗算器とを用いて前記ＡＳＫ信号の重ね合わせを行い、
   前記信号反転ブロックは、前記上位ビットのピーク値を検出するピーク検出器と、前記ピーク値をレベルシフトし、前記制御信号として出力する第１の減算器とを有し、
   前記反転制御ブロックは、前記重畳ブロックの前記第１の乗算器が出力する信号を前記信号反転ブロックの前記第１の減算器が出力する前記制御信号により乗算する第２の乗算器と、当該第２の乗算器の出力をレベルシフトする第２の減算器とを有し、
   前記出力バッファは、前記上位ビットと前記下位ビットの値をクロックに同期して出力するフリップフロップである、
   ことを特徴とする請求項２に記載のＡＳＫ識別判定回路。
4. 前記第１の乗算器および前記第２の乗算器は、４象限乗算器であることを特徴とする請求項３に記載のＡＳＫ識別判定回路。
5. 前記第１判定ブロックと、前記重畳ブロックと、前記反転ブロックと、前記第２判定ブロックと、によるアナログ処理遅延量は、前記フリップフロップに供給される前記クロックの１サイクル内であることを特徴とする請求項３または４に記載のＡＳＫ識別判定回路。
6. 前記第２の減算器に代えて、第２のＡＣ結合器を用いることを特徴とする請求項３〜５のいずれか一つに記載のＡＳＫ識別判定回路。
7. 対向する送信デバイスから送信されたＡＳＫ信号を受信する受信デバイスにおいて、
   当該受信デバイスは、予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路を有し、
   前記ＡＳＫ識別判定回路は、
   前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
   前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
   前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
   前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
   前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、を有し、
   前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
   前記第１判定ブロックは、上位ビットの値を判定し、
   前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
   前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
   前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
   前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とする受信デバイス。
8. 対向する送信デバイスから送信されたＡＳＫ信号を受信する受信デバイスを有し、受信した前記ＡＳＫ信号を復調したディジタル信号に対する演算処理を行うプロセッサにおいて、
   前記受信デバイスは、予め複数の振幅別に復号後の複数ビットの復調パターンが設定されて振幅偏移変調されたアナログのＡＳＫ信号をディジタル復号するＡＳＫ識別判定回路を有し、
   前記ＡＳＫ識別判定回路は、
   前記ＡＳＫ信号の振幅を一つの識別点を用いて前記複数ビットのうち一つのビットの値を識別する第１判定ブロックと、
   前記ＡＳＫ信号が分岐入力され、前記ＡＳＫ信号を重ね合わせることにより、当該ＡＳＫ信号の振幅中央値に対する差分の絶対値の信号を取り出す重畳ブロックと、
   前記第１判定ブロックによる識別結果に基づき、前記重畳ブロックにより取り出された前記差分の絶対値の信号に対する反転の有無を制御する反転ブロックと、
   前記反転ブロックから出力された信号の振幅を一つの識別点を用いて前記複数ビットのうち他のビットの値を識別する第２判定ブロックと、
   前記第１判定ブロックおよび前記第２判定ブロックの識別結果をクロックに同期して出力する出力バッファと、を有し、
   前記ＡＳＫ信号は、振幅が４つに分離された４値の信号であり、２ビットのディジタル信号に復号されるものであり、
   前記第１判定ブロックは、上位ビットの値を判定し、
   前記重畳ブロックは、前記ＡＳＫ信号を重ね合わせにより４値から２値の信号に変換し、
   前記反転ブロックは、上位ビットの識別結果に基づき、前記重畳ブロックにより変換された信号の反転の有無を制御し、
   前記第２判定ブロックは、前記反転ブロックから出力された信号の振幅に基づいて、下位ビットの値を判定出力し、
   前記出力バッファは、前記第１判定ブロックにより識別された上位ビットの値、および前記第２判定ブロックにより識別された下位ビットの値をクロックに同期して出力することを特徴とするプロセッサ。

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