JP3821615B2

JP3821615B2 - Ａ／ｄ変換器

Info

Publication number: JP3821615B2
Application number: JP24158399A
Authority: JP
Inventors: 仲哲余; 西直之濱
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-08-27
Filing date: 1999-08-27
Publication date: 2006-09-13
Anticipated expiration: 2019-08-27
Also published as: JP2001094424A

Description

【０００１】
【発明の属する技術分野】
本発明は、それぞれ異なる電圧レベルの基準電圧が設定された複数のコンパレータのそれぞれにて、基準電圧とアナログ入力電圧とを比較し、その比較結果に基づいて、アナログ入力電圧をデジタル信号に変換するフラッシュ型のＡ／Ｄ(analog-to-digital)変換器に関する。
【０００２】
【従来の技術】
フラッシュ型のＡ／Ｄ変換器（以下、フラッシュＡＤＣと呼ぶ）は、高速にＡ／Ｄ変換を行えるため、高速性が要求される分野で幅広く利用されている。
【０００３】
図７は従来のフラッシュＡＤＣの基本構成を示すブロック図である。同図に示すように、従来のフラッシュＡＤＣは、複数の高速コンパレータ１と、これらコンパレータ１の出力に基づいてデジタル出力値を生成するデジタル・デコーダ２とを備えている。複数のコンパレータ１は互いに並列に接続され、各コンパレータ１には、それぞれ異なる電圧レベルの基準電圧が設定されている。
【０００４】
各コンパレータ１は、アナログ入力電圧Ｖ_inと基準電圧Ｖrefとを比較し、両電圧の差電圧をデジタル出力値レベルにまで増幅して出力する。デジタル・デコーダ２は、各コンパレータ１の出力に基づいて、アナログ入力電圧Ｖ_inに応じたデジタル出力値を出力する。
【０００５】
Ａ／Ｄ変換器は、ある電圧範囲内のアナログ入力電圧Ｖ_inを同一のデジタル出力値に割り当てる。デジタル出力値のビット数が増えるほど、各デジタル出力値に対応するアナログ入力電圧Ｖ_inの電圧幅（ステップ幅）は小さくなり、アナログ入力電圧Ｖ_inの変化をより忠実に再現することができる。
【０００６】
理想的には、個々のステップ幅にばらつきがないのが望ましい。すなわち、均一な階段特性（線形特性）を備えるＡ／Ｄ変換器が理想的である。
【０００７】
Ａ／Ｄ変換器の分解能は通常、デジタル出力値のビット数で表される。ｎビットの分解能をもつＡ／Ｄ変換器の場合、２ⁿ種類のデジタル値を有する。ｎビットのユニポート型線形ＡＤＣの先頭ステップ幅（最大電圧に対応するステップ幅）と最終ステップ幅（最小電圧に対応するステップ幅）は、他のステップ幅の半分の幅を有する。このタイプのＡ／Ｄ変換器のアナログ入力変化電圧Ｖ_i,tranは、以下の（１）式で表される。
【０００８】
【数１】

（１）式において、ＬＳＢはステップ幅を表し、１ＬＳＢは（２）式で表される。
【０００９】
１ＬＳＢ＝ＦＳＲ／(２ⁿ−１) …（２）
（２）式において、ＦＳＲは、Ａ／Ｄ変換器のフル入力電圧幅である。
【００１０】
実際のＡ／Ｄ変換器は非線形エラーを有するため、理想的なＡ／Ｄ変換特性をもつＡ／Ｄ変換器を実現するのは困難である。非線形エラーには、ＩＮＬ(積分誤差：Integral Non-Linear)エラーとＤＮＬ(微分誤差：Differential Non-Linear)がある。これらＩＮＬとＤＮＬにより、実際のＡ／Ｄ変換器が理想的なものと比べてどの程度の誤差を含むのかを知ることができる。ＩＮＬはアナログ入力変化点の誤差の積算値、すなわち、理論値と実測値の差の積算値であり、ＤＮＬは１ＬＳＢのステップ幅の誤差である。
【００１１】
ｎビットのフラッシュＡＤＣは、少なくとも２ⁿ−１個のコンパレータ１を必要とする。各コンパレータ１の非理想特性（例えば、オフセット）により、ＡＤＣの出力に誤差が生じる。
【００１２】
図７のコンパレータ１を実際に実装する場合は、多段のカスケード接続された増幅器やラッチド・コンパレータ１が用いられる。ラッチド・コンパレータ１は通常、比較的大きなオフセットを有する。このオフセットにより、各コンパレータ１にマッチングミスが起きたり、コンパレータ１のクロック動作やラッチ動作に異常が生じる。
【００１３】
このようなコンパレータ１のオフセットを低減するために、所定のゲインを与えるプリアンプを有するフラッシュＡＤＣが広く用いられている。
【００１４】
図８はプリアンプを有するフラッシュＡＤＣの概略構成を示すブロック図である。同図のコンパレータ１は、プリアンプ３と、プリアンプ３の後段に接続された差動増幅部４とを有する。プリアンプ３は、ラッチ付きでも、ラッチなしでも、どちらでもよい。同図の各コンパレータ１のオフセット総量は、プリアンプ３のオフセットにほぼ依存する。したがって、高性能のコンパレータ１を作製するには、プリアンプ３のオフセットを小さくする必要がある。
【００１５】
カスケード接続されたプリアンプ３のアナログ入力ポートにおけるオフセット総量は、以下の（３）式で表される。
【００１６】

（３）式において、Ｖ_off,inは入力参照オフセット、Ｖ_off,preはプリアンプ３のオフセット、Ｖ_off,cmpはコンパレータ１のオフセット、Ｇ_preはプリアンプ３のゲイン、Ｖ_digiはデジタル出力値の電圧レベル、Ｇ_cmpはコンパレータ１のゲインである。
【００１７】
（３）式より、プリアンプ３のオフセットがコンパレータ１の全オフセット総量の大部分を占めることがわかる。
【００１８】
上述したＩＮＬおよびＤＮＬの定義によれば、Ａ／Ｄ変換器の非線形性とコンパレータ１のオフセットとの間には、以下の（４）式および（５）式の関係が成り立つ。
【００１９】
ＩＮＬ＝ｍａｘ（Ｖ_off,in） …（４）
ＤＮＬ＝ｍａｘ（Ｖ_off,in−Ｖ'_off,in） …（５）
（４）式より、ＩＮＬは、入力参照オフセットの最大値である。また、（５）式より、ＤＮＬは、隣接するコンパレータ１の入力参照オフセットの最大差分である。
【００２０】
【発明が解決しようとする課題】
プリアンプ３のオフセットを低減するための方策として、以下の▲１▼▲２▼が提案されている(Kevin Kattmann and Jeff Barrow, "A Technique for reducing Differential Non-Linearity Errors in Flash A/D converters" ISSCC Digest of Techinical Papers, pp.170-171, Feb., 1991、かつ、Klaas Bult, Aaron Buchwald and Joe Laskowki, "A 170mW 10b 50M sample/s CMOS ADC in 1mm²", ISSCC Digest of Technical Papers, pp136-137, Feb., 1997)。
【００２１】
▲１▼異なる２つのプリアンプ３同士のオフセット誤差は、素子サイズに依存するため、素子サイズを最適化することによりオフセットを減らすことができる。一般的な傾向として、素子サイズが大きいほど、オフセットは小さくなる。したがって、素子サイズを最適化することで、コンパレータ１の性能は設計通りになる。
【００２２】
しかしながら、最適化しようとして素子サイズを大きくすると、フラッシュＡＤＣの入力ポート部分の素子形成面積が大きくなり、フラッシュＡＤＣの前段に接続されるバッファリング・ドライバの負荷駆動力を増強する必要が生じ、消費電力の増加や回路規模の増大を招いてしまう。
【００２３】
▲２▼コンパレータ１内のプリアンプ３の出力端子同士を、図９に示すように抵抗ネットワーク２１を介して互いに接続することにより、個々のプリアンプ３の出力電圧を平均化してオフセットを減らすことができる。抵抗ネットワーク２１により、プリアンプ３のオフセットが平均化されてＩＮＬが改善される。また、隣接するコンパレータ１同士の相関度が高くなるため、ＤＮＬも改善される。
【００２４】
しかしながら、図９の回路の場合、抵抗ネットワーク２１を新たに設けなければならず、コスト高になる。また、抵抗ネットワーク２１を構成する各抵抗をパターンにより形成すると、フラッシュＡＤＣ全体の形成面積が大きくなり、小型化が困難になる。さらに、抵抗ネットワーク２１には常に電流が流れるため、フラッシュＡＤＣの消費電力が増える。また、抵抗ネットワーク２１を接続することにより、プリアンプ３の出力レベルが下がるため、プリアンプ３の前段のドライバの負荷駆動力を増強しなければならなくなる。
【００２５】
このように、高速度が要求される分野では、広帯域の回路でプリアンプ３を構成する必要があるが、高ゲインのアンプを要求する従来の自動ゼロ技術だけでは、消費電力や回路規模が増大するおそれがあり、コストアップが避けられない。
【００２６】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力や回路規模を増大することなく、コンパレータのオフセットを低減することができるＡ／Ｄ変換器を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の一態様によれば、それぞれ異なる電圧レベルの基準電圧が設定され、該基準電圧とアナログ入力電圧とを比較して両電圧の差電圧に応じた信号を出力する複数の比較器と、これら比較器の出力に基づいて、前記アナログ入力電圧に対応するデジタル信号を生成するデジタル信号生成器と、を備えたＡ／Ｄ変換器において、前記複数の比較器のそれぞれは、自己の基準電圧とアナログ入力電圧との差電圧に応じた第１の信号を出力する第１の比較信号出力部と、自己の前記第１の比較信号出力部から出力された前記第１の信号と、自己の基準電圧に近接した基準電圧が設定された他の前記比較器内の前記第１の比較信号出力部から出力された前記第１の信号との間で平均化処理を行った結果に基づいて、自己の基準電圧とアナログ入力電圧との差電圧に応じた第２の信号を出力する第２の比較信号出力部と、を備え、最も電圧レベルの高い最大基準電圧よりもさらに高い電圧とアナログ入力電圧とを比較した結果を出力する第１のダミー信号出力回路と、最も電圧レベルの低い最小基準電圧よりもさらに低い電圧とアナログ入力電圧とを比較した結果を出力する第２のダミー信号出力回路と、を備え、前記デジタル信号生成器は、前記第２の信号に基づいて前記アナログ入力電圧に対応するデジタル信号を生成し、前記第１のダミー信号出力回路の出力端子は、前記最大基準電圧に対応する前記第２の比較信号出力部の入力端子に接続され、前記第２のダミー信号出力回路の出力端子は、前記最小基準電圧に対応する前記第２の比較信号出力部の入力端子に接続されることを特徴とするＡ／Ｄ変換器が提供される。
【００３３】
本発明の一態様では、第１および第２のダミー信号出力回路に設定される基準電圧を、他の第１の比較信号出力部に設定される基準電圧を用いて生成する。
【００３４】
【発明の実施の形態】
以下、本発明に係るＡ／Ｄ変換器について、図面を参照しながら具体的に説明する。
【００３５】
図１は本発明に係るＡ／Ｄ変換器の一実施形態の概略構成を示すブロック図、図２は図１の特性を示す図である。図１はフラッシュＡＤＣ(Flash Analog Digital Converter)の構成を示している。図１のフラッシュＡＤＣは、アナログ入力電圧Ｖ_inを基準電圧と比較する複数のコンパレータ（比較器）１と、各コンパレータ１の出力に基づいてアナログ入力電圧Ｖ_inに応じたデジタル信号を生成するデジタル・デコーダ（デジタル信号生成器）２とを備えている。
【００３６】
コンパレータ１は、プリアンプ（第１の比較信号出力部）３と、プリアンプ３の後段に接続された多入力差動増幅部（第２の比較信号出力部）４ａとを有する。本実施形態は、多入力差動増幅部４ａを設けた点に特徴がある。
【００３７】
プリアンプ３は、アナログ入力電圧Ｖ_inと基準電圧との差電圧に応じた差動信号を出力する。多入力差動増幅部４ａは、隣接する複数のプリアンプ３（図１では隣接する３つのプリアンプ３）から出力された差動信号を重み付けした結果に基づいて、最終的な差動信号を出力する。デジタル・デコーダ２は、多入力差動増幅部４ａから出力された差動信号に基づいてデジタル信号を生成する。
【００３８】
アナログ入力電圧Ｖ_inがプリアンプ３の線形動作範囲内の電圧レベルであれば、多入力差動増幅部４ａには、隣接する複数のプリアンプ３の出力電圧を平均化した電圧に応じた電流が流れる。また、アナログ入力電圧Ｖ_inがプリアンプ３の線形動作範囲外の電圧レベルであれば、図２に示すように、多入力差動増幅部４ａを流れる電流はクリップされる。
【００３９】
なお、多入力差動増幅部４ａで複数のプリアンプ３の出力電圧を平均化する手法として、複数のプリアンプ３の出力電圧の単純な平均を取る手法の他に、各プリアンプ３の出力電圧を重み付けして平均化する手法がある。本明細書では、これら両方を併せて平均化と呼ぶ。
【００４０】
図１の場合、多入力差動増幅部４ａにそれぞれ３つのプリアンプ３を接続しているため、図１のｉ番目のプリアンプ３のオフセット電圧は、３^1/2倍に減少する。一般に、多入力差動増幅部４ａにＮ個のプリアンプ３を接続して平均化処理を行うと、プリアンプ３のオフセット（とＩＮＬ）は、Ｎ^1/2倍に減少する。
【００４１】
また、多入力差動増幅部４ａを設けて平均化処理を行うことにより、２つのプリアンプ３の出力電圧の相関度が高くなり、ＤＮＬが改善される。
【００４２】
図１のように、プリアンプ３の出力電圧を平均化した場合のｉ番目と(i-1)番目のコンパレータ１の出力電圧Ｖ_i,avg，Ｖ_i-1,avgは、それぞれ（６）式および（７）式で表される。
【００４３】
Ｖ_i,avg＝（Ｖ_i-1＋Ｖ_i＋Ｖ_i+1）／３ …（６）
Ｖ_i-1,avg＝（Ｖ_i-2＋Ｖ_i-1＋Ｖ_i）／３ …（７）
（６）式および（７）式に示す平均化電圧Ｖ_i,avg，Ｖ_i-1,avgの差電圧δＶは、（８）式のようになる。
【００４４】
δＶ＝Ｖ_i,avg−Ｖ_i-1,avg＝（Ｖ_i+1−Ｖ_i-2）／３ …（８）
一方、プリアンプ３の出力電圧を平均化しない場合のｉ番目と(i-1)番目のコンパレータ１の出力電圧Ｖ_i,avg，Ｖ_i-1,avgの差電圧δＶは、（９）式のようになる。
【００４５】
δＶ'＝Ｖ_i,avg−Ｖ_i-1,avg＝Ｖ_i−Ｖ_i-1 …（９）
（８）式と（９）式を比較すると、プリアンプ３の出力電圧を平均化することにより、ＤＮＬが３倍も改善されることがわかる。
【００４６】
図１では隣接する３つのプリアンプ３の出力電圧を平均化する例を説明したが、平均化するプリアンプ３の数は３つに限定されない。例えば、Ｎ個のプリアンプ３の出力電圧を平均化すると、ＤＮＬはＮ倍改善される。
【００４７】
図９に示した従来例のように、プリアンプ３の出力端子間に抵抗ネットワーク２１を接続して出力電圧を平均化しても、プリアンプ３のオフセットを減らすことができるが、抵抗ネットワーク２１を追加するとコストアップと消費電力の増加を招く。一方、本実施形態の場合、図９の二入力差動増幅部を図１の多入力差動増幅部４ａに置き換えるだけでプリアンプ３の出力電圧を平均化できるため、抵抗２１が不要であり、消費電力や回路規模の増大を抑制できる。
【００４８】
図３（ａ）は図８や図９の二入力差動増幅部４の典型的な回路図である。同図に示すように、二入力差動増幅部４は、差動トランジスタ対１１と、定電流源１２と、負荷回路１３とを有する。プリアンプ３から出力された差動出力電圧は、差動トランジスタ対１１のゲート端子に入力される。差動トランジスタ対１１のドレイン−ソース端子間には、プリアンプ３からの差動出力電圧に応じた電流が流れる。
【００４９】
一方、図３（ｂ）は図１の多入力差動増幅部４ａの詳細構成を示す回路図である。同図に示すように、多入力差動増幅部４ａの内部には、各プリアンプ３に対応して、複数の差動トランジスタ対１１と定電流源１２とが設けられている。各差動トランジスタ対１１のドレイン端子を互いに接続することにより、平均化処理が行われる。
【００５０】
図３（ｂ）の各差動トランジスタ対１１の素子サイズを図３（ａ）の差動トランジスタ対１１の素子サイズの１／Ｎにすれば、二入力差動増幅部４とほぼ同一の回路規模で多入力差動増幅部４ａを形成でき、かつ、多入力差動増幅部４ａに流れる電流量を二入力差動増幅部４とほぼ同じにすることができ、オフセットも略等しくなる。
【００５１】
また、図３（ｂ）の各定電流源１２に流れる電流を調整することにより、多入力差動増幅部４ａに入力される各プリアンプ３の出力電圧を重み付けして平均化処理を行うことができる。
【００５２】
次に、図１に示すＡ／Ｄ変換器の動作を説明する。各コンパレータ１内のプリアンプ３にはそれぞれ異なる基準電圧が設定され、各プリアンプ３は、基準電圧とアナログ入力電圧Ｖ_inとの差電圧に応じた差動電圧を出力する。
【００５３】
ｉ番目の多入力差動増幅部４ａには、(i-1)番目、ｉ番目、および(i+1)番目の各プリアンプ３の差動出力電圧がそれぞれ入力される。アナログ入力電圧Ｖ_inがｉ番目のプリアンプ３の基準電圧に近い電圧であれば、(i-1)番目と(i+1)番目のプリアンプ３は線形に動作する。この場合のｉ番目のコンパレータ１の差動出力電流Ｉ_i,cmpは（１０）式で表される。
【００５４】

図７や図８のように平均化しない場合の二入力差動増幅部４の出力電流は（１１）式で表される。
【００５５】
Ｉ'_i,cmp＝Ｇ_i×（Ｖ_in−Ｖ_i,ref）×ｇｍ'_i,i …（１１）
（１０）式および（１１）式において、Ｇiはｉ番目のプリアンプ３の電圧ゲイン、Ｖ_inはアナログ入力電圧Ｖ_in、Ｖ_i,refはｉ番目のプリアンプ３に接続された基準電圧、ｇｍ_iは図３（ａ）に示す個々の差動トランジスタ対１１のトランスコンダクタンス、ｇｍ'_i,iは図３（ａ）に示す差動トランジスタ対１１のトランスコンダクタンスである。
【００５６】
各素子の特性が完全にマッチングしていて、プリアンプ３が線形動作するような理想的なケースの場合、以下の（１２）〜（１４）式が成り立つ。
【００５７】
Ｇ_i-1＝Ｇ_i＝Ｇ_i+1 …（１２）
[(Ｖ_in−Ｖ_i-1,ref)−(Ｖ_in−Ｖ_i,ref)]
＝[(Ｖ_in−Ｖ_i,ref)−(Ｖ_in−Ｖ_i+1,ref)] …（１３）
ｇｍ_i,i-1＝ｇｍ_i,i＝ｇｍ_i,i+1＝３×ｇｍ'_i,i …（１４）
（１０）〜（１４）式より、（１５）式の関係が得られる。
【００５８】
Ｉ_i,cmp＝Ｉ'_i,cmp …（１５）
すなわち、図１の多入力差動増幅部４ａに流れる電流と、図８の二入力差動増幅部４に流れる電流とは等しくなる。
【００５９】
一方、各素子にマッチングミスがある場合について検討する。図８のようにプリアンプ３の差動出力電圧を平均化しない場合には、各プリアンプ３のオフセットは、ガウス分布をもつ独立ランダム分散として取り扱うことができる。ｉ番目のプリアンプ３の出力電圧をＶ_oi＝Ｇ_i×（Ｖ_in−Ｖ_i,ref）とし、その分散をσ² _voiとすると、（１１）式より、Ｉ'_i,cmpの分散σ² _i',cmpは（１６）式のようになる。
【００６０】

（１６）式において、σ² _gm'i,iはgm'_i,iの分散である。図１と（１４）式から、トランスコンダクタンスｇｍ'_i,iは、ｇｍ_i,i-1、ｇｍ_i,i、およびｇｍ_i,i+1の線形結合である。したがって、（１６）式は（１７）式のようになる。
【００６１】

図１の各プリアンプ３のトランスコンダクタンスの分散を、σ² _gmi,i-1＝σ² _gmi,i＝σ² _gmi,i+1と仮定すると、（１７）式は（１８）式のようになる。
【００６２】

(i-1)番目、ｉ番目および(i+1)番目のプリアンプ３の出力電圧をそれぞれ、（１９）〜（２１）式のように仮定すると、（２２）式が得られる。
【００６３】
Ｇ_i-1×（Ｖ_in−Ｖ_i-1,ref）＝Ｖ_oi-1 …（１９）
Ｇ_i×（Ｖ_in−Ｖ_i,ref）＝Ｖ_oi …（２０）
Ｇ_i+1×（Ｖ_in−Ｖ_i+1,ref）＝Ｖ_oi+1 …（２１）

（１３）式より、（２３）式および（２４）式が成り立つ。
【００６４】
（Ｖ_oi+1−Ｖ_oi）＝（Ｖ_oi−Ｖ_oi-1）＝σ …（２３）
σ² _voi-1＝σ² _voi＝σ² _voi+1 …（２４）
（２３）式および（２４）式より、（２２）式は（２５）式のようになる。
【００６５】

（１８）式と（２５）式の右辺第１項を比較すると、プリアンプ３のばらつきを示す分散、すなわち標準偏差σ_voiは、３分の１になる。また、プリアンプ３のオフセットは３^1/2倍になる。
【００６６】
一方、（１８）式と（２５）式の右辺第２項および第３項に示すコンパレータ１に依存するトランスコンダクタンスのばらつきは、（１８）式と（２５）式の双方で同じである。このことは、（２５）式において、プリアンプ３のオフセットが平均化されたことを示している。
【００６７】
（２５）式の右辺第４項は、平均化後の付加的なエラーである。このエラーは、１ＬＳＢの幅とプリアンプ３のゲインに依存する。（２５）式の第１項と第４項を比較すると、δはσ_voiに近く、σ_gmi,iはｇｍ_i,iのおよそ数％である。このことは、付加的なエラーは、本実施形態においてはそれほど重要ではないことを示している。
【００６８】
このように、図３（ｂ）と同構成の多入力差動増幅部４ａにＮ個のプリアンプ３を接続すると、各プリアンプ３のオフセットを１／Ｎ^1/2倍に減らすことができる。
【００６９】
ＤＮＬは、隣接した２つの変化量における偏差である。平均化前後の回路の差電流を比較することにより、平均化処理により、ＤＮＬがどの程度改善されたかを把握することができる。
【００７０】
まず、図８に示すように平均化しないＡ／Ｄ変換器について検討する。（１１）式より、ｉ番目のコンパレータ１の出力電流Ｉ'_i,cmpは、（２６）式のようになる。
【００７１】

同様に、i+1番目のコンパレータ１の出力電流Ｉ'_i+1,cmpは、（２７）式のようになる。
【００７２】

また、差電流δＩ'は、（２８）式のようになる。
【００７３】

また、分散σ²δ_i'は、（２９）式のようになる。
【００７４】

同様に、図８の場合、（１０）式より、ｉ番目と(i+1)番目のコンパレータ１の出力はそれぞれ、（３０）式および（３１）式のようになる。
【００７５】

（３０）式と（３１）式より、差電流δＩは（３２）式のようになる。
【００７６】
δＩ＝ｇｍ_i,i×（Ｖ_oi-1−Ｖ_oi+2） …（３２）
また、差電流δＩの分散は、（３３）式のようになる。
【００７７】

（２９）式と（３３）式を比較すると、プリアンプ３に依存する出力のばらつき（右辺第１項）は９分の１に減少し、第２項は３分の１に減少し、第３項は３倍に増加する。また、１ＬＳＢの幅とプリアンプ３のゲインに依存する付加的なエラーが生じる。上述したように、第１項を比較する限りは、この付加的なエラーは比較的小さい。
【００７８】
このように、本実施形態のＡ／Ｄ変換器では、ＤＮＬを３分の１に減らすことができる。また、隣接するＮ個のプリアンプ３の差動出力電圧が多入力差動増幅部４ａに入力される場合には、ＤＮＬをＮ分の１に減らすことができる。
【００７９】
図１のようにＡ／Ｄ変換器を構成すると、最も電圧値の高い基準電圧（最大基準電圧）に対応する多入力差動増幅部４ａと、最も電圧値の低い基準電圧（最小基準電圧）に対応する多入力差動増幅部４ａには、図４に示すようにダミーのプリアンプ３ａ，３ｂ（第１および第２のダミー信号出力部）が接続される。
【００８０】
図５（ａ）および図５（ｂ）はそれぞれ、図４に示すダミーのプリアンプ３ａ，３ｂの詳細構成を示す回路図である。図４に示すプリアンプ３ｂの出力電圧Ｖoは、（３４）式で表される。
【００８１】
Ｖo＝−Ｒ_L×ｇｍ×（Ｖ_in−Ｖ_0,ref） …（３４）
（３４）式において、ｇｍはソース端子が互いに接続された差動トランジスタ対１１のトランスコンダクタンスである。また、基準電圧Ｖ_2,ref、Ｖ_1,ref、Ｖ_0,refの間には（３５）式の関係が成り立つ。
【００８２】
Ｖ_2,ref−Ｖ_1,ref＝Ｖ_1,ref−Ｖ_0,ref＝１ＬＳＢ …（３５）
したがって、（３４）式中の（Ｖ_in−Ｖ_0,ref）は、（３６）式で表される。
【００８３】

（３６）式を（３４）式に代入することにより、（３７）式が得られる。
【００８４】
Ｖo＝−Ｒ_L×[ｇｍ×(Ｖ_in−Ｖ_1,ref)＋ｇｍ×(Ｖ_2,ref−Ｖ_1,ref) …（３７）
（３７）式より、プリアンプ３は図４のような回路で実現可能である。
【００８５】
このように、アナログ入力電圧Ｖ_inの電圧範囲内の基準電圧のみを用いてダミーのプリアンプ３を構成することができる。すなわち、アナログ入力電圧Ｖ_inの電圧範囲外の基準電圧Ｖ_0,refを、（３７）式に示すように、アナログ入力電圧Ｖ_inの電圧範囲内の基準電圧Ｖ_1,refやＶ_2,refで代用することができる。
【００８６】
同様に、ダミーのプリアンプ３ａについても、アナログ入力電圧Ｖ_inの電圧範囲該の基準電圧Ｖ_N+1,refを、アナログ入力電圧Ｖ_inの電圧範囲内の基準電圧Ｖ_N,refやＶ_N-1,refで代用することができる。
【００８７】
図１では、隣接する３つのプリアンプ３の出力電圧を用いて平均化処理を行っているが、平均化処理のために組み合わされるプリアンプ３の個数は、プリアンプ３の線形動作範囲や１ＬＳＢの幅に依存し、３個に限定されない。
【００８８】
本実施形態のような平均化処理を行うと、結果的には図９と同様の効果が得られるが、抵抗が不要であるため、コストアップになることがなく、消費電力も少なくて済む。また、抵抗が不要になることで、高周波動作を妨げる寄生容量による影響も受けにくくなる。さらに、回路規模の増大も抑制できる。
【００８９】
上述した実施形態では、プリアンプ３から差動信号を出力する例を説明したが、図６に示すように、各プリアンプ４ａから単一の差電圧信号を出力してもよい。この場合、多入力差動増幅部４ａの差動入力端子の片側は、アナロググランドに接続すればよい。これにより、多入力差動増幅部４ａは、図１と同様の平均化処理を行うことができる。
【００９０】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数の第１の比較信号出力部の出力を、インピーダンス素子を用いることなく平均化した結果に基づいてＡ／Ｄ変換を行うため、第１の比較信号出力部それぞれのオフセットの影響を相殺でき、高精度にＡ／Ｄ変換を行うことができる。また、抵抗等のインピーダンス素子が不要になるため、コストアップにならなくなり、消費電力を抑制できるとともに、回路規模も削減できる。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄ変換器の一実施形態の概略構成を示すブロック図。
【図２】図１の特性を示す図。
【図３】（ａ）は図８や図９の二入力差動増幅部４の典型的な回路図、（ｂ）は図１の多入力差動増幅部４ａの詳細構成を示す回路図。
【図４】ダミーのプリアンプを有するフラッシュＡＤＣのブロック図。
【図５】（ａ）は図４のプリアンプ３ａの詳細構成を示す回路図、（ｂ）はプリアンプ３ｂの詳細構成を示す回路図。
【図６】各プリアンプから単一の差電圧信号を出力するＡＤＣのブロック図。
【図７】従来のフラッシュＡＤＣの基本構成を示すブロック図。
【図８】プリアンプを有するフラッシュＡＤＣの概略構成を示すブロック図。
【図９】プリアンプの出力段に抵抗を接続してオフセット低減を図った従来のブロック図。
【符号の説明】
１コンパレータ
２デジタルデコーダ
３プリアンプ
４二入力差動増幅部
４ａ多入力差動増幅部

Claims

それぞれ異なる電圧レベルの基準電圧が設定され、該基準電圧とアナログ入力電圧とを比較して両電圧の差電圧に応じた信号を出力する複数の比較器と、
これら比較器の出力に基づいて、前記アナログ入力電圧に対応するデジタル信号を生成するデジタル信号生成器と、を備えたＡ／Ｄ変換器において、
前記複数の比較器のそれぞれは、
自己の基準電圧とアナログ入力電圧との差電圧に応じた第１の信号を出力する第１の比較信号出力部と、
自己の前記第１の比較信号出力部から出力された前記第１の信号と、自己の基準電圧に近接した基準電圧が設定された他の前記比較器内の前記第１の比較信号出力部から出力された前記第１の信号との間で平均化処理を行った結果に基づいて、自己の基準電圧とアナログ入力電圧との差電圧に応じた第２の信号を出力する第２の比較信号出力部と、を備え、
最も電圧レベルの高い最大基準電圧よりもさらに高い電圧とアナログ入力電圧とを比較した結果を出力する第１のダミー信号出力回路と、
最も電圧レベルの低い最小基準電圧よりもさらに低い電圧とアナログ入力電圧とを比較した結果を出力する第２のダミー信号出力回路と、を備え、
前記デジタル信号生成器は、前記第２の信号に基づいて前記アナログ入力電圧に対応するデジタル信号を生成し、
前記第１のダミー信号出力回路の出力端子は、前記最大基準電圧に対応する前記第２の比較信号出力部の入力端子に接続され、
前記第２のダミー信号出力回路の出力端子は、前記最小基準電圧に対応する前記第２の比較信号出力部の入力端子に接続されることを特徴とするＡ／Ｄ変換器。
前記第１のダミー信号出力回路は、
第１および第２の差動トランジスタ対と、
前記第１および第２の差動トランジスタ対の第１の出力端子に共通に接続される負荷回路と、
前記第１の差動トランジスタ対の第２の出力端子に接続される第１の定電流源と、
前記第２の差動トランジスタ対の第２の出力端子に接続される第２の定電流源と、を有し、
前記第１の差動トランジスタ対の一方のトランジスタのゲート（ベース）端子にはアナログ入力電圧が印加され、他方のトランジスタのゲート（ベース）端子には前記最大基準電圧が印加され、
前記第２の差動トランジスタ対の一方のトランジスタのゲート（ベース）端子には前記最大基準電圧が印加され、他方のトランジスタのゲート（ベース）端子には前記最大基準電圧より一段階電圧が低い基準電圧が印加されることを特徴とする請求項１に記載のＡ／Ｄ変換器。
前記第２のダミー信号出力回路は、
第３および第４の差動トランジスタ対と、
前記第３および第４の差動トランジスタ対の第１の出力端子に共通に接続される負荷回路と、
前記第３の差動トランジスタ対の第２の出力端子に接続される第３の定電流源と、
前記第４の差動トランジスタ対の第２の出力端子に接続される第４の定電流源と、を有し、
前記第３の差動トランジスタ対の一方のトランジスタのゲート（ベース）端子にはアナログ入力電圧が印加され、他方のトランジスタのゲート（ベース）端子には前記最小基準電圧が印加され、
前記第４の差動トランジスタ対の一方のトランジスタのゲート（ベース）端子には前記最小基準電圧が印加され、他方のトランジスタのゲート（ベース）端子には前記最小基準電圧より一段階電圧が高い基準電圧が印加されることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。