JP6221012B1 - 製造過程の半導体ウェーハおよび製造過程関連のウェーハおよびシステムの周辺を保護する方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 235000012431 wafers Nutrition 0.000 title description 210
- 239000000463 material Substances 0.000 claims abstract description 176
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 239000000853 adhesive Substances 0.000 claims abstract description 82
- 230000001070 adhesive effect Effects 0.000 claims abstract description 82
- 238000012545 processing Methods 0.000 claims abstract description 8
- 239000008393 encapsulating agent Substances 0.000 claims description 23
- 238000009966 trimming Methods 0.000 claims description 2
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000005538 encapsulation Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 2
- 229920000840 ethylene tetrafluoroethylene copolymer Polymers 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L23/562—Protection against mechanical damage
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
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Abstract
Description
本出願は、2014年9月15日に出願された米国特許出願整理番号14/485,973“Methods of Protecting Peripheries of In−Process Semiconductor Wafers and Related In−Process Wafers and Systems”の出願日の利益を享受する権利を主張する。
製造過程の半導体ウェーハの活性表面、ならびにその活性表面上に配置された半導体ダイの積層を含む半導体デバイスは、封入材料内に少なくとも部分的に封入されることができる。例えば、封入材料は、活性表面上に配置された半導体デバイスを被覆して保護するために、キャリアによって支持された薄膜化半導体ウェーハの活性表面の一部の上に分布することができる。より詳細には、ウェーハの外径よりも小さい内径を有するモールド体がウェーハの周辺部分の周囲のウェーハの活性表面などの主要面と接触するために用いられることができる。いわゆるモールド化合物の形態での封入材料は、活性表面の上で、かつ各半導体デバイスの周囲で、モールド内に流れ込むことができる。封入材料は、硬化されることができ、モールドは、ウェーハの周辺との接触から除去されることができる。モールド体のウェーハ表面との接触は、ウェーハの端部にモールド化合物が到達することを防ぐことによって、汚染を防止する。
Claims (16)
- 半導体ウェーハを処理する方法であって、
封入材料内に、
半導体材料のウェーハの活性表面および各側面表面と、
前記ウェーハの前記活性表面上に配置された複数の半導体デバイスと、
前記ウェーハの裏側表面上に配置された接着材料の露出された側面表面と、
前記接着材料によって前記ウェーハに固定されたキャリア基板の側面表面のうちの少なくとも一部と、
を封入することと、
前記封入材料の少なくとも一部を除去することによって、前記接着材料の前記側面表面の少なくとも一部を露出することと、
前記ウェーハから前記キャリア基板を取り外すことと、
を含む、
方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の少なくとも一部を露出することは、前記封入材料の周辺から開始し、前記接着材料が露出されるまで内側に放射状に進行する前記封入材料の前記少なくとも一部をトリミングすることを含む、
請求項1に記載の方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の前記少なくとも一部を露出することは、前記接着材料の総厚のうちの1%から80%の間の深さに前記接着材料を露出することを含む、
請求項1に記載の方法。 - 前記接着材料の前記総厚のうちの1%から80%の間の前記深さに前記接着材料を露出することは、前記接着材料の前記総厚のうちの25%から65%の深さに前記接着材料を露出することを含む、
請求項3に記載の方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の前記少なくとも一部を露出することは、前記ウェーハの側面表面を露出するために、前記ウェーハの周辺から封入材料を除去することをさらに含む、
請求項1に記載の方法。 - 前記ウェーハの前記側面表面を露出するために、前記ウェーハの前記周辺から封入材料を除去することは、前記ウェーハの前記活性表面上に配置された前記封入材料の側面表面を、前記ウェーハの前記側面表面と少なくとも実質的に同一平面とさせることを含む、
請求項5に記載の方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の前記少なくとも一部を露出することは、前記ウェーハの周辺に近接した前記接着材料の一部を除去することをさらに含む、
請求項1に記載の方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の前記少なくとも一部を露出することは、前記ウェーハの周辺で、前記ウェーハの前記半導体材料の一部を除去することをさらに含む、
請求項1に記載の方法。 - 前記ウェーハの前記周辺で前記ウェーハの前記半導体材料の前記一部を除去することは、約0.05%から約5%の間の分だけ、前記ウェーハの直径を減少させることを含む、
請求項8に記載の方法。 - 前記ウェーハの前記周辺で、前記ウェーハの前記半導体材料の前記一部を除去することは、約10mm以下だけ前記ウェーハの直径を減少させることを含む、
請求項8に記載の方法。 - 前記封入材料の前記少なくとも一部を除去することによって、前記接着材料の前記側面表面の少なくとも一部を露出することは、前記キャリア基板の前記少なくとも側面表面上の前記封入材料の一部を残すことをさらに含む、
請求項1に記載の方法。 - 前記ウェーハの前記活性表面および各側面表面、前記複数の半導体デバイス、前記接着材料の前記露出された側面表面および前記キャリア基板の前記側面表面の前記少なくとも一部を前記封入材料内に封入することは、
前記ウェーハ、前記複数の半導体デバイス、前記接着材料の前記露出された表面、前記キャリア基板の前記側面表面の前記少なくとも一部を、前記ウェーハの外径よりも大きい内径を示すモールド凹部内に配置することと、
前記モールド凹部内に封入材料を流し込むことと、
前記封入材料を硬化させることと、
を含む、
請求項1に記載の方法。 - 前記ウェーハの前記外径よりも大きい前記内径を示す前記モールド凹部内に前記ウェーハを配置することは、前記ウェーハの前記外径よりも約0.001%から約10%の間の分だけ大きい前記内径を示す前記モールド内に前記ウェーハを配置することを含む、
請求項12に記載の方法。 - 前記ウェーハの前記外径よりも大きい前記内径を示す前記モールド凹部内に前記ウェーハを配置することは、前記ウェーハの前記外径よりも約5mm以下大きい、前記内径を示す前記モールド内に前記ウェーハを配置することを含む、
請求項12に記載の方法。 - 前記ウェーハの前記活性表面上に配置された前記複数の半導体デバイスを封入することは、前記ウェーハの前記活性表面上に半導体ダイの積層の少なくとも側面表面を包囲することを含む、
請求項1に記載の方法。 - 前記ウェーハから前記キャリア基板を取り外すことは、前記接着材料を加熱することと、前記ウェーハから前記キャリア基板を取り外すために、前記キャリア基板および前記ウェーハのうちの他方に対して側方向に、前記キャリア基板および前記ウェーハのうちの少なくとも一つを動かすことを含む、
請求項1に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/485,973 | 2014-09-15 | ||
US14/485,973 US9337064B2 (en) | 2014-09-15 | 2014-09-15 | Methods of protecting peripheries of in-process semiconductor wafers and related in-process wafers and systems |
PCT/US2015/048600 WO2016043993A1 (en) | 2014-09-15 | 2015-09-04 | Methods of protecting peripheries of in-process semiconductor wafers and related in-process wafers and systems |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6221012B1 true JP6221012B1 (ja) | 2017-10-25 |
JP2017535064A JP2017535064A (ja) | 2017-11-24 |
Family
ID=55455444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017513492A Active JP6221012B1 (ja) | 2014-09-15 | 2015-09-04 | 製造過程の半導体ウェーハおよび製造過程関連のウェーハおよびシステムの周辺を保護する方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9337064B2 (ja) |
EP (1) | EP3195351B1 (ja) |
JP (1) | JP6221012B1 (ja) |
KR (1) | KR101831569B1 (ja) |
CN (1) | CN106796879B (ja) |
TW (1) | TWI591700B (ja) |
WO (1) | WO2016043993A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107210269B (zh) * | 2015-03-11 | 2020-07-28 | 英特尔公司 | 利用应变重分布层的可拉伸电子器件制造方法 |
US10886420B2 (en) | 2016-04-08 | 2021-01-05 | Ams Sensors Singapore Pte. Ltd. | Thin optoelectronic modules with apertures and their manufacture |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6417108B1 (en) * | 1998-02-04 | 2002-07-09 | Canon Kabushiki Kaisha | Semiconductor substrate and method of manufacturing the same |
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WO2002020236A2 (en) | 2000-09-08 | 2002-03-14 | Asm Technology Singapore Pte Ltd. | A mold |
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-
2014
- 2014-09-15 US US14/485,973 patent/US9337064B2/en active Active
-
2015
- 2015-09-04 CN CN201580053954.1A patent/CN106796879B/zh active Active
- 2015-09-04 WO PCT/US2015/048600 patent/WO2016043993A1/en active Application Filing
- 2015-09-04 KR KR1020177008014A patent/KR101831569B1/ko active IP Right Grant
- 2015-09-04 JP JP2017513492A patent/JP6221012B1/ja active Active
- 2015-09-04 EP EP15841574.5A patent/EP3195351B1/en active Active
- 2015-09-07 TW TW104129557A patent/TWI591700B/zh active
Also Published As
Publication number | Publication date |
---|---|
CN106796879A (zh) | 2017-05-31 |
EP3195351A4 (en) | 2018-05-23 |
EP3195351A1 (en) | 2017-07-26 |
JP2017535064A (ja) | 2017-11-24 |
US20160079094A1 (en) | 2016-03-17 |
KR101831569B1 (ko) | 2018-04-04 |
TWI591700B (zh) | 2017-07-11 |
KR20170038082A (ko) | 2017-04-05 |
US9337064B2 (en) | 2016-05-10 |
WO2016043993A1 (en) | 2016-03-24 |
EP3195351B1 (en) | 2019-03-20 |
CN106796879B (zh) | 2018-08-07 |
TW201618170A (zh) | 2016-05-16 |
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