JP6192192B2 - 不揮発性メモリインターフェース - Google Patents

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Description

コンピューティングデバイスは、情報を格納するのに用いられ得るストレージを含み得る。情報は、例えば、データ及び／または複数の実行可能命令を含み得る。ストレージは、一次記憶装置及び二次記憶装置を含み得る。一次記憶装置は、例えば、プロセッサ用の内部ストレージを提供し得る。二次記憶装置は、例えば、プロセッサ用の外部ストレージを提供し得る。プロセッサは、１つまたは複数のバスを介してストレージへアクセスし得る。複数のバスは、プロセッサとストレージとの間で情報を伝達するのに用いられ得る。
本明細書に組み込まれてその一部を構成する複数の添付の図面は、本明細書において説明される１つまたは複数の実施形態を図示し、説明と共にこれら複数の実施形態を説明する。複数の図面は、以下の通りである。
コンピューティングデバイスの一例のブロック図を示す。 複数のトランザクションに関連付けられ得る複数の段階の複数の例を示す。 読み取りトランザクションに関連付けられ得るタイミングダイアグラムの一例を示す。 書き込みトランザクションに関連付けられ得るタイミングダイアグラムの一例を示す。 読み取りトランザクション中にホストによって実行され得る複数の例示的動作のフロー図を示す。 読み取りトランザクション中にホストによって実行され得る複数の例示的動作のフロー図を示す。 読み取りトランザクション中にクライアントによって実行され得る複数の例示的動作のフロー図を示す。 読み取りトランザクション中にクライアントによって実行され得る複数の例示的動作のフロー図を示す。 書き込みトランザクション中にホストによって実行され得る複数の例示的動作のフロー図を示す。 書き込みトランザクション中にホストによって実行され得る複数の例示的動作のフロー図を示す。 読み取りトランザクション中にクライアントによって実行され得る複数の例示的動作のフロー図を示す。 読み取りトランザクション中にクライアントによって実行され得る複数の例示的動作のフロー図を示す。 コンピューティングデバイスの別の例のブロック図を示す。
以下の詳細な説明は、複数の添付の図面を参照する。複数の異なる図面における複数の同一の参照番号は、複数の同一または類似のエレメントを識別し得る。また、以下の詳細な説明は、本発明を限定するものではない。コンピューティングデバイスは、当該コンピューティングデバイスが情報（例えば、データ、複数のコンピュータ実行可能命令）を格納するのに用い得るストレージを含んでよい。ストレージは、揮発性及び／または不揮発性であってよい。揮発性ストレージは、電力がコンピューティングデバイスから落とされた後に失われ得る情報を格納するのに用いられてよい。不揮発性ストレージは、コンピューティングデバイスへの電力が失われた後に存続（持続）する情報を格納するのに用いられてよい。
例えば、コンピューティングデバイスは、中央処理ユニット（ＣＰＵ）及びストレージを含んでよい。ストレージは、例えば、揮発性メモリと不揮発性メモリ（ＮＶＭ）を含んでよい。揮発性メモリは、コンピューティングデバイスから電力が落とされた後に失われ得る情報用のストレージを提供してよい。一方、ＮＶＭは、コンピューティングデバイスから電力が落とされた後に持続する情報用のストレージを提供してよい。ＣＰＵは、コンピューティングデバイスに対して電力が回復された後に持続される情報をＮＶＭから取り戻し得る。ストレージは、情報を格納するのに用いられ得る１つまたは複数のメモリデバイスを含んでよい。メモリデバイスは、メモリデバイスにおいて情報を格納するのに用いられ得る１つまたは複数のメモリセルを含み得る１つまたは複数のアレイを備えてよい。
メモリセルは、アドレスに関連付けられてよい。当該アドレスは、メモリセルを識別するのに用いられてよい。情報は、当該アドレスを用いて、メモリセルに書き込まれ及び／またはメモリセルから読み取られ得る。例えば、メモリデバイスにおけるメモリセルは、特定のアドレス（例えば、０ｘ１００）に関連付けられ得る。書き込みトランザクションは、当該アドレスと、メモリセルに書き込まれるデータとを特定し得る。アドレスは、メモリセルを識別するのに用いられてよく、データは、それが識別された後に当該メモリセルに書き込まれてよい。
ストレージは、当該ストレージを含むデバイスに対してコマンドを発行することによって、アクセス（例えば、読み取り、書き込み）され得る。コマンドは、バスを介してデバイスに伝達され得るトランザクションの一部であってよい。当該コマンドに関連付けられるデータはまた、バスを介して伝達されてもよい。バスは、デバイスに対してコマンド及び／またはデータを伝達用の複数の提供（例えば、複数のワイヤ）を含んでよい。
例えば、コンピューティングデバイスは、ＣＰＵとＮＶＭを含んでよい。ＣＰＵは、バスを介してＮＶＭに連結されてよい。バスは、ＣＰＵとＮＶＭとの間でコマンド及び／またはデータを伝達するのに用いられてよい。バスは、例えば、コマンド及び／またはデータを伝達するのに用いられ得る１つまたは複数のワイヤを含み得るポイントツーポイントバスであってよい。
ストレージは、１つまたは複数のストレージモジュールを含んでよい。ストレージモジュールは、ストレージに含まれる１つまたは複数のメモリデバイスを含んでよい。複数のストレージモジュールの複数の例は、限定されないが、複数のデュアルインラインメモリモジュール（ＤＩＭＭ）、複数のセキュアデジタル（ＳＤ）カード、複数のマルチメディアカード（ＭＭＣ）、複数のコンパクトフラッシュ（登録商標）（ＣＦ）カード、複数のメモリスティック、及び複数の単一インラインメモリモジュール（ＳＩＭＭ）を含んでよい。本明細書において説明される複数の技術は、コンピューティングデバイスにおいて実装されてよい。本明細書において説明される複数の技術を実装する複数のコンピューティングデバイスの複数の例は、限定されないが、複数のスマートフォーン、複数のタブレット、複数のウルトラブック、複数のラップトップ、複数のメインフレーム、複数のサーバ、及び複数のデスクトップコンピュータを含んでよい。
図１は、本明細書において説明される様々な技術を実装し得るコンピューティングデバイス１００の一例のブロック図を示す。図１を参照すれば、コンピューティングデバイス１００は、例えば、揮発性メモリ１２０、処理ロジック１３０、ホストコントローラ（ＨＣ）１４０、及び不揮発性メモリ１５０のような、様々なコンポーネントを含んでよい。
図１はコンピューティングデバイス１００の例示的実施形態を示すことに留意されたい。コンピューティングデバイス１００の複数の他の実施形態は、図１に示されている複数のコンポーネントより多くのコンポーネントまたはより少ないコンポーネントを含んでよい。さらに、複数のコンポーネントは、図１に示されているものと異なって配置されてよい。例えば、コンピューティングデバイス１００の実施形態は、インターネットのようなネットワークと通信を行うのに用いられ得る通信インターフェースを含んでよい。また、コンピューティングデバイス１００の他の複数の実施形態に含まれる様々なコンポーネントによって実行される複数の機能は、本明細書において説明されるものと異なる複数のコンポーネント中に分散されてよいことに留意されたい。
揮発性メモリ１２０は、コンピューティングデバイス１００用のストレージを提供してよい。ストレージは、例えば、データ及び／または複数のコンピュータ実行可能命令のような情報を格納するのに用いられてよい。ストレージは、例えば、コンピューティングデバイス１００用のキャッシュメモリ（例えば、レベル‐２（Ｌ２）キャッシュ）を実装し得る高速ストレージであってよい。揮発性メモリ１２０は、例えば、情報を格納するのに用いられ得る複数のメモリデバイスのような１つまたは複数のデバイスを含んでよい。
不揮発性メモリ１５０はまた、コンピューティングデバイス１００用のストレージを提供してもよい。ストレージは、例えば、より遅くてよく、揮発性メモリ１２０より高いストレージ容量を有してよい。ストレージは、情報を格納するのに用いられてよい。情報は、不揮発性メモリ１５０に含まれる１つまたは複数のデバイス上で格納されてよい。デバイスは、例えば、１つまたは複数のメモリデバイスを含んでよい。
揮発性メモリデバイスは、電力がメモリデバイスから落とされた場合にメモリデバイスに格納されている情報を失われ得るメモリデバイスであってよい。不揮発性メモリデバイスは、電力がメモリデバイスから落とされた場合にメモリデバイスに格納されている情報を保持し得るメモリデバイスであってよい。複数のメモリデバイスの複数の例は、複数のダイナミックＲＡＭ（ＤＲＡＭ）デバイス、複数のフラッシュメモリデバイス、複数のスタティックＲＡＭ（ＳＲＡＭ）デバイス、複数のゼロキャパシタＲＡＭ（ＺＲＡＭ）デバイス、複数のツイントランジスタＲＡＭ（ＴＴＲＡＭ）デバイス、複数のリードオンリメモリ（ＲＯＭ）デバイス、複数の強誘電体トランジスタＲＡＭ（ＦｅＴＲＡＭ）デバイス、複数の磁気抵抗ＲＡＭ（ＭＲＡＭ）デバイス、複数の３次元（３Ｄ）クロスポイントメモリデバイス（例えば、複数の相変化メモリ（ＰＣＭ）デバイス）、複数のナノワイヤベースデバイス、複数の抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、複数のシリアル電気的消去可能プログラマブルＲＯＭ（ＳＥＥＰＲＯＭ）デバイス、複数のスピントランスファトルク（ＳＴＴ）ＭＲＡＭデバイス、及び複数のシリアルフラッシュデバイスを含む。
処理ロジック１３０は、情報を解釈、実行、及び／またはそうでなければ処理をするロジックを含んでよい。情報は、例えば、揮発性メモリ１２０及び／または不揮発性メモリ１５０に格納されてよい。情報は、例えば、データ及び／または複数のコンピュータ実行可能命令を含んでよい。
処理ロジック１３０は、様々な異種ハードウェアを含んでよい。例えば、ハードウェアは、１つまたは複数のプロセッサ、複数のマイクロプロセッサ、複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複数の特定用途向け命令セットプロセッサ（ＡＳＥＰ）、複数の特定用途向け集積回路（ＡＳＩＣ）、複数のコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、複数のグラフィックス処理ユニット（ＧＰＵ）、及び／または、例えば、情報を解釈、実行、操作、及び／またはそうでなければ処理をする複数の他の種類の処理ロジック、のいくつかの組み合わせを含んでよい。処理ロジック１３０は、単一のコアまたは複数のコアを備えてよい。バス１６０、１７０，１８０及び１９０は、ポイントツーポイントバスであってよい。バス１６０、１７０，１８０及び１９０は、複数のコンポーネントの間で様々な信号を搬送するのに用いられ得る複数の導電体（例えば、複数のワイヤ）を含んでよい。複数の信号は、例えば、複数の制御信号及び／またはデータを含んでよい。例えば、バス１９０は、不揮発性メモリインターフェース（ＮＭＩ）１４６と不揮発性メモリ１５０との間で複数の信号を搬送するのに用いられ得る複数のワイヤを含み得るポイントツーポイントバスであってよい。複数の信号は、様々な制御信号及びデータを含んでよい。複数の信号は、複数の個別のワイヤによって搬送され得る。例えば、第１ワイヤは、ＮＭＩ１４６と不揮発性メモリとの間で要求及びデータ情報を搬送するのに用いられてよい。第２ワイヤは、当該要求及びデータ情報を取得（例えば、読み取り、受信）するのに用いられえるストローブ情報を搬送するのに用いられ得る。第３ワイヤは、不揮発性メモリ１５０が、不揮発性メモリ１５０からＮＭＩ１４６になどの情報を伝達すべく、第１及び第２ワイヤの所有権を許可され済みか否かを示すのに用いられてよい。ＨＣ１４０は、情報がコンピューティングデバイス１００における様々なコンポーネントの間で伝達されることを可能にし得るロジックを含んでよい。当該複数のコンポーネントは、例えば、揮発性メモリ１２０、処理ロジック１３０及び／または不揮発性メモリ１５０を含んでよい。情報は、複数のコンポーネントをＨＣ１４０に連結するバス１６０，１７０，１８０、及び１９０を介して、当該複数のコンポーネントの間で伝達され得る。
ＨＣ１４０は、コンピューティングデバイス１００における様々なコンポーネントの間で複数のインターフェースとして用いられ得るロジックを含んでよい。複数のインターフェースは、情報が複数のコンポーネントの間で交換（例えば、伝達）されることを可能にし得る。複数のインターフェースは、例えば、揮発性メモリインターフェース（ＶＭＩ）１４２とＮＭＩ１４６を含んでよい。ＶＭＩ１４２は、処理ロジック１３０を揮発性メモリ１２０とインターフェースするのに用いられてよい。ＮＭＩ１４６は、処理ロジック１３０を不揮発性メモリ１５０とインターフェースするのに用いられてよい。
ＶＭＩ１４２は、バス１６０と１７０を介して揮発性メモリ１２０と処理ロジック１３０との間で情報が通信（例えば、伝達）されることを可能にし得るロジックを含んでよい。具体的には、ＶＭＩ１４２は、バス１６０を介してＶＭＩ１４２と揮発性メモリ１２０との間で情報が通信されることを可能にし得るロジックを含んでよい。さらに、ＶＭＩ１４２は、バス１７０を介して処理ロジック１３０とＶＭＩ１４２との間で情報が通信されることを可能にし得るロジックを含んでよい。情報は、例えば、複数のコマンド及び／またはデータを含んでよい。ＶＭＩ１４２に含まれ得るロジックの複数の例は、複数のステートマシン、複数のバストランシーバ、複数のレジスタ、及び／または他のロジックを含んでよい。
ＮＭＩ１４６は、バス１８０と１９０を介して不揮発性メモリ１５０と処理ロジック１３０との間で情報が通信されることを可能にし得るロジックを含んでよい。具体的には、ＮＭＩ１４６は、バス１８０を介してＮＭＩ１４６と処理ロジック１３０との間で情報を通信するのに用いられ得るロジックを含んでよい。さらに、ＮＭＩ１４６は、バス１９０を介して不揮発性メモリ１５０とＮＭＩ１４６との間で情報を通信するのに用いられ得るロジックを含んでよい。ＮＭＩ１４６に含まれ得るロジックは、例えば、複数のステートマシン、複数のバストランシーバ、複数のレジスタ、及び／または他のロジックを含んでよい。
情報は、例えば、複数の要求及び／またはデータを含んでよい。複数の要求は、コマンド情報（例えば、読み取りコマンド、書き込みコマンド）及び／またはアドレス情報（例えば、読み取られるアドレス、書き込まれるアドレス）を含んでよい。情報は、複数のトランザクションを用いて通信されてよい。
トランザクションは、バスを介して２つのエンティティの間で情報を通信するのに用いられ得る。例えば、情報は、複数のトランザクションを用いてバス１９０を介してＮＭＩ１４６と不揮発性メモリ１５０との間で通信され得る。トランザクションを用いて通信される情報は、例えば、要求、データ、及び／または応答情報を含んでよい。
トランザクションは、特定の種類のものであってよい。例えば、トランザクションは、書き込みトランザクションまたは読み取りトランザクションであってよい。書き込みトランザクションは、例えば、不揮発性メモリ１５０にのように、ストレージに情報を書き込むのに用いられてよい。読み取りトランザクションは、例えば、不揮発性メモリ１５０からのように、ストレージから情報を読み取るのに用いられてよい。トランザクションは、多数の段階を含んでよい。例えば、トランザクションは、要求段階、データ段階、及び／または応答段階を含んでよい。段階は、当該段階中に複数のエンティティの間で伝達され得る複数の特定の種類の情報に伴われてよい。例えば、要求段階中にコマンド及び／またはアドレス情報は、当該複数のエンティティの間で伝達され得る。
図２は、バス１９０のようなバスを介し、ＮＭＩ１４６と不揮発性メモリ１５０のような複数のエンティティの間で伝達され得る、読み取りトランザクションと書き込みトランザクションに関連付けられ得る複数の例示的段階を示す。図２を参照すれば、参照番号２２０は、（１）タイムラインと（２）読み取りトランザクション中に伝達され得る情報を含む。参照番号２６０は、（１）タイムラインと（２）書き込みトランザクションに関連付けられ得る複数の段階で伝達され得る情報を含む。
読み取りトランザクションは、要求段階、データ段階、及び応答段階を含んでよい。要求段階は、時間２３０ａで発生し得る。要求段階は、バスを介して複数のエンティティの間で要求２４０ａを伝達することを含み得る。要求２４０ａは、例えば、プリアンブル、コマンド、及び／またはアドレスを含んでよい。コマンドは、実行される動作（本例においては読み取り動作）を識別し得る。アドレスは、読み取られる位置を識別し得る。
プリアンブルは、要求２４０ａを取得する準備するのに用いられてよい。準備は、例えば、プリアンブルを用いてバスから要求２４０ａを取得すべく整備することを含んでよい。プリアンブルは、当該整備を実行するのに用いられ得る複数のビットの所定のシーケンスを含んでよい。
例えば、複数のエンティティがＮＭＩ１４６と不揮発性メモリ１５０を含み、バスがバス１９０を含むことを仮定する。要求段階中に、要求２４０ａは、バス１９０を介してＮＭＩ１４６から不揮発性メモリ１５０に送信され得る。要求２４０ａは、プリアンブル、コマンド、及びアドレスを含んでよい。プリアンブルは、バス１９０からコマンドとアドレスを受信する準備をすべく、不揮発性メモリ１５０によって用いられ得る複数のビットの所定のシーケンスを含んでよい。コマンドは、不揮発性メモリ１５０によって実行される読み取り動作を識別し得る。アドレスは、読み取られる、不揮発性メモリ１５０における位置を識別し得る。データ段階は、要求段階の後に開始し得る。データ段階は、エンティティが要求を処理し得る時間２３０ｂを含んでよい。例えば、データ段階中に、不揮発性メモリ１５０は、上述の要求を処理し得る。ここで、処理は、例えば、アドレスによって識別される位置で不揮発性メモリ１５０からデータ２４０ｂを読み取ることを含んでよい。
データ段階はまた、複数のエンティティの間でデータ２４０ｂが伝達される時間２３０ｃを含んでもよい。例えば、データ２４０ｂを読み取った後に、データ２４０ｂは、バス１９０を介して不揮発性メモリ１５０からＮＭＩ１４６に伝達され得る。時間２３０ｄでは、要求は、応答段階に入り得る。応答段階は、要求に対して応答２４０ｃを送信することを含んでよい。応答２４０ｃは、要求が処理され済みという指示を提供し得る。応答２４０ｃは、応答２４０ｃを取得する準備するのに用いられ得るプリアンブルに先行されてよい。プリアンブルは、応答２４０ｃを取得する準備するのに用いられ得る。準備は、例えば、プリアンブルを用いてバスから応答２４０ｃを取得すべく整備することを含んでよい。プリアンブルは、当該整備を実行するのに用いられ得る複数のビットの所定のシーケンスを含んでよい。
例えば、応答段階中に、応答２４０ｃとプリアンブルは、バス１９０を介して不揮発性メモリ１５０からＮＭＩ１４６に送信され得る。応答２４０ｃは、要求が不揮発性メモリ１５０によって処理され済みという指示をＮＭＩ１４６に対して提供し得る。応答２４０ｃは、例えば、読み取り要求に関連付けられ得るステータスを含んでよい。ステータスは、不揮発性メモリ１５０で実行される読み取り動作が成功に実行されたか否かを示してよい。応答２４０ｃは、プリアンブルに先行されてよい。ＮＭＩ１４６は、バス１９０から応答２４０ｃを受信する準備すべく、プリアンブルを用いてよい。準備は、上において説明されたように、整備を含んでよい。
次に参照番号２６０を参照すれば、書き込みトランザクションはまた、要求段階、データ段階、及び応答段階を含んでもよい。時間２７０ａでは、要求段階は、要求２８０ａを含んでよい。要求２８０ａは、例えば、プリアンブル、コマンド、及び／またはアドレスを含んでよい。プリアンブルは、コマンド及び／またはアドレスを受信するのに用いられてよい。コマンドは、書き込みオペレーションが実行されることを示してよく、アドレスは、データが書き込まれる位置を識別し得る。
例えば、複数のエンティティがＮＭＩ１４６と不揮発性メモリ１５０を含み、バスがバス１９０を含むことを仮定する。要求段階中に、要求２８０ａは、バス１９０を介してＮＭＩ１４６から不揮発性メモリ１５０に送信され得る。要求２８０ａは、プリアンブル、コマンド、及びアドレスを含んでよい。プリアンブルは、コマンドとアドレスを受信する準備すべく、不揮発性メモリ１５０によって用いられてよい。準備は、上において説明されたように、整備を含んでよい。コマンドは、不揮発性メモリ１５０によって実行される書き込みオペレーションを識別し得る。アドレスは、書き込まれる、不揮発性メモリ１５０における位置を識別し得る。データ段階は、要求段階の後に発生してよい。データ段階中に、書き込まれるデータ２８０ｂは、時間２７０ｂで示されるように、複数のエンティティの間で伝達され得る。また、データ段階中に、時間２７０ｃでは、データは、例えば、要求２８０ａにおいて識別される位置に書き込まれ得る。例えば、データ段階中に、データ２８０ｂは、バス１９０を介してＮＭＩ１４６から不揮発性メモリ１５０に伝達され得る。データ２８０ｂを受信した後、不揮発性メモリ１５０は、要求２８０ａに含まれるアドレスを用いて識別され得る、不揮発性メモリ１５０における位置にデータを書き込んでよい。応答段階は、時間２７０ｄで示されるようなデータ段階に続いてよい。応答段階中に、応答２８０ｃは、複数のエンティティの間で伝達され得る。応答２８０ｃは、例えば、書き込み要求に関連付けられるステータスを含んでよい。ステータスは、例えば、書き込み要求が成功に完了されたか否かを示してよい。
例えば、不揮発性メモリ１５０は、書き込みオペレーションが成功したか否かを示し得るステータスを含み得る応答２８０ｃを生成してよい。応答段階中に、不揮発性メモリ１５０は、バス１９０を介してＮＭＩ１４６に応答２８０ｃを伝達し得る。
様々な信号は、バス１９０を介してＮＭＩ１４６と不揮発性メモリ１５０との間で伝達され得る。バス１９０は、接続バス（例えば、ポイントツーポイントバス）であってよく、複数の信号のそれぞれは、例えば、バス１９０に含まれ得る複数の個別の接続（例えば、複数の導電性ワイヤ、複数の光学接続）上で搬送されてよい。複数の信号は、例えば、以下の表にリストされている複数の信号を含んでよい。
Figure 0006192192
上の表は、ＮＭＩ１４６と不揮発性メモリ１５０との間で伝達され得る複数の信号の複数の例を提供することに留意されたい。複数の他の信号はまた、例えば、バス１９０を介して、ＮＭＩ１４６と不揮発性メモリ１５０との間で伝達されてもよい。これらの複数の信号は、例えば、ＮＭＩ１４６及び／または不揮発性メモリ１５０の動作をリセットするのに用いられ得る信号、インピーダンスキャリブレーション用の参照を提供し得る信号、及び／または、例えば、バス１９０を介して伝達される情報のエラー検知及び／または訂正を提供し得る複数のチェックビット信号を含んでよい。なお、複数の他の信号は、例えば、電力管理用に用いられ得る複数の信号を含んでよい。例えば、低電力状態に入るように不揮発性メモリ１５０に指示すべく、ＮＭＩ１４６によって用いられ得る信号は、含まれ得る。例えば、低電力状態から出るように不揮発性メモリ１５０に指示すべく、ＮＭＩ１４６によって用いられ得る別の信号は、含まれ得る。
バス１９０を介して複数の信号を搬送する複数のワイヤは、例えば、不揮発性メモリ１５０及び／またはＮＭＩ１４６の状態に基づき複数の特定の信号を搬送すべく再利用され得ることに留意されたい。例えば、ＡＣＴ及びＲＲＤＹを搬送する複数のワイヤは、上に説明されたように、不揮発性メモリ１５０に関連付けられる電力状態を管理用に再利用されてよい。
不揮発性メモリ１５０とＮＭＩ１４６との間で伝達される複数の信号は、トランザクション中に様々な指示を提供すべく、様々な時間でアサートされ得、デアサートされ得る。図３は、例えば、ＮＭＩ１４６と不揮発性メモリ１５０の間で、読み取りトランザクション中に複数の信号の動作例のタイミングダイアグラム３００を示す。複数の信号は、バス１９０を介して不揮発性メモリ１５０とＮＭＩ１４６との間で伝達されてよい。
図３を参照すれば、時間３３０ａは、読み取りトランザクションの前に複数の信号の状態を表し得る。具体的には、時間３３０ａでは、上述のＡＣＴ、ＲＧＲＡＮＴ、ＲＱＲＤＹ、及びＲＲＤＹ信号はデアサートされ得る。さらに、ダイアグラム３００における複数の破線によって示されるように、上述のＤＱとＤＱＳは、高インピーダンス状態にあってよい。
時間３３０ｂでは、ＮＭＩ１４６は、ＮＭＩ１４６が送信する要求を有することを不揮発性メモリ１５０に対して示すべく、ＡＣＴ信号をアサートしてよい。ＡＣＴをアサートすることは、読み取りトランザクションの要求段階に入り済みのことを示してよい。不揮発性メモリ１５０は、ＡＣＴがアサートされたことを検知し得、ＤＱＳ上で要求に関連付けられるプリアンブルを受信する準備し得る。時間３３０ｃでは、ＮＭＩ１４６は、ＤＱＳ上でプリアンブルを伝達し始め得る。不揮発性メモリ１５０は、プリアンブルを受信してＮＭＩ１４６から要求を受信する準備をし得る。準備は、上において説明されたように、整備を含んでよい。
時間３３０ｄ及び３３０ｅでは、ＮＭＩ１４６は、ＤＱ上で要求を伝達し得る。さらに、ＮＭＩ１４６は、不揮発性メモリ１５０がＤＱから要求を取得するのに用い得るストローブ信号をＤＱＳ上で提供し得る。不揮発性メモリ１５０は、ストローブ信号を取得し得、時間３３０ｄ及び３３０ｅ中にＤＱから要求を取得すべく、当該ストローブ信号を用い得る。
時間３３０ｅでは、ＮＭＩ１４６は、ＲＱＲＤＹをデアサートし得る。不揮発性メモリ１５０は、ＮＭＩ１４６がＲＱＲＤＹをデアサートし済みのことを検知し得、ＤＱから要求を取得することを中断し得る。さらに、時間３３０ｆ及び３３０ｇでは、ＮＭＩ１４６は、ＤＱＳ上でポストアンブルを不揮発性メモリ１５０に伝達してよい。不揮発性メモリ１５０は、ポストアンブルを取得し得、要求段階から出たことを判断し得る。
時間３３０ｈでは、不揮発性メモリ１５０は、要求を処理してよい。ここで、処理することは、要求が読み取り要求と判断することと、当該要求において識別される位置で不揮発性メモリ１５０からデータを読み取ることとを含んでよい。
データが読み取られた後、不揮発性メモリ１５０は、時間３３０ｉで示されたように、不揮発性メモリ１５０がＮＭＩ１４６に情報を送信する準備ができたことをＮＭＩ１４６に示すべく、ＲＲＤＹをアサートしてよい。情報は、例えば、不揮発性メモリ１５０から読み取られたデータを含んでよい。ここで、ＲＲＤＹをアサートすることは、読み取りトランザクションのデータ段階に入ることを示してよい。
ＮＭＩ１４６は、ＲＲＤＹがアサートされ済みのことを判断してよく、時間３３０ｊで示されるように、ＤＱの所有権が許可され済みという指示を不揮発性メモリ１５０に送信すべく、ＲＧＲＡＮＴをアサートし得る。
ＲＧＲＡＮＴがアサートされ済みのことを検知し、アサートされたＲＧＲＡＮＴに基づいて不揮発性メモリ１５０がＤＱの所有権を許可され済みということを判断した後に、不揮発性メモリ１５０は、時間３３０ｋで示されるように、ＤＱＳ上でプリアンブルを伝達し始めてよい。ＮＭＩ１４６は、プリアンブルを取得してＤＱ上でデータを受信する準備し得る。準備は、上において説明されたように、整備を含んでよい。時間３３０ｍ及び３３０ｎでは、不揮発性メモリ１５０は、データ及び関連付けられるストローブ情報をそれぞれ、ＤＱとＤＱＳ上に伝達し得る。ＮＭＩ１４６は、ＤＱからデータを取得すべく、ストローブ情報を用いてよい。
時間３３０ｏでは、不揮発性メモリ１５０は、データ段階から出たことと、読み取りトランザクションの応答段階に入ったこととを示すべく、ＲＲＤＹをデアサートしてよい。ＲＲＤＹをデアサートした後、不揮発性メモリ１５０は、ＤＱ上で応答情報を伝達してよい。応答情報は、例えば、要求に関連付けられるステータスを含んでよい。ステータスは、例えば、要求が不揮発性メモリ１５０によって成功に処理されたか否かを示してよい。ＮＭＩ１４６は、ＤＱから応答情報を取得して応答情報を処理し得る。ここで、処理することは、例えば、要求が不揮発性メモリ１５０によって成功に処理されたか否かを判断することを含んでよい。
時間３３０ｏ及び３３０ｐでは、不揮発性メモリ１５０は、ＤＱＳ上でポストアンブルを伝達してよい。ＮＭＩ１４６は、ポストアンブルを取得して応答段階から出たことを判断し得る。応答段階から出たことを判断した後、ＮＭＩ１４６は、時間３３０ｑで示したように、ＲＧＲＡＮＴ信号をデアサートしてよい。図４は、例えば、ＮＭＩ１４６と不揮発性メモリ１５０の間で、書き込みトランザクション中に複数の信号の動作例のタイミングダイアグラム４００を示す。複数の信号は、バス１９０を介してＮＭＩ１４６と不揮発性メモリ１５０との間で伝達されてよい。図４を参照すれば、時間４３０ａは、書き込みトランザクションの前に複数の信号の状態を表してよい。具体的には、時間４３０ａでは、上述のＡＣＴ、ＲＧＲＡＮＴ、ＲＱＲＤＹ、及びＲＲＤＹ信号は、デアサートされてよい。さらに、上述のＤＱとＤＱＳは、ダイアグラム４００における複数の破線によって示されるように、高インピーダンス状態にあってよい。時間４３０ｂでは、ＮＭＩ１４６は、ＮＭＩ１４６が送信する要求を有することを不揮発性メモリ１５０に対して示すべく、ＡＣＴ信号をアサートしてよい。ＡＣＴをアサートすることは、書き込みトランザクションの要求段階に入り済みということを示してよい。不揮発性メモリ１５０は、ＡＣＴがアサートされたことを検知してＤＱＳ上で要求に関連付けられるプリアンブルを取得する準備し得る。時間４３０ｃでは、ＮＭＩ１４６は、ＤＱＳ上でプリアンブルを伝達し始めてよい。不揮発性メモリ１５０は、プリアンブルを取得してＮＭＩ１４６から要求を取得する準備してよい。準備することは、上において説明されたように、プリアンブルを用いて整備することを含んでよい。
時間４３０ｄ及び４３０ｅでは、ＮＭＩ１４６は、ＤＱ上で要求を伝達してよい。要求は、コマンドとアドレスを含んでよい。コマンドは、書き込み要求として要求を識別し得、アドレスは、データと共に書き込まれる、不揮発性メモリ１５０における位置を識別し得る。ＮＭＩ１４６は、不揮発性メモリ１５０がＤＱから要求を取得するのに用い得るストローブ信号をＤＱＳ上で提供してよい。不揮発性メモリ１５０は、ストローブ信号を受信して時間４３０ｄ及び４３０ｅ中にＤＱから要求を取得すべく、当該ストローブ信号を用いてよい。
時間４３０ｆでは、ＮＭＩ１４６は、ＲＱＲＤＹをデアサートしてよい。不揮発性メモリ１５０は、ＮＭＩ１４６がＲＱＲＤＹをデアサートし済みのことを検知してＤＱから要求を取得することを中断してよい。ＲＱＲＤＹは、要求がＮＭＩ１４６によってＤＱ上で伝達されている時間にアサートされてよく、ＤＱが要求情報を含まない場合に一時にデアサートされることに留意されたい。不揮発性メモリ１５０は、ＤＱがもはやアサートされていないことを検知して書き込みトランザクションの要求段階から出たこととトランザクションがデータ段階に入っていることを判断し得る。また、時間４３０ｆでは、ＮＭＩ１４６は、ＤＱ上でデータを伝達してよい。不揮発性メモリ１５０は、ＮＭＩ１４６によってＤＱＳ上で提供され得るストローブを用いてＤＱからデータを取得し得る。データは、不揮発性メモリ１５０に書き込まれるデータを含んでよい。時間４３０ｇでは、ＮＭＩ１４６は、ＤＱ上にデータを伝達することを完了し得る。時間４３０ｇでは、ＮＭＩ１４６は、ＮＭＩ１４６がもはやＤＱの所有権を有しないことを示し得るＡＣＴをデアサートしてよい。ＡＣＴをデアサートした後、時間４３０ｇ及び４３０ｈで示すように、ＮＭＩ１４６は、ＤＱＳ上でポストアンブルを伝達し得る。不揮発性メモリ１５０は、ポストアンブルを取得して書き込みトランザクションのデータ段階から出たことを判断し得る。
時間４３０ｊでは、不揮発性メモリ１５０は、要求によって特定されるアドレスによって識別され得る、不揮発性メモリ１５０における位置にデータを書き込み得る。その後、時間４３０ｋでは、不揮発性メモリ１５０は、不揮発性メモリ１５０が応答を送信する準備できたことをＮＭＩ１４６に対して示すべく、ＲＲＤＹをアサートしてよい。この時点では、書き込みトランザクションは、応答段階に入り得る。
ＮＭＩ１４６は、ＲＲＤＹがアサートされことを検知してよく、時間４３０ｍでは、ＲＧＲＡＮＴをアサートすることによって不揮発性メモリ１５０に対してＤＱの所有権を許可し得る。不揮発性メモリ１５０は、ＲＧＲＡＮＴがアサートされることを検知して不揮発性メモリ１５０がＤＱの所有権を許可され済みのことを判断してよい。時間４３０ｎ及び４３０ｏでは、不揮発性メモリ１５０は、ＤＱＳ上でプリアンブルを伝達してよい。ＮＭＩ１４６は、プリアンブルを取得してＤＱ上で応答を取得する準備し得る。準備することは、上において説明されたように、整備することを含んでよい。時間４３０ｐでは、不揮発性メモリ１５０は、ＤＱ上で応答を伝達してよい。さらに、時間４３０ｑでは、不揮発性メモリ１５０は、ＤＱ上で（ダイアグラム４００に「Ｐ」として示される）パディング情報を送信してよい。パディング情報は、応答を特定の長さ（例えば、特定の数のバイト）に「パッドアウト」するのに用いられてよい。
ＮＭＩ１４６は、ＤＱ上で応答とパディング情報を取得すべく、不揮発性メモリ１５０によってＤＱＳ上に提供される複数のストローブを用いてよい。ＮＭＩ１４６は、応答を処理してよい。ここで、処理することは、例えば、要求が成功に実行されることを応答が示したか否かを判断することを含んでよい。
時間４３０ｑ及び４３０ｒでは、不揮発性メモリ１５０は、ＤＱＳ上でポストアンブルを送信してよい。ＮＭＩ１４６は、ポストアンブルを受信して書き込みトランザクションの応答段階から出ていたことを判断し得る。その後、時間４３０ｓでは、ＮＭＩ１４６は、不揮発性メモリ１５０がもはやＤＱの所有権を有しないことを示すべく、ＲＧＲＡＮＴをデアサートし得る。
コンピューティングデバイス１００（図１）において、ＮＭＩ１４６は、不揮発性メモリ１５０に対するホストとして見なされてよく、不揮発性メモリ１５０は、ＮＭＩ１４６のクライアントとして見なされてよい。この関係は、例えば、エンティティがＤＱの所有権を制御し得ることに基づいて確立されてよい。上において説明されたように、ＮＭＩ１４６は、最初に所有権を要求することなく、ＤＱの所有権を取り得る。一方、不揮発性メモリ１５０は、ＲＲＤＹをアサートしてＤＱの所有権を要求し、不揮発性メモリ１５０がＤＱの所有権を取る前にＮＭＩ１４６が所有権を許可するまで待つ。ＮＭＩ１４６はどのエンティティがＤＱの所有権を有することを制御することが言える。従って、この動作に基づき、ＮＭＩ１４６は、ＮＭＩ１４６のクライアントである不揮発性メモリ１５０のホストと言える。
バス１９０を介してＮＭＩ１４６と不揮発性メモリ１５０との間の通信は、プロトコルに従ってよい。プロトコルは、１つまたは複数の規則の対象であってよい。例えば、プロトコルは、以下の複数の規則のうちの１つまたは複数の対象であってよい。
１）不揮発性メモリ１５０によるＲＲＤＹアサーションは、デアサートされているような、不揮発性メモリ１５０によってサンプリングされるＲＧＲＡＮＴに依存してよい。
２）ＮＭＩ１４６によるＲＧＲＡＮＴアサーションは、ＡＣＴと共にアサートされているような、ＮＭＩ１４６によってサンプリングされるＲＲＤＹとデアサートされているＲＱＲＤＹに依存してよい。最小アサーション期間は、ＮＭＩ１４６に関連付けられるクロック（ＮＭＩクロック）の事前に決定された数のクロックサイクルであってよい。例えば、ＮＭＩ１４６は、ＮＭＩクロックの２つのクロックサイクルのうちの最小値においてＲＧＲＡＮＴをアサートしてよい。
３）不揮発性メモリ１５０は、不揮発性メモリ１５０に関連付けられるクロック（不揮発性メモリクロック）の事前に決定された数のクロックサイクルにおいてＲＧＲＡＮＴアサーションをサンプリングした後にＤＱＳ上でプリアンブルを送信し始めてよい。例えば、不揮発性メモリ１５０は、不揮発性メモリクロックのうちの１つのクロックサイクルにおいてＲＧＲＡＮＴアサーションをサンプリングした後にＤＱＳ上でプリアンブルを送信し始めてよい。
４）ＲＧＲＡＮＴは、ＲＲＤＹがデアサートされる前にＮＭＩ１４６によってデアサートされてよい。代替的に、ＲＧＲＡＮＴは、ＮＭＩ１４６が、ＲＲＤＹがデアサートされ済みのことを検知した後に、デアサートされてよい。
５）ＲＲＤＹデアサーションは、トランザクションが完了した後に、またはトランザクションが完了する前にバス所有権を回復するＮＭＩ１４６に応答して、発生し得る。
６）ＮＭＩ１４６は、事前に決定された数のＮＭＩクロックサイクル（例えば、１つのＮＭＩクロックサイクル）において、デアサートされているようなＲＲＤＹをサンプリングした後に、ＤＱＳ上でプリアンブルを送信し始めてよい。プリアンブルが送信された後に事前に決定された時間において、ＮＭＩ１４６は、ＤＱ上で情報を送信し始めてよい。
７）ＲＧＲＡＮＴが不揮発性メモリ１５０によってデアサートされたようにサンプリングされた後、ＲＲＤＹは、不揮発性メモリ１５０によってデアサートされてよい。さらに、不揮発性メモリ１５０は、ＤＱとＤＱＳ上で情報を送信することを終了してよい。情報の送信は、情報に関連付けられる特定の境界（例えば、６４バイトの境界）上で終了され得る。ＲＲＤＹのデアサーションは、例えば、不揮発性メモリ１５０によって送信の終了を示してよい。
８）ＲＱＲＤＹアサーションは、ＤＱ上でＮＭＩ１４６によって送信される情報をエンベロープしてよい。例えば、ＲＱＲＤＹアサーションは、読み取りトランザクションにおいてＮＭＩ１４６によってＤＱ上で送信されるコマンド情報をエンベロープしてよい。
９）ＲＱＲＤＹは、事前に決定された期間（例えば、２つのＮＭＩクロック）においてデアサートされてよい。複数の要求段階が連続している場合、ＲＱＲＤＹは、アサートされたままで当該複数の段階の間ではデアサートされなくてよい。
１０）ＮＭＩ１４６は、読み取りトランザクションの要求段階が完了され済みの後、及び／または、書き込みトランザクションのデータ段階の後に、ＤＱ及び／またはＤＱＳをトライステートしてよい。
１１）ＡＣＴアサーションは、ＲＧＲＡＮＴとデアサートされているＲＲＤＹに依存してよい。
１２）ＡＣＴのデアサーションは、事前に決定される数のＮＭＩクロックサイクルの後に発生し得る。例えば、ＡＣＴのデアサーションは、ＮＭＩクロックのうちの１つのクロックサイクルの後に発生し得る。
図５Ａ―Ｂは、例えば、ＮＭＩ１４６のようなホストによって実行され得る読み取りトランザクションに関連付けられる複数の動作例のフロー図を示す。図５Ａを参照すれば、ブロック５１０では、ホストが送信する要求を有するという指示はクライアントに送信されてよい。例えば、ホストがＮＭＩ１４６で、クライアントが不揮発性メモリ１５０であることを仮定する。ブロック５１０では、ＮＭＩ１４６は、不揮発性メモリ１５０に対してＮＭＩ１４６が不揮発性メモリ１５０に送信する要求を有することを示すべく、ＡＣＴをアサートしてよい。
ブロック５２０では、読み取り要求がバスを介して送信されていることを示す指示は、クライアントに送信される。例えば、ＮＭＩ１４６は、読み取り要求がＤＱ上で不揮発性メモリ１５０に送信されていることを不揮発性メモリ１５０に対して示すべく、ＲＱＲＤＹをアサートしてよい。ブロック５３０では、読み取り要求は、バスを介してクライアントに送信されてよい。例えば、ＮＭＩ１４６は、ＤＱを介して不揮発性メモリ１５０に読み取り要求を送信してよい。
ブロック５４０では、クライアントが情報を送信する準備できたという指示は、取得され得る。例えば、不揮発性メモリ１５０は、読み取り要求を受信して読み取り要求を処理してよい。処理することは、例えば、読み取り要求に含まれ得るアドレスに基づいて識別され得る、不揮発性メモリ１５０における位置からデータを読み取ることを含んでよい。データが読み取られた後に、不揮発性メモリ１５０は、不揮発性メモリ１５０がＮＭＩ１４６にデータを送信する準備できたことを示すべく、ＲＲＤＹをアサートしてよい。ブロック５５０（図５Ｂ）では、クライアントがバスの所有権を有するという指示は、送信されてよい。例えば、ＮＭＩ１４６は、不揮発性メモリ１５０がＤＱの所有権を有することを不揮発性メモリ１５０に対して示すべく、ＲＧＲＡＮＴをアサートしてよい。ブロック５６０では、クライアントからの情報は、バスを介して取得されてよい。例えば、ＲＧＲＡＮＴがアサートされ済みのことを検知した後に、不揮発性メモリ１５０は、ＤＱを介してＮＭＩ１４６にデータを送信し始めてよく、ＮＭＩ１４６は、例えば、不揮発性メモリ１５０によってＤＱＳ上で送信されるストローブ信号を用いてＤＱからデータを読み取って良い。さらに、不揮発性メモリ１５０は、ＤＱを介してＮＭＩ１４６に応答情報を伝達してよく、ＮＭＩ１４６は、上において説明されたように、ＤＱから応答情報を読み取ってよい。
ブロック５７０では、情報がもはやバスを介してクライアントからホストに送信されていないという指示は、クライアントから取得されてよい。例えば、応答情報を送信した後に、不揮発性メモリ１５０は、ＤＱＳ上でポストアンブルを送信してよい。ポストアンブルは、情報がもはや不揮発性メモリ１５０によってＤＱ上で送信されていないことを示してよい。
ブロック５８０では、クライアントがもはやバスの所有権を有しないことを示す指示は送信されてよい。例えば、ＮＭＩ１４６は、不揮発性メモリ１５０がもはやＤＱの所有権を有していないことを不揮発性メモリ１５０に対して示すべく、ＲＧＲＡＮＴをデアサートしてよい。
図６Ａ―Ｂは、クライアントによって実行され得る読み取りトランザクションに関連付けられる複数の動作例のフロー図を示す。図６Ａを参照すれば、ブロック６１０では、ホストがクライアントに送信する要求を有するという指示は、ホストから取得されてよい。例えば、ホストがＮＭＩ１４６で、クライアントが不揮発性メモリ１５０であることを仮定する。ブロック６１０では、ＮＭＩ１４６は、ＮＭＩ１４６が不揮発性メモリ１５０に送信する要求を有することを示すべく、ＡＣＴをアサートしてよい。不揮発性メモリ１５０は、ＡＣＴがアサートされたことを検知してＮＭＩ１４６が不揮発性メモリ１５０に送信する要求を有することを判断してよい。ブロック６２０では、読み取り要求がバス上で送信されているという指示は、ホストから取得されてよい。例えば、ＮＭＩ１４６は、読み取り要求がＮＭＩ１４６によってＤＱバス上で送信されていることを不揮発性メモリ１５０に対して示すべく、ＲＱＲＤＹをアサートしてよい。ブロック６３０では、読み取り要求は、バスを介してホストから取得される。例えば、不揮発性メモリ１５０は、例えば、ＮＭＩ１４６によってＤＱＳ上で送信されるストローブ信号を用いて、ＤＱから読み取り要求を読み取ってよい。
ブロック６４０では、データは、読み取り要求に基づいて読み取られてよい。例えば、読み取り要求はアドレスを含んでよい。不揮発性メモリ１５０は、データを含む不揮発性メモリ１５０における位置を識別すべく、アドレスを用いてよい。不揮発性メモリ１５０は、不揮発性メモリ１５０における識別された位置からデータを読み取ってよい。
ブロック６５０（図６Ｂ）では、クライアントが情報を送信する準備できたという指示は、送信されてよい。例えば、不揮発性メモリ１５０からデータを読み取った後、不揮発性メモリ１５０は、ＲＲＤＹをアサートしてよい。ＮＭＩ１４６は、ＲＲＤＹがアサートされ済みのことを検知して不揮発性メモリ１５０が要求されるデータを送信する準備できたことを判断してよい。ブロック６６０では、クライアントがバスの所有権を有するという指示は取得されてよく、情報はバスを介してホストに送信されてよい。例えば、ＮＭＩ１４６は、上において説明されたように、ＲＧＲＡＮＴを用いて、不揮発性メモリ１５０に対してＤＱの所有権を許可してよい。不揮発性メモリ１５０が、自身がＤＱの所有権を有することを判断した後、不揮発性メモリ１５０は、上において説明されたように、ＤＱを介してＮＭＩ１４６にデータを送信してよい。
ブロック６７０では、情報がもはや送信されていないという指示は、バス上で送信される。例えば、不揮発性メモリ１５０は、情報がもはやＤＱ上で送信されていないことを示すべく、ＤＱＳを介してＮＭＩ１４６にポストアンブルを送信してよい。ブロック６８０では、クライアントがもはやバスの所有権を有しないことを示す指示は、ホストから取得されてよい。例えば、ＮＭＩ１４６は、不揮発性メモリ１５０がもはやＤＱの所有権を有していないことを不揮発性メモリ１５０に対して示すべく、ＲＧＲＡＮＴをデアサートしてよい。
図７Ａ―Ｂは、ホストによって実行され得る書き込みトランザクションに関連付けられる複数の動作例のフロー図を示す。図７Ａを参照して、ブロック７１０では、ホストが送信する要求を有するという指示は、送信されてよい。例えば、ホストがＮＭＩ１４６で、クライアントが不揮発性メモリ１５０であることを仮定する。ブロック７１０では、ＮＭＩ１４６は、ＮＭＩ１４６が不揮発性メモリ１５０に送信する要求を有することを不揮発性メモリ１５０に対して示すべく、ＡＣＴをアサートしてよい。不揮発性メモリ１５０は、ＡＣＴがアサートされたことを検知してＮＭＩ１４６が送信する要求を有することを判断してよい。
ブロック７２０では、要求がバスを介して送信されているという指示は、送信される。例えば、ＮＭＩ１４６は、要求がＱＤ上で送信されていることを不揮発性メモリ１５０に対して示すべく、ＲＱＲＤＹをアサートしてよい。ブロック７３０では、要求と書き込まれる情報は、バスを介して送信される。例えば、ＲＱＲＤＹをアサートした後、ＮＭＩ１４６は、ＱＤを介して不揮発性メモリ１５０に要求を送信してよい。要求が送信された後、ＮＭＩ１４６は、ＲＱＲＤＹをデアサートしてよい。ＮＭＩ１４６は、そうして、ＱＤを介して書き込まれるデータを不揮発性メモリ１５０に送信する。
ブロック７４０では、応答がクライアントからホストに送信する準備できたということを示し得る指示は、取得され得る。例えば、不揮発性メモリ１５０にデータを書き込んだ後、不揮発性メモリ１５０は、ＮＭＩ１４６に応答を送信するようにＱＤへのアクセスを要求すべく、ＲＲＤＹをアサートしてよい。ＮＭＩ１４６は、ＲＲＤＹがアサートされたことを検知して不揮発性メモリ１５０が応答を送信する準備できたことを判断してよい。
ブロック７５０（図７Ｂ）では、クライアントがバスの所有権を許可され済みのことを示す指示は、クライアントに送信されてよい。例えば、ＲＲＤＹがアサートされたことを検知した後、ＮＭＩ１４６は、不揮発性メモリ１５０に対してバスの所有権を許可すべく、ＲＧＲＡＮＴをアサートし得る。
ブロック７６０では、応答は、バスを介して取得されてよい。例えば、不揮発性メモリ１５０は、ＲＧＲＡＮＴがアサートされたことを検知してＮＭＩ１４６が不揮発性メモリ１５０に対してＱＤの所有権を許可したことを判断してよい。不揮発性メモリ１５０は、ＱＤを介してＮＭＩ１４６に応答を送信してよい。ＮＭＩ１４６は、上に説明されたように、ＱＤから応答を受信してよい。ブロック７７０では、応答がもはやバス上で送信されていないという指示は、取得されてよい。例えば、応答を送信した後、不揮発性メモリ１５０は、ＱＤＳ上でポストアンブルを送信してよい。ＮＭＩ１４６は、ポストアンブルを検知して応答がもはやバス上で送信されていないことを判断してよい。ブロック７８０では、クライアントがもはやバスの所有権を有しないという指示は、送信されてよい。例えば、ＮＭＩ１４６は、不揮発性メモリ１５０がもはやＤＱの所有権を有しないことを不揮発性メモリ１５０に対して示すべく、ＲＧＲＡＮＴをデアサートしてよい。
図８Ａ―Ｂは、クライアントによって実行され得る書き込みトランザクションに関連付けられる複数の動作例のフロー図を示す。図８Ａを参照すれば、ブロック８１０では、ホストが送信する要求を有するという指示は、取得されてよい。例えば、ホストがＮＭＩ１４６でクライアントが不揮発性メモリ１５０であることを仮定する。ＮＭＩ１４６は、ＮＭＩ１４６が送信する要求を有することを示すべく、ＡＣＴをアサートしてよい。不揮発性メモリ１５０は、ＡＣＴがアサートされたことを検知してＮＭＩ１４６が送信する要求を有することを判断してよい。
ブロック８２０では、書き込み要求がバスを介して送信されているという指示は、取得されてよく、ブロック８３０では、書き込み要求とデータは、取得されてよい。例えば、ＮＭＩ１４６は、ＤＱ上で要求が送信されていることを示すべく、ＲＱＲＤＹをアサートしてよい。不揮発性メモリ１５０は、上において説明されたように、ＲＱＲＤＹがアサートされたことを検知してＤＱから要求を読み取ってよい。ＮＭＩ１４６は、例えば、要求のコマンド部分が送信され済みで要求のデータ部分がＱＤ上で送信されていることを示すべく、ＲＱＲＤＹをデアサートしてよい。不揮発性メモリ１５０は、上において説明されたように、ＲＱＲＤＹがデアサートされ済みのことを検知してＤＱからデータを読み取ってよい。
ブロック８４０では、データは、不揮発性メモリに書き込まれる。例えば、要求を取得した後、不揮発性メモリ１５０は、要求を処理してよい。ここで、処理することは、要求が書き込み要求であることを判断することを含んでよい。不揮発性メモリ１５０はまた、要求に含まれ得るアドレスに基づいて書き込まれる、不揮発性メモリ１５０における位置を識別してもよい。ＤＱからデータを読み取った後、不揮発性メモリ１５０は、データを不揮発性メモリ１５０における識別された位置に書き込んでよい。
ブロック８５０（図８Ｂ）では、書き込み要求に対する応答が送信される準備できたということを示す指示は、送信されてよい。例えば、不揮発性メモリ１５０は、不揮発性メモリ１５０がＤＱを介して送信する応答を有することを示すべく、ＲＲＤＹをアサートしてよい。ＮＭＩ１４６は、ＲＲＤＹがアサートされ済みのことを検知して不揮発性メモリ１５０が送信する応答を有することを判断してよい。ブロック８６０では、クライアントに対してバスの所有権が許可され済みのことを示し得る指示は、取得されてよい。さらに、ブロック８６０では、応答は、クライアントによってホストに送信されてよい。例えば、ＮＭＩ１４６が、不揮発性メモリ１５０が送信する応答を有することを判断した後、ＮＭＩ１４６は、不揮発性メモリ１５０に対してＤＱの所有権を許可すべく、ＲＧＲＡＮＴをアサートしてよい。不揮発性メモリ１５０は、ＲＧＲＡＮＴがアサートされ済みのことを検知して不揮発性メモリ１５０がＤＱの所有権を有することを判断してよい。この判断をした後に、不揮発性メモリ１５０は、上に説明されたように、ＤＱを介してＮＭＩ１４６に応答を送信してよい。
ブロック８７０では、応答がもはやバス上で送信されていないという指示は、送信されてよい。例えば、不揮発性メモリ１５０は、応答がもはやＤＱ上で送信されていないことを示すべく、ＤＱＳ上でポストアンブルを送信してよい。
ブロック８８０では、バスの所有権がもはやクライアントに対して許可されていないことを示す指示は、取得され得る。例えば、ＮＭＩ１４６は、不揮発性メモリ１５０がもはやＤＱの所有権を有しないことを不揮発性メモリ１５０に対して示すべく、ＲＧＲＡＮＴをデアサートしてよい。不揮発性メモリ１５０は、ＲＧＲＡＮＴがもはやアサートされていないことを検知して不揮発性メモリ１５０がもはやＤＱの所有権を有しないことを判断してよい。
図９は、本明細書において説明されている複数の技術を実装し得るコンピューティングデバイス９００の別の例示的実施形態のブロック図を示す。図９を参照すれば、コンピューティングデバイス９００は、例えば、ロジック９２０、一次記憶装置９３０、二次記憶装置９５０、１つまたは複数の入力デバイス９６０、１つまたは複数の出力デバイス９７０、及び／またはより１つまたは複数の通信インターフェース９８０のような、様々なコンポーネントを含んでよい。図９は、コンピューティングデバイス９００の例示的実施形態を示すことに留意されたい。コンピューティングデバイス９００の複数の他の実施形態は、図９に示されている複数のコンポーネントより多くのコンポーネントまたはより少ないコンポーネントを含んでよい。さらに、複数のコンポーネントは、図９に示されているものと異なって配置されてよい。例えば、コンピューティングデバイス９００の実施形態において、二次記憶装置９５０は、「クラウド」ストレージを提供するリモートサイトにおいて含まれ得る。当該サイトは、例えば、インターネットのような通信ネットワークを介して、コンピューティングデバイス９００へアクセス可能であってよい。通信インターフェース９８０は、コンピューティングデバイス９００を通信ネットワークとインターフェースするのに用いられてよい。
また、コンピューティングデバイス９００の複数の他の実施形態に含まれる様々なコンポーネントによって提供される複数の特徴は、本明細書において説明されているものと異なる複数のコンポーネント中に分散されてよいことに留意されたい。コンピューティングデバイス９００は、コンピューティングデバイス９００における複数のコンポーネント中の通信を可能にし得る入力／出力（Ｉ／Ｏ）バス９１０を含んでよい。複数のコンポーネントは、例えば、ロジック９２０、二次記憶装置９５０、１つまたは複数の入力デバイス９６０、１つまたは複数の出力デバイス９７０、及び／または１つまたは複数の通信インターフェース９８０を含んでよい。通信は、例えば、Ｉ／Ｏバス９１０を介して複数の制御信号及び／またはデータを複数のコンポーネントの間で伝達することを伴ってよい。Ｉ／Ｏバス９１０を実装するのに用いられ得る複数のＩ／Ｏバスは、例えば、シリアルＡＴアタッチメント（ＳＡＴＡ）、周辺構成要素相互接続（ＰＣＩ）、ＰＣＩエクスプレス（ＰＣＩ−ｅ）、ユニバーサルシリアルバス（ＵＳＢ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、シリアルアタッチドＳＣＳＩ（ＳＡＳ）、またはいくつかの他のＩ／Ｏバスを含んでよい。
複数の入力デバイス９６０は、情報をコンピューティングデバイス９００に入力するのに用いられ得る１つまたは複数のデバイスを含んでよい。複数のデバイスは、例えば、キーボード、コンピュータマウス、マイク、カメラ、トラックボール、ジャイロスコープ式デバイス（例えば、ジャイロスコープ）、ミニマウス、タッチパッド、スタイラス、グラフィックスタブレット、タッチスクリーン、（アイソトニックまたはアイソメトリック）ジョイスティック、ポインティングスティック、加速度計、パームマウス、フットマウス、パック、眼球制御デバイス、フィンガーマウス、ライトペン、光射銃、ニューラルデバイス、目追跡デバイス、ステアリングホイール、ヨーク、ジョグダイヤル、スペースボール、方向性パッド、ダンスパッド、ソープマウス、ハプティックデバイス、触覚装置、マルチポイント入力デバイス、分離ポインティングデバイス、及び／またはいくつかの他の入力デバイスを含んでよい。
情報は、例えば、コンピュータマウスのようなポインティングデバイスを用いて、コンピューティングデバイス９００に入力され得る空間的（例えば、連続的、多次元の）データを含んでよい。情報はまた、例えば、キーボードを用いて入力され得るテキストのような複数の他の形態のデータを含んでもよい。
複数の出力デバイス９７０は、コンピューティングデバイス９００から情報を出力し得る１つまたは複数のデバイスを含んでよい。複数のデバイスは、例えば、陰極線管（ＣＲＴ）、プラズマディスプレイデバイス、発光ダイオード（ＬＥＤ）ディスプレイデバイス、液晶ディスプレイ（ＬＣＤ）デバイス、真空蛍光ディスプレイ（ＶＦＤ）デバイス、表面伝導型電子放出ディスプレイ（ＳＥＤ）デバイス、電界放出ディスプレイ（ＦＥＤ）デバイス、ハプティックデバイス、触覚装置、プリンタ、スピーカ、ビデオプロジェクタ、ボリューメトリックディスプレイデバイス、プロッタ、タッチスクリーン、及び／またはいくつかの他の出力デバイスを含んでよい。
複数の出力デバイス９７０は、例えば、ロジック９２０によって、コンピューティングデバイス９００から情報を出力すべく指示されてよい。出力デバイス９７０上で情報を出力することは、例えば、出力デバイス９７０上において情報を提示（例えば、表示、印刷）することを含んでよい。情報は、例えば、テキスト、複数のグラフィカルユーザインターフェース（ＧＵＩ）エレメント（例えば、複数のウィンドウ、複数のウィジェット、及び／または複数の他のＧＵＩエレメント）、オーディオ（例えば、音楽、複数の音声）、及び／または複数の出力デバイス９７０によって出力され得る他の情報を含んでよい。
複数の通信インターフェース９８０は、コンピューティングデバイス９００を、例えば、１つまたは複数の通信ネットワークとインターフェースするロジックを含んでよく、コンピューティングデバイス９００に、複数の通信ネットワークに連結されている１つまたは複数のエンティティ（例えば、複数のノード）と通信を行わせることを可能にし得る。複数の通信ネットワークは、例えば、インターネット、複数の広域ネットワーク（ＷＡＮ）、複数のローカルエリアネットワーク（ＬＡＮ）、３Ｇ及び／または４Ｇ（例えば、４Ｇロングタームエボリューション（ＬＴＥ））ネットワークを含んでよい。
複数の通信インターフェース９８０は、コンピューティングデバイス９００に、複数の通信ネットワークに連結されている複数のエンティティと通信を行わせることを可能にし得る、１つまたは複数の、トランシーバのような機構を含んでよい。複数の通信インターフェース９８０の複数の例は、内蔵型ネットワークアダプタ、ネットワークインターフェースカード（ＮＩＣ）、パーソナルコンピュータメモリカードインタナショナルアソシエーション（ＰＣＭＣＩＡ）ネットワークカード、カードバスネットワークアダプタ、無線ネットワークアダプタ、ユニバーサルシリアルバス（ＵＳＢ）ネットワークアダプタ、モデム、及び／またはコンピューティングデバイス１００を通信ネットワークとインターフェースするのに適した他のデバイスを含んでよい。
一次記憶装置９３０及び／または二次記憶装置９５０は、例えば、上において説明された複数のストレージモジュールのような１つまたは複数のストレージモジュールを含んでよい。コンピューティングデバイス９００は、一次記憶装置９３０に格納されている情報をロジック９２０と一次記憶装置９３０との間で伝達されることを可能にし得るメモリバス９９０を含んでよい。情報は、例えば、複数のコンピュータ実行可能命令及び／またはロジック９２０によって実行、操作及び／またはそうでなければ処理され得るデータを含んでよい。一次記憶装置９３０は、メモリバス９９０を介してロジック９２０へアクセス可能であってよい。一次記憶装置９３０は、情報を格納し得る有形で非一時的なストレージであってよい。情報は、複数のコンピュータ実行可能命令、及び／または、オペレーティングシステム（ＯＳ）９３２及びアプリケーション（ＡＰＰ）９３４またはそれらの複数の部分を実装し得るデータを含んでよい。情報は、ロジック９２０によって実行、翻訳、操作、及び／またはそうでなければ処理され得る。一次記憶装置９３０は、情報を格納し得る１つまたは複数のメモリデバイスを用いて実装されてよい。複数のメモリデバイスは、上において説明されたような複数の揮発性及び／または不揮発性メモリデバイスを含んでよい。
ＯＳ９３２は、例えば、（１）ＡＰＰ９３４の１つまたは複数の部分をロジック９２０上で実行（例えば、ロジック９２０によって実行）するようにスケジューリングし、（２）一次記憶装置９３０を管理し、及び（３）コンピューティングデバイス９００における様々なコンポーネント（例えば、複数の入力デバイス９６０、複数の出力デバイス９７０、複数の通信インターフェース９８０、二次記憶装置９５０）とこれらの複数のコンポーネントによって受信され及び／または送信される情報へのアクセスを制御することを含み得る様々な従来のオペレーティングシステム機能を実装し得る従来のオペレーティングシステムであってよい。
ＯＳ９３２を実装するのに用いられ得る複数のオペレーティングシステムの複数の例は、Ｌｉｎｕｘ（登録商標）オペレーティングシステム、マイクロソフト ウィンドウズ（登録商標）オペレーティングシステム、シンビアンオペレーティングシステム、Ｍａｃ ＯＳオペレーティングシステム、及びアンドロイドオペレーティングシステムを含んでよい。用いられ得るＬｉｎｕｘ（登録商標）オペレーティングシステムの配信は、ノースカロライナ州ローリーに所在のレッドハットコーポレーションから入手可能なレッドハットＬｉｎｕｘ（登録商標）である。用いられ得るマイクロソフト ウィンドウズ（登録商標）オペレーティングシステムの複数のバージョンは、ワシントン州レドモンドに所在のマイクロソフト社から入手可能な、マイクロソフト ウィンドウズ（登録商標）モバイル、マイクロソフト ウィンドウズ（登録商標）８、マイクロソフト ウィンドウズ（登録商標）７、マイクロソフト ウィンドウズ（登録商標）ビスタ、及びマイクロソフト ウィンドウズ（登録商標）ＸＰオペレーティングシステムを含む。シンビアンオペレーティングシステムは、アイルランドのダブリンに所在のアクセンチュアＰＬＣから入手可能である。Ｍａｃ ＯＳオペレーティングシステムは、カリフォルニア州クパチーノに所在のアップル社から入手可能である。アンドロイドオペレーティングシステムは、カリフォルニア州メンローパークに所在のグーグル社から入手可能である。
ＡＰＰ９３４は、コンピューティングデバイス９００上においてＯＳ９３２の制御下実行し得るソフトウェアアプリケーションであってよい。ＡＰＰ９３４及び／またはＯＳ９３２は、二次記憶装置９５０において情報を格納することを伴い得る複数のトランザクションを処理用の複数の提供を含んでよい。これらの複数の提供は、データ及び／またはＡＰＰ９３４及び／またはＯＳ９３２に含まれる複数のコンピュータ実行可能命令を用いて実装されてよい。二次記憶装置９５０は、コンピューティングデバイス９００用の情報を格納し得る有形で非一時的なストレージであってよい。情報は、例えば、複数のコンピュータ実行可能命令及び／またはデータを含んでよい。情報は、ロジック９２０によって実行、翻訳、操作、及び／またはそうでなければ処理されてよい。二次記憶装置は、情報を格納し得る１つまたは複数のストレージデバイス９５２を含んでよい。複数のストレージデバイス９５２は、Ｉ／Ｏバス９１０を介してロジック９２０へのアクセス可能であってよい。複数のストレージデバイス９５２は、揮発性または不揮発性であってよい。複数のストレージデバイス９５２の複数の例は、複数の磁気ディスクドライブ、複数の光学ディスクドライブ、複数のランダムアクセスメモリ（ＲＡＭ）ディスクドライブ、複数のフラッシュドライブ、複数の固体ディスク（ＳＳＤ）、及び／または複数のハイブリッドドライブを含んでよい。情報は、複数のストレージデバイス９５２に含まれる１つまたは複数の有形で非一時的なコンピュータ可読メディア上で格納されてよい。複数のストレージデバイスに含まれ得る有形で非一時的なコンピュータ可読メディアの複数の例は、複数の磁気ディスク、複数の光学ディスク、複数の揮発性メモリデバイス、及び／または複数の不揮発性メモリデバイスを含んでよい。
ロジック９２０は、情報を解釈、実行、及び／またはそうでなければ処理する処理ロジック（ＰＬ）９２２を含んでよい。情報は、一次記憶装置９３０及び／または二次記憶装置９５０に格納され得る情報を含んでよい。さらに、情報は、１つまたは複数の、入力デバイス９６０及び／または通信インターフェース９８０によって、取得（例えば、読み取り、受信）され得る情報を含んでよい。ＰＬ９２２は、様々な異種ハードウェアを含んでよい。例えば、ハードウェアは、１つまたは複数のプロセッサ、複数のマイクロプロセッサ、複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複数の特定用途向け命令セットプロセッサ（ＡＳＩＰ）、複数の特定用途向け集積回路（ＡＳＩＣ）、複数のコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、複数のグラフィックス処理ユニット（ＧＰＵ）、及び／または、例えば、情報を解釈、実行、操作、及び／またはそうでなければ処理する複数の他の種類の処理ロジック、のいくつかの組み合わせを含んでよい。ロジック９２０は、単一のコアまたは複数のコアを備えてよい。
ロジック９２０はまた、処理ロジックを一次記憶装置９３０とインターフェースするインターフェースロジック（ＩＬ）９２４を含んでもよい。ＩＬ９２４は、バス９９０を介して一次記憶装置９３０とロジック９２０との間で伝達されうる情報を伝達用の複数の提供を含んでよい。情報は、上において説明された複数の技術のような様々な技術を利用して伝達されてよい。例えば、実施形態において、一次記憶装置９３０は、バス９９０を介してロジック９２０へアクセス可能であってよい不揮発性メモリを含んでよい。ＩＬ９２４は、上において説明された複数の技術のような様々な技術を用いて、バス９９０を介して一次記憶装置９３０に含まれる不揮発性メモリとＰＬ９２２との間で情報を通信するのに用いられ得るロジックを含んでよい。ＩＬ９２４に含まれ得るロジックは、例えば、複数のステートマシン、複数のバストランシーバ、複数のレジスタ、及び／または、不揮発性メモリとＰＬ９２２との間で情報を伝達することを可能にすべく用いられ得る他のロジックを含んでよい。情報は、例えば、上において説明されたような複数の要求及び／またはデータを含んでよい。前の複数の実施形態の説明は、図示と説明を提供することを意図されるが、包括的なものまたは本発明を開示された緻密な形態に限定するものを意図されない。複数の変更及び複数の変形は、上述の教示内容を鑑みて適用可能であり、また、本発明の実施より得ることができる。例えば、一連の複数の動作が図５Ａ―Ｂ、６Ａ―Ｂ、７Ａ―Ｂ及び８Ａ―Ｂに関連して上において説明された一方で、複数の動作の順序は、複数の他の実装において変更されてよい。さらに、複数の非依存性の動作は、並行して実行されてよい。
また、「ユーザ」という用語は、異なって記述されていない限り、本明細書において用いられたように、例えば、コンピューティングデバイス（例えば、固定コンピューティングデバイス、モバイルコンピューティングデバイス）またはコンピューティングデバイスのユーザを含むように広く解釈されることを意図される。
本明細書において説明されている１つまたは複数の実施形態がソフトウェア及び／またはハードウェアの多くの異なる形態で実装されてよいことは明らかであろう。本明細書において説明された複数の実施形態を実装するのに用いられるソフトウェアコード及び／または専用ハードウェアは、本発明を限定するものではない。従って、複数の実施形態の処理及び動作は、特定のソフトウェアコード及び／または専用ハードウェアを参照することなく説明され、当業者が本明細書における説明に基づいてソフトウェア及び／またはハードウェアを設計して複数の実施形態を実装できることは理解されるであろう。さらに、本発明の複数の特定の特徴は、例えば、処理ロジック１３０または処理ロジック９２２のような処理ロジックによって実行され得る複数のコンピュータ実行可能命令を用いて実装されてよい。複数のコンピュータ実行可能命令は、１つまたは複数の非一時的で有形のコンピュータ可読ストレージメディア上において格納され得る。メディアは、揮発性または不揮発性であってよく、例えば、ＤＲＡＭ、ＳＲＡＭ、複数のフラッシュメモリ、複数のリムーバブルディスク、複数の固定型ディスク、及びその他を含んでよい。
本明細書において用いられているエレメント、動作または命令は、特に明示的に説明されない限り、本発明に重大または不可欠であると解釈されるものではない。また、本明細書において用いられているように、「ａ」という冠詞は、１つまたは複数のアイテムを意図される。１つのアイテムのみを意図する場合は、「１つ」という用語または類似の言語が用いられる。さらに、「基づく」という表現は、明示的に異なって記述されない限り、「少なくとも部分的に基づく」を意味することを意図される。
本発明は上において開示された複数の特定の実施形態に限定されないが、本発明は以下の添付の特許請求の範囲の範囲内における任意及び全ての複数の特定の実施形態及び同等のものを含みうることを意図される。

Claims (24)

  1. メモリインターフェース及び不揮発性メモリの間におけるバスを介して前記不揮発性メモリに送信される、要求が送信されているという指示を送信する段階、
    前記バスを介して、読み取られるデータを含む前記不揮発性メモリにおける位置を識別するアドレスを含む前記要求を前記不揮発性メモリに送信する段階、
    前記バスを介して、前記不揮発性メモリが情報を送信する準備できたという指示を取得する段階、
    前記バスを介して、前記バスへのアクセスが前記不揮発性メモリに対して許可され済みという指示を送信する段階、及び、
    前記バスを介して、前記不揮発性メモリから前記データを含む前記情報を取得する段階、
    を備える
    方法。
  2. 前記要求は、読み取り動作が前記不揮発性メモリによって実行されることを示すコマンドを含む、
    請求項１に記載の方法。
  3. 前記バスを介して、前記メモリインターフェースが送信する要求を有するという指示を送信する段階、
    をさらに備える
    請求項１または２に記載の方法。
  4. 前記バスを介して、前記不揮発性メモリに、前記バスから前記要求を取得する準備をすべく前記不揮発性メモリによって用いられるプリアンブルを送信する段階、
    をさらに備える
    請求項１から３の何れか一項に記載の方法。
  5. 前記バスからストローブ信号を取得する段階、及び、
    取得した前記ストローブ信号を用いて前記バスから前記情報を取得する段階、
    をさらに備える
    請求項１から４の何れか一項に記載の方法。
  6. 前記バスは、複数のワイヤを含み、
    読み取り要求は送信され、前記不揮発性メモリからの前記情報は、前記複数のワイヤのうち同一のワイヤ上において取得される、
    請求項１から５の何れか一項に記載の方法。
  7. 前記バスへのアクセスが前記不揮発性メモリに対して許可され済みという指示を送信する段階は、
    前記バスを介して、前記不揮発性メモリが前記バスの所有権を有することを示す指示を送信する段階を含む、
    請求項１から６の何れか一項に記載の方法。
  8. 前記バスから、前記不揮発性メモリがもはや前記バス上で前記情報を送信していないという指示を取得する段階、
    をさらに備える
    請求項１から７の何れか一項に記載の方法。
  9. 前記不揮発性メモリがもはや前記バス上で前記情報を送信していないという前記指示は、ポストアンブルを含む、
    請求項８に記載の方法。
  10. 前記バスは、複数のワイヤを含み、
    前記不揮発性メモリによって送信される前記情報は、前記複数のワイヤの第１ワイヤ上において取得され、前記不揮発性メモリがもはや前記情報を送信していないという前記指示は、前記複数のワイヤの第２ワイヤ上において取得される、
    請求項８または９に記載の方法。
  11. メモリインターフェース及び不揮発性メモリの間におけるバスを介して、前記メモリインターフェースから前記バスを介して前記不揮発性メモリに要求が送信されていることを示す指示を、不揮発性メモリで取得する段階、
    前記バスを介して前記不揮発性メモリで、読み取られるデータを含む前記不揮発性メモリにおける位置を識別するアドレスを含む前記要求を、取得する段階、
    前記アドレスに基づいて読み取られる、前記不揮発性メモリにおける位置を前記不揮発性メモリで識別する段階、
    前記不揮発性メモリにおける前記位置からデータを読み取り、
    前記不揮発性メモリが前記メモリインターフェースに情報を送信する準備できたことを示す指示を、前記バスを介して前記不揮発性メモリから前記メモリインターフェースに送信する段階、
    前記バスの所有権が前記不揮発性メモリに対して許可され済みという指示を、前記バスを介して前記メモリインターフェースから取得する段階、及び、
    前記データを含む前記情報を、前記バスを介して、前記不揮発性メモリから前記メモリインターフェースに送信する段階、
    を備える
    方法。
  12. 前記メモリインターフェースが送信する要求を有するという指示を、前記バスを介して前記メモリインターフェースから取得する段階、
    をさらに備える
    請求項１１に記載の方法。
  13. 前記情報がもはや前記バスを介して送信されていないことを示す指示を、前記バスを介して前記メモリインターフェースに送信する段階、
    をさらに備える
    請求項１１または１２に記載の方法。
  14. 前記バスから前記情報を取得する準備をすべく前記メモリインターフェースによって用いられるプリアンブルを、前記バスを介して前記メモリインターフェースに送信する段階、
    をさらに備える
    請求項１１から１３の何れか一項に記載の方法。
  15. 前記バスは、複数のワイヤを含み、
    前記要求は取得され、前記情報は、前記複数のワイヤのうち同一のワイヤ上に送信される、
    請求項１１から１４の何れか一項に記載の方法。
  16. メモリインターフェース及び不揮発性メモリの間におけるバスを介して前記不揮発性メモリに送信される、要求が送信されているという指示を送信する段階、
    不揮発性メモリにおける書き込まれる位置を識別すべく用いられるアドレスを含む前記要求を、前記バスを介して前記不揮発性メモリに送信する段階、
    前記バスを介して、書き込まれるデータを前記不揮発性メモリに送信する段階、
    前記バスを介して、前記不揮発性メモリが前記メモリインターフェースに送信する応答を有するという指示を取得する段階、
    前記バスを介して許可されている前記バスへのアクセスを、前記不揮発性メモリに対して許可する段階、及び、
    前記要求に関連付けられるステータスを含む応答を、前記バスを介して前記不揮発性メモリから取得する段階、
    を備える
    方法。
  17. 前記バスから前記要求を取得する準備をすべく、前記不揮発性メモリによって用いられるプリアンブルを、前記バスを介して前記不揮発性メモリに送信する段階、
    をさらに備える
    請求項１６に記載の方法。
  18. 前記バスは複数のワイヤを含み、
    前記要求は取得され、前記データは、前記複数のワイヤのうち同一のワイヤ上に送信される、
    請求項１６に記載の方法。
  19. メモリインターフェース及び不揮発性メモリの間におけるバスを介して取得される、要求が前記メモリインターフェースによって前記不揮発性メモリに送信されているという指示を取得する段階、
    前記バスを介して、アドレスを含む前記要求を取得する段階、
    前記バスを介して取得される、前記メモリインターフェースから書き込まれるデータを取得する段階、
    前記不揮発性メモリにおける、前記アドレスに基づいて書き込まれる位置を識別する段階、
    前記データを前記不揮発性メモリにおける前記識別される位置に書き込む段階、
    前記不揮発性メモリから前記メモリインターフェースに送信される、前記不揮発性メモリが応答を送信する準備できたという指示を送信する段階、
    前記バスの所有権が前記不揮発性メモリに対して許可され済みという指示を、前記バスを介して取得する段階、及び、
    前記バスを介して、前記不揮発性メモリから前記メモリインターフェースに前記応答を送信する段階、
    を備える
    方法。
  20. 前記バスから前記応答を取得する準備をすべく、前記メモリインターフェースによって用いられるプリアンブルを、前記バスを介して前記メモリインターフェースに送信する段階、
    をさらに備える
    請求項１９に記載の方法。
  21. 前記バスは、複数のワイヤを含み、
    前記要求は取得され、前記応答は、前記複数のワイヤのうち同一のワイヤ上に送信される、
    請求項１９または２０に記載の方法。
  22. 前記応答は、前記不揮発性メモリにおける前記識別される位置に前記データを書き込むことに関連付けられる書き込み動作のステータスを含む、
    請求項１９から２１の何れか一項に記載の方法。
  23. インターフェース、
    を備える装置であって、
    前記インターフェースは、
    前記インターフェース及び不揮発性メモリの間におけるバスを介して前記不揮発性メモリに送信される、要求が前記不揮発性メモリに送信されているという指示を送信し、
    読み取られるデータを含む前記不揮発性メモリにおける位置を識別するアドレスを含む前記要求を、前記バスを介して前記不揮発性メモリに送信し、
    前記不揮発性メモリが情報を送信する準備できたという指示を、前記バスを介して取得し、
    前記バスへのアクセスが前記不揮発性メモリに対して許可され済みという指示を、前記バスを介して送信し、
    前記データを含む前記情報を、前記不揮発性メモリから前記バスを介して取得する、
    装置。
  24. 前記インターフェースは、さらに、前記バスから前記要求を取得する準備をすべく、前記不揮発性メモリによって用いられるプリアンブルを、前記バスを介して前記不揮発性メモリに送信する、
    請求項２３に記載の装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105308584B (zh) 2013-07-26 2019-07-16 英特尔公司 非易失性存储器接口
US10127184B2 (en) 2016-09-27 2018-11-13 Intel Corporation Low overheard high throughput solution for point-to-point link
US11194524B2 (en) 2017-09-15 2021-12-07 Qualcomm Incorporated Apparatus and method for performing persistent write operations using a persistent write command
US11347477B2 (en) 2019-09-27 2022-05-31 Intel Corporation Compute in/near memory (CIM) circuit architecture for unified matrix-matrix and matrix-vector computations

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4989251A (en) * 1988-05-10 1991-01-29 Diaphon Development Ab Hearing aid programming interface and method
US5293495A (en) * 1992-06-29 1994-03-08 Xerox Corporation Method of addressing devices and transferring data on a bus
JPH06231074A (ja) * 1993-01-29 1994-08-19 Nec Corp システムバスの多重アクセス方式
JP3403284B2 (ja) * 1995-12-14 2003-05-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報処理システム及びその制御方法
EP1033855A1 (en) * 1999-03-03 2000-09-06 Deutsche Thomson-Brandt Gmbh Method and apparatus for transferring data on a bus to or from a device to be controlled by said bus
TW523672B (en) * 1999-04-23 2003-03-11 Via Tech Inc Bus system delayed transaction method and device applying the method
JP2004280191A (ja) * 2003-03-12 2004-10-07 Matsushita Electric Ind Co Ltd データ転送制御方法および装置
US20050071707A1 (en) 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
JP2005242414A (ja) * 2004-02-24 2005-09-08 Sony Corp 情報処理装置および方法、並びにプログラム
CA2682814C (en) * 2004-07-12 2011-11-08 Kabushiki Kaisha Toshiba Storage device and host apparatus
US7310260B2 (en) * 2005-03-23 2007-12-18 Seiko Epson Corporation High performance register accesses
US8452929B2 (en) * 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
US7496719B2 (en) * 2005-07-26 2009-02-24 Intel Corporation Universal nonvolatile memory boot mode
US7694099B2 (en) * 2007-01-16 2010-04-06 Advanced Risc Mach Ltd Memory controller having an interface for providing a connection to a plurality of memory devices
JP2009015566A (ja) * 2007-07-04 2009-01-22 Panasonic Corp データ転送装置
US9342445B2 (en) * 2009-07-23 2016-05-17 Hgst Technologies Santa Ana, Inc. System and method for performing a direct memory access at a predetermined address in a flash storage
KR101616097B1 (ko) * 2009-11-11 2016-04-28 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8310880B2 (en) * 2010-03-05 2012-11-13 248 Solid State, Inc. Virtual channel support in a nonvolatile memory controller
JP5547154B2 (ja) * 2011-09-21 2014-07-09 株式会社東芝 メモリ・デバイス
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