JP6166525B2 - 電子部品の製造方法 - Google Patents

電子部品の製造方法 Download PDF

Info

Publication number
JP6166525B2
JP6166525B2 JP2012231902A JP2012231902A JP6166525B2 JP 6166525 B2 JP6166525 B2 JP 6166525B2 JP 2012231902 A JP2012231902 A JP 2012231902A JP 2012231902 A JP2012231902 A JP 2012231902A JP 6166525 B2 JP6166525 B2 JP 6166525B2
Authority
JP
Japan
Prior art keywords
layer
plating layer
insulating substrate
plating
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012231902A
Other languages
English (en)
Other versions
JP2014027249A (ja
Inventor
康之 小田
康之 小田
薫 先灘
薫 先灘
卓 宮川
卓 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2012231902A priority Critical patent/JP6166525B2/ja
Priority to US13/918,002 priority patent/US8969173B2/en
Publication of JP2014027249A publication Critical patent/JP2014027249A/ja
Application granted granted Critical
Publication of JP6166525B2 publication Critical patent/JP6166525B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/058—Holders; Supports for surface acoustic wave devices
    • H03H9/059—Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1071—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the SAW device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Acoustics & Sound (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Description

本発明は電子部品の製造方法に関する。
弾性表面波（Surface Acoustic Wave：ＳＡＷ）フィルタなどを含むデバイスチップを絶縁性基板にフリップチップ実装してパッケージ化する技術が用いられている。デバイスチップを気密封止することで、異物及び水分などからデバイスチップを保護する。特許文献１には、デバイスチップを半田により封止する技術が記載されている。
特開２００６−２０３１４９号公報
しかし従来の技術では、電子部品の小型化が難しかった。本発明は上記課題に鑑み、小型化可能な電子部品の製造方法を提供することを目的とする。
上記構成において、前記メッキ層を設ける工程の前に、前記絶縁性基板の下面に設けられた端子を覆うレジスト層を設ける工程と、前記メッキ層を設ける工程の後に、前記レジスト層を除去する工程と、を有する構成とすることができる。
本発明は、絶縁性基板の上面にデバイスチップを実装する工程と、前記デバイスチップを封止する金属層を含む封止部を設ける工程と、前記絶縁性基板及び前記封止部を切断する工程と、バレルメッキ法を用いて前記封止部を覆うメッキ層を設ける工程と、を有し、前記メッキ層を設ける工程は、電解バレルメッキ法を用いて前記メッキ層を設ける工程を含み、前記メッキ層を設ける工程は、前記封止部を覆う第１メッキ層と、前記絶縁性基板の下面に設けられた端子に接触する第２メッキ層とを設ける工程であり、前記メッキ層を設ける工程の後に、前記端子が露出するように前記第２メッキ層を除去する工程を有することを特徴とする電子部品の製造方法である。
本発明は、絶縁性基板の上面にデバイスチップを実装する工程と、前記デバイスチップを封止する絶縁体により形成された封止部を設ける工程と、前記絶縁性基板及び前記封止部を切断し電子部品に個片化する工程と、前記個片化する工程の後、バレルメッキ法を用いて前記封止部を覆うメッキ層を設ける工程と、を有し、前記メッキ層を設ける工程は、前記絶縁性基板の表面が露出した状態で、無電解バレルメッキすることで、前記絶縁性基板の露出した表面には前記メッキ層が形成されず前記封止部を覆うように前記封止部の表面に第３メッキ層を設けた後、前記絶縁性基板の表面が露出した状態で、電解バレルメッキ法を用いて前記第３メッキ層の表面に第４メッキ層を設ける工程を含むことを特徴とする電子部品の製造方法である。
上記構成において、前記封止部を設ける工程は、前記封止部を前記デバイスチップの側面及び上面に沿うような前記封止部を設ける工程とすることができる。
上記構成において、前記絶縁性基板の下面には端子が設けられ、前記切断する工程は、前記絶縁性基板の下面側から前記絶縁性基板及び前記封止部を切断する工程とすることができる。
上記構成において、前記メッキ層を設ける工程は、前記封止部を覆う第５メッキ層と、前記絶縁性基板の下面に設けられた端子を覆う第６メッキ層とを設ける工程であり、前記第５メッキ層及び前記第６メッキ層は銅により形成される構成とすることができる。
上記構成において、前記絶縁性基板の下面に設けられた端子に、銅により形成される第７メッキ層を設ける工程と、前記メッキ層を設ける工程の前に前記第７メッキ層を覆うレジスト層を設ける工程と、前記メッキ層を設ける工程の後に前記レジスト層を除去する工程と、を有する構成とすることができる。
本発明によれば、小型化可能な電子部品の製造方法を提供することができる。
図１（ａ）は比較例１に係る電子部品を例示する断面図である。図１（ｂ）から図１（ｄ）は電子部品の製造方法を例示する断面図である。 図２（ａ）から図２（ｃ）は実施例１に係る電子部品の製造方法を例示する断面図である。 図３（ａ）は電子部品の製造方法を例示する断面図である。図３（ｂ）は電子部品を例示する断面図である。 図４（ａ）はバリが発生した状態を例示する斜視図である。図４（ｂ）は図４（ａ）の線Ａ−Ａに沿った断面図である。図４（ｃ）は図４（ａ）の線Ｂ−Ｂに沿った断面図である。 図５（ａ）はバリが除去された状態を例示する斜視図である。図５（ｂ）は図５（ａ）の線Ａ−Ａに沿った断面図である。図５（ｃ）は図５（ａ）の線Ｂ−Ｂに沿った断面図である。 図６（ａ）及び図６（ｂ）は実施例２に係る電子部品の製造方法を例示する断面図である。図６（ｃ）は電子部品を例示する断面図である。 図７（ａ）及び図７（ｂ）は実施例３に係る電子部品の製造方法を例示する断面図である。 図８は電子部品を例示する断面図である。 図９（ａ）から図９（ｃ）は実施例４に係る電子部品の製造方法を例示する断面図である。 図１０（ａ）及び図１０（ｂ）は電子部品の製造方法を例示する断面図である。 図１１（ａ）は電子部品の製造方法を例示する断面図である。図１１（ｂ）は電子部品を例示する断面図である。 図１２（ａ）から図１２（ｄ）は実施例５に係る電子部品の製造方法を例示する断面図である。 図１３（ａ）及び図１３（ｂ）は電子部品の製造方法を例示する断面図である。 図１４は電子部品を例示する断面図である。 図１５（ａ）は実施例６に係る電子部品の製造方法を例示する断面図である。図１５（ｂ）は電子部品を例示する断面図である。 図１６（ａ）及び図１６（ｂ）は実施例７に係る電子部品の製造方法を例示する断面図である。 図１７は電子部品を例示する断面図である。 図１８（ａ）から図１８（ｃ）は実施例８に係る電子部品の製造方法を例示する断面図である。 図１９（ａ）は実施例８に係る電子部品の製造方法を例示する断面図である。図１９（ｂ）は電子部品を例示する断面図である。 図２０は多層基板を例示する断面図である。 図２１は比較例２に係る電子部品を例示する断面図である。 図２２（ａ）から図２２（ｃ）は導体層を例示する平面図である。 図２３（ａ）は実施例９に係る電子部品を例示する断面図である。図２３（ｂ）は導体層を例示する平面図である。 図２４（ａ）は実施例１０に係る電子部品を例示する断面図である。図２４（ｂ）及び図２４（ｃ）は導体層を例示する断面図である。
まず比較例１について説明する。図１（ａ）は比較例１に係る電子部品１００Ｒを例示する断面図である。
図１（ａ）に示すように、電子部品１００Ｒは、絶縁性基板１０、デバイスチップ１２、封止部１４、リッド１６及びメッキ層１８を含む。絶縁性基板１０の上面（一方の主面）１１には端子１０ａ及び端子１０ｂが設けられ、絶縁性基板１０の下面（他方の主面）１３には端子１０ｃが設けられている。デバイスチップ１２は例えばＳＡＷフィルタを含み、デバイスチップ１２の絶縁性基板１０と対向する面にはＩＤＴ（Interdigtal Transducer：櫛型電極）１２ａが設けられている。すなわち、デバイスチップ１２は、ＩＤＴ１２ａと上面１１との間に空隙が形成されるように、バンプ２０を用いて上面１１にフリップチップ実装されている。デバイスチップ１２の上面にはリッド１６が設けられている。デバイスチップ１２の周囲に配設された封止部１４は、端子１０ｂと電気的に接続され、かつ当該デバイスチップ１２の側面、及びリッド１６の下面に接触している。封止部１４はデバイスチップ１２の周囲を囲繞して配設されており、封止部１４の上面は例えばデバイスチップ１２の上面と同じ平面内に位置する。封止部１４及びリッド１６がデバイスチップ１２を気密封止することにより、ＩＤＴ１２ａは異物及び水分から保護される。メッキ層１８は封止部１４及びリッド１６の表面を覆い、これらを保護する。
絶縁性基板１０は例えばセラミックなどの無機絶縁体により形成されている。端子１０ａ〜１０ｃは例えば金（Ａｕ）などの金属を含む。端子１０ａは、例えばデバイスチップ１２と信号の入出力を行う信号端子である。端子１０ｂは接地端子である。端子１０ｃは信号端子及び接地端子を含む。端子１０ａと端子１０ｃ、端子１０ｂと端子１０ｂとは、絶縁性基板１０内部の配線（図示せず）により電気的に接続されている。封止部１４及びバンプ２０は例えば錫銀（Ｓｎ−Ａｇ）を含む半田により形成されている。リッド１６は例えばコバールなどの金属、又は樹脂などの絶縁体により形成されている。メッキ層１８は例えばニッケル（Ｎｉ）などの金属により形成されている。
図１（ｂ）から図１（ｄ）は電子部品１００Ｒの製造方法を例示する断面図である。図１（ｂ）に示すように、絶縁性基板１０の上面１１に複数個のデバイスチップ１２をフリップチップ実装する。そして、デバイスチップ１２を封止部１４及びリッド１６により封止する。しかる後、絶縁性基板１０の下面１３にテープ（不図示）を貼り付ける。次いで、図１（ｃ）に矢印で示すように、絶縁性基板１０の上面１１側から、リッド１６及び封止部１４を切断するハーフダイシング処理（第１のダイシング処理）を行う。これにより、デバイスチップ１２の側面には封止部１４からなる側壁が形成される。当該封止部１４は、デバイスチップ１２の側面を囲繞して形成される。次いで、例えば電解メッキ法により、封止部１４の側壁からリッド１６の上面までを覆うメッキ層１８を形成する。しかる後、図１（ｄ）に矢印で示すように、絶縁性基板１０を上面１１側から切断するフルダイシング処理（第２のダイシング処理）を行う。これにより個片化された電子部品１００Ｒが形成される。
このような製造工程においては、ハーフダイシング工程におけるダイシングラインと、フルダイシング工程におけるダイシングラインとの間においてクリアランスを確保することが求められる。例えば、フルダイシング工程におけるダイシングラインの幅はハーフダイシング工程におけるダイシングラインの幅より小さい。この結果、図１（ａ）に示すように、絶縁性基板１０の端部からメッキ層１８までの間のクリアランスＬが生じる。このため、電子部品１００Ｒの小型化が困難となる。また、ハーフダイシング工程の後、電子部品は絶縁性基板１０を介して連結されている状態となる。つまり、絶縁性基板１０上において電子部品は孤立した状態となり、例えばハンドリングにおいて絶縁性基板１０の割れなど電子部品１００Ｒに破損が発生する可能性が高い。破損を抑制するためには、絶縁性基板１０を厚くすればよい。しかし、絶縁性基板１０を厚くすると、電子部品１００Ｒの低背化が困難となる。
また、ハーフダイシング処理とフルダイシング処理との間において、ダイシングラインにズレが生じると、フルダイシング処理において例えばメッキ層１８がカットされてしまう。これによりメッキ層１８による封止部１４及びリッド１６の保護が不十分となる。また、例えば絶縁性基板１０の上面１１に位置を示すマークを付すことがある（不図示）。マークに基づいてハーフダイシング処理及びフルダイシング処理を行うような工程を採用することがある。しかし、ハーフダイシング処理及びフルダイシング処理は絶縁性基板１０の上面１１側から行われるため、下面１３の端子１０ｃの位置を確認することが困難である。このため、電子部品１００Ｒにおいては端子１０ｃの位置が所望の位置からずれることがある。すなわち、端子１０ｃが当該電子部品１００Ｒの外形に対応した所定の位置に存在しない状態が生じてしまうことがある。次に実施例１について説明する。
本発明の実施例１にあっては、前記図1（ｂ）に示されるところの、大判の絶縁性基板１０上に複数個のデバイスチップ１２が搭載され、当該デバイスチップ１２相互間を埋めて封止部１４が配設され、更に当該デバイスチップ１２と封止部１４の上面にリッド１６が配設された状態において、１回のダイシング処理を適用して当該リッド１６、封止部１４及び絶縁性基板１０を厚さ方向にダイシング処理を行う。そして、かかるダイシング処理により分離された個々の絶縁性基板１０上のデバイスチップ１２における封止部１４ならびにリッド１６の表面に対するメッキ処理が行われる。図２（ａ）から図３（ａ）は、実施例１に係る電子部品１００の製造工程を例示する断面図である。図３（ｂ）は、かかる工程を経て形成された電子部品１００を例示する断面図である。比較例１と同様に、デバイスチップ１２を封止する（図１（ｂ）参照）。
本実施例にあっては、図２（ａ）に示すように、先ず前記絶縁性基板１０の下面１３にレジスト層２２を形成する。レジスト層２２は、当該絶縁性基板１０の下面１３の全体に形成され、端子１０ｃも覆う。次いで、図２（ｂ）に示すように、前記リッド１６上にフィルム（ダイシングテープ）２４を貼り付けた後、前記レジスト層２２側から、絶縁性基板１０、封止部１４及びリッド１６を、これらの厚さ方向に連続して切断・分離する。これにより絶縁性基板１０を含めて、電子部品は個片化される。当該切断・分離処理は、フルダイシング処理と称される。しかる後、前記フィルム２４をリッド１６から剥離する。これにより、電子部品は、この後の工程などにおいて、それぞれ独立して（個片化されて）取り扱い可能となる。
本実施例にあっては、次いで、図２（ｃ）に示すように、前記個片化された電子部品をバレル２６内に投入する。バレル２６は例えば多孔性の部材を用いて構成された容器であり、回転駆動する際に電子部品を内部に保持しつつ、液体の流入及び流出が可能に構成されている。バレル２６が配置されるメッキ浴槽（図示せず）内には、例えば濃度が３５０〜５５０ｇ／ｌのスルファミン酸ニッケル溶液などのメッキ液が貯留されている。バレル２６を回転させ、かつバレル２６内に通電を行う。すなわち、バレル２６を用いた定電流制御の電解メッキである電解バレルメッキ法により、前記封止部１４及びリッド１６の露出表面に、ニッケル（Ｎｉ）メッキ層１８を形成する。メッキ層１８は、封止部１４及びリッド１６の表面を被覆して形成される。当該メッキ層１８の厚さは、例えば５μｍとされる。しかる後、有機溶剤が収容された処理槽（図示せず）内にバレル２６を浸漬し、バレル２６を回転させることにより、図３（ａ）に示すように、前記レジスト層２２を除去する。以上の工程により、図３（ｂ）に示すような電子部品１００が形成される。なお、図２（ｃ）及び図３（ａ）並びに後述する図６（ｂ）、図７（ａ）、図７（ｂ）、図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１３（ａ）及び図１３（ｂ）において、それぞれバレル２６内の上方に位置して描かれた電子部品に対しては参照番号を省略しているが、同じバレル内に於いてその下方に位置して描かれた電子部品と同様の構成を有している。
実施例１によれば、絶縁性基板１０、封止部１４及びリッド１６を、これらの厚さ方向に連続して切断・分離する。これにより、これらが薄い状態において電子部品がハンドリングされることがなく、製造工程における電子部品１００の破損が防止・抑制される。従って、絶縁性基板１０などを厚くする必要がなく、電子部品１００の低背化が容易である。そして、ダイシング処理工程は１回であるため、複数回のダイシング処理工程間においてダイシングライン間の整合などを行う必要がない。すなわち、絶縁性基板１０の下面１３に、位置を示すマークを付し、かつ当該下面１３から切断することにより、端子１０ｃの位置を確認しながらフルダイシング処理を行うことができる。この結果、端子１０ｃの位置ズレは効果的に抑制される。加えて、ダイシング処理の際、クリアランスを確保する必要がないため、電子部品１００の小型化が可能となる。予め個片化された電子部品１００に対しては、電解バレルメッキ法を適用することにより、必要とされるメッキ層１８を形成することができる。また、バレル２６の回転により絶縁性基板１０の角が取れ（面取りされ）ることにより、絶縁性基板１０のクラックを抑制することができる。
図１（ａ）から図３（ｂ）に示す製造工程において図示することは省略したが、フルダイシング工程において、リッド１６にバリが発生することがある。図４（ａ）はリッド１６にバリ１６ａ及び１６ｂが発生した状態を例示する斜視図である。図４（ｂ）は図４（ａ）の線Ａ−Ａに沿った断面図である。すなわち、電子部品１００の一つの側面端部に沿った断面図である。図４（ｃ）は図４（ａ）の線Ｂ−Ｂに沿った断面図である。すなわち、電子部品１００の略中央部に沿った断面を示している図である。なお、レジスト層２２の図示は省略している。
図４（ａ）から図４（ｃ）に格子斜線で示すように、リッド１６の上面から突出してバリ１６ａ及び１６ｂが発生する。前記フルダイシング処理にあっては、リッド１６の四隅の角部に形成されるバリ１６ｂは、リッド１６の四辺の縁部に沿って形成されるバリ１６ａより突出量が大きくなりやすい。
このようなバリ１６ａ及び１６ｂは、前述の電解バレルメッキ処理が適用されることにより、容易に除去される。これは、当該電解バレルメッキ処理工程中において、電子部品１００同士が互いに移動・接触して、その接触部が削られることによる。特にリッド１６の四隅の角部に形成されたバリ１６ｂは、形成されている位置、形状などからして除去されやすい。
図５（ａ）はバリ１６ａ及び１６ｂが除去された状態を例示する斜視図である。図５（ｂ）は図５（ａ）の線Ａ−Ａに沿った断面図であり、図４（ａ）の線Ａ−Ａに沿った断面に対応している。図５（ｃ）は図５（ａ）の線Ｂ−Ｂに沿った断面図であり、図４（ａ）の線Ｂ−Ｂに沿った断面に対応している。図５（ａ）から図５（ｃ）に示すように、前記電解バレルメッキ処理がなされることにより、バリ１６ａ及び１６ｂは除去される。このため図３（ｃ）に示したように、バリ１６ａ及び１６ｂが除去された状態を維持しつつ、リッド１６の表面及び封止部１４の露出表面にメッキ層１８が形成される。従って、当該電子部品１００は、その厚さの増加を招くことがない。すなわち、電子部品１００のさらなる低背化を図ることができる。
前記図２において示された如く、絶縁性基板１０の下面１３における端子１０ｃを覆ってレジスト層２２を配設した後に、電解バレルメッキ処理が行われる。このため、ある電子部品１００における端子１０ｃ、他の電子部品１００におけるメッキ層１８との接触は防止される。また、封止部１４が金属を含むため、電解バレルメッキ法を用いて、封止部１４の露出する側面にメッキ層１８が形成される。一方、絶縁性基板１０の露出表面にはメッキ層１８が形成されない。すなわち、当該電解バレルメッキ処理により、電子部品１００の所望の部位及び領域に、選択的にメッキ層１８が形成される。また、均一な厚さのメッキ層１８を効率的に形成することができる。
前述の如く、デバイスチップ１２はその側面が封止部１４によって、またその背面（ＩＤＴ形成面の裏面）に配設されたリッド１６により被覆される。つまり、封止部１４及びリッド１６によりデバイスチップ１２を気密封止する。また、リッド１６ならびに封止部１４の表面に形成されるメッキ層１８は、連続して形成されるため、封止部１４の破損が抑制される。例えばリフロー処理などの際において、加熱による封止部１４の変形を、リッド１６により抑制することができる。従って、前記デバイスチップ１２をより効果的に保護することができる。
実施例２は封止部１４及びリッド１６の露出表面にメッキ層１８を形成し、かつ絶縁性基板１０の下面１３に配設されている端子１０ｃに対してもメッキ層１８を形成するものである。図６（ａ）及び図６（ｂ）は実施例２に係る電子部品２００の製造方法を例示する断面図である。図６（ｃ）は電子部品２００を例示する断面図である。
図６（ａ）に示すように、本実施例にあっては、絶縁性基板１０の他方の主面（下面１３）にレジスト層２２を設けずにフルダイシング処理を行う。そして図６（ｂ）に示すように、下面１３に端子１０ｃが露出した状態で電解バレルメッキ法を行い、メッキ層１８を形成する。メッキ層１８はＮｉ層１８ａ及びＡｕ層１８ｂを含む。Ｎｉ層１８ａが形成された後、Ａｕ層１８ｂが形成される。従って、Ｎｉ層１８ａは封止部１４、リッド１６及び端子１０ｃに接触する。Ａｕ層１８ｂがＮｉ層１８ａを覆い、メッキ層１８の表面を形成する。以上の工程により、図６（ｃ）に示す電子部品２００が形成される。
図６（ｃ）に示すように、電子部品２００においては、絶縁性基板１０の下面１３における端子１０ｃの表面にもメッキ層１８が形成される。端子１０ｃと、当該端子１０ｃの表面に形成されたメッキ層１８とをもって、当該電子部品２００の外部接続用の端子１０ｄとして機能する。端子１０ｄの最表層はＡｕ層１８ｂであり、端子１０ｃと同じ材質により形成されている。従って、端子１０ｄは端子１０ｃと同等の機能を果たす。なお、図６（ｂ），図６（ｃ）においては、端子１０ｃの側面にＮｉ層１８ａならびにＡｕ層１８ｂが描かれていないが、端子１０ｃの側面にも当該二つの金属層からなるメッキ層１８が形成される。かかる実施例２による製造工程にあっては、絶縁性基板１０の下面１３に対してレジスト層２２を被着ならびに除去する工程を含まない。従って、製造工程の簡略化を図ることができる。そして、実施例１と同様に、電子部品２００の小型化、低背化、端子１０ｃの位置ズレの抑制、及び封止部１４の破損の防止・抑制が可能である。メッキ層１８は、端子１０ｃと同じ材料を含んでいればよい。メッキ層１８の最表層が端子１０ｃと同じ材料により形成されていることが好ましい。
実施例３はメッキ層１８を選択的にその厚さを相違させて形成する、又はメッキ層１８を選択的に残存させる工程を含む例である。図７（ａ）及び図７（ｂ）は実施例３に係る電子部品３００の製造方法を例示する断面図である。図８は電子部品３００を例示する断面図である。
実施例３においても、実施例２と同様に、絶縁性基板１０の下面１３にレジスト層２２を設けずに、フルダイシング処理を行う。図７（ａ）に示すように、電解バレルメッキ法により、例えばＮｉからなるメッキ層１８ｃ及びメッキ層１８ｄを選択的に形成する。すなわち、メッキ層１８ｃ（第１メッキ層）は封止部１４及びリッド１６の表面に形成される。一方、メッキ層１８ｄ（第２メッキ層）は、絶縁性基板１０の下面１３における端子１０ｃの表面に形成される。封止部１４及びリッド１６における通電効率は、端子１０ｃにおける通電効率より高い。従って電解バレルメッキは、封止部１４及びリッド１６において、端子１０ｃよりも効率的に進行する。この結果、メッキ層１８ｃはメッキ層１８ｄより厚く形成される。
図７（ｂ）に示すように、かかる電解バレルメッキ処理の後、例えば硝酸（ＨＮＯ３）からなるエッチング液が収容された処理槽（図示せず）内にバレル２６を浸漬し、当該バレル２６を回転せしめる。かかるバレルエッチング処理により、絶縁性基板１０の下面１３における端子１０ｃの表面に形成されメッキ層１８ｄは除去され、端子１０ｃが露出する。一方、メッキ層１８ｃはメッキ層１８ｄより厚いため、当該バレルエッチング処理後も残存する。以上の工程により、図８に示すような電子部品３００が形成される。このように、封止部１４及びリッド１６における通電効率と端子１０ｃにおける通電効率との相違を利用して、これらの領域に形成されるメッキ層１８ｃとメッキ層１８ｄとにおいて厚さを選択・相違させること、及び形成されたメッキ層１８ｃ及びメッキ層１８ｄをバレルエッチングすることにより、最終的に所定の部位・領域に選択的にメッキ層１８ｃを形成することができる。
実施例３によれば、実施例１と同様に電子部品２００の小型化、低背化、位置ズレの抑制及び破損の抑制が可能である。また実施例２と同様に、レジスト層２２を設ける工程及びレジスト層２２を除去する工程を行わなくてよいため、製造工程の簡略化が可能である。メッキ層１８ｃを厚くするためには、封止部１４及びリッド１６が金属を含むことが好ましい。エッチング処理によりメッキ層１８ｃを薄くしかつメッキ層１８ｄを除去するためには、メッキ層１８ｃ及び１８ｄは端子１０ｃと異なる材料、特にエッチング選択性を有する材料により形成されていることが好ましい。
実施例４は封止部１４を絶縁体により形成する例である。図９（ａ）から図１１（ａ）は実施例４に係る電子部品４００の製造方法を例示する断面図である。図１１（ｂ）は電子部品４００を例示する断面図である。
本実施例にあっては、図９（ａ）に示すように、まず絶縁性基板１０の上面１１に互いに離間して搭載・載置された複数個のデバイスチップ１２を、封止部１４により一括して封止する。かかる封止部１４は例えばエポキシ樹脂などの絶縁物質により形成されており、デバイスチップ１２の上面を被覆すると共に、当該デバイスチップ１２の側面を被覆して、その先端は端子１０ｂに到達している。ここでは封止部１４上にリッド１６は配設されていない。図９（ｂ）に示すように、絶縁性基板１０の下面１３にレジスト層２２を配設する。そして、前記封止部１４上にフィルム２４を貼り付けた後、前記レジスト層２２側から、絶縁性基板１０及び封止部１４を、これらの厚さ方向に連続して切断・分離する。
しかる後、前記封止部１４の露出表面に、メッキ層１８を形成する。すなわち、図１０（ａ）に示すように、バレル２６に収納された電子部品に対し、例えばパラジウム（Ｐｄ）を触媒とする無電解バレルメッキ法を行い、封止部１４に選択的にメッキ層１８ｅ（第３メッキ層）を形成する。メッキ層１８ｅは、封止部１４の表面を覆い、絶縁性基板１０の表面には形成されない。メッキ液として例えば酸性無電解ニッケルメッキ液、ニッケル−リン（Ｎｉ−Ｐ）合金メッキ液、又は中性無電解ニッケル−ホウ素（Ｎｉ−Ｂ）合金メッキ液を用いることができる。図１０（ｂ）に示すように、電解バレルメッキ法により、メッキ層１８ｅ上にメッキ層１８ｆ（第４メッキ層）を形成する。メッキ層１８ｅが電解メッキのシードメタルとして機能する。このため、メッキ層１８ｆはメッキ層１８ｅに接触し、かつメッキ層１８ｅの表面を覆う。当該メッキ層１８ｆは絶縁性基板１０の表面には形成されない。メッキ層１８ｅ及びメッキ層１８ｆは例えばＮｉなどの金属により形成されている。メッキ層１８ｅ及びメッキ層１８ｆが一体となりメッキ層１８として機能する。図１１（ａ）に示すように、メッキ処理の後、有機溶剤が収容された処理槽（図示せず）内にバレル２６を浸漬させ、レジスト層２２を除去する。以上の工程により、図１１（ｂ）に示すような電子部品４００が形成される。
実施例４によれば、封止部１４が絶縁体からなる場合でも、メッキ層１８ｅをシードメタルとして用い、電解バレルメッキ法を行うことができる。実施例１と同様に電子部品４００の小型化、低背化、位置ズレの抑制及び破損の抑制が可能である。
封止部１４の表面を覆うメッキ層１８を形成するために、封止部１４の表面には先ずメッキ層１８ｅが形成される。当該メッキ層１８ｅは絶縁性基板１０の表面には形成されない。封止部１４と絶縁性基板１０の端子１０ｃとが短絡することを防止するためである。Ｐｄなどの触媒を用い、メッキ液の種類を適当に選択することにより、メッキ層１８ｅの形成される範囲を限定することができる。例えば絶縁性基板１０をセラミック、封止部１４をエポキシ樹脂などの樹脂により形成し、メッキ液として上記のように酸性無電解ニッケルメッキ液、Ｎｉ−Ｐ合金メッキ液、又は中性無電解Ｎｉ−Ｂ合金メッキ液などを用いる。材料は上記以外のものでもよく、絶縁性基板１０の材料が封止部１４の材料と異なることが好ましい。
実施例５は、実施例１〜４と比較して、より薄い封止部１４を設ける例である。図１２（ａ）から図１３（ｂ）は実施例５に係る電子部品５００の製造方法を例示する断面図である。図１４は電子部品５００を例示する断面図である。
図１２（ａ）に示すように、本実施例においては、まず絶縁性基板１０の上面１１に互いに離間して搭載・載置された複数個のデバイスチップ１２の上面及び側面に沿って、樹脂層１４ａを設ける。樹脂層１４ａは例えば厚さ１０〜２０μｍの、耐熱性ポリマー樹脂などの樹脂により形成されており、端子１０ｂの上面、デバイスチップ１２の側面及び上面を被覆し、これらに接触している。次いで、図１２（ｂ）に示すように、例えばスパッタリング法により、樹脂層１４ａに接触しかつ樹脂層１４ａの表面を覆うような金属層１４ｂを形成する。金属層１４ｂは例えば厚さ１０〜２０μｍの、銅（Ｃｕ）などの金属により形成されている。樹脂層１４ａ及び金属層１４ｂが封止部１４を形成する。次いで、図１２（ｃ）に示すように、絶縁性基板１０の下面１３にレジスト層２２を設ける。そして図１２（ｄ）に示すように、前記封止部１４上にフィルム２４を貼り付けた後、下面１３側からフルダイシング工程を行う。つまりレジスト層２２側から絶縁性基板１０及び封止部１４を、これらの厚さ方向に連続して切断・分離する。
図１３（ａ）に示すように、しかる後、電解バレルメッキ法により、金属層１４ｂの表面にメッキ層１８を設ける。メッキ層１８は、例えば厚さ１０μｍのＮｉなどの金属により形成され、端子１０ｂの側面に接触している。かかるメッキ処理の後、図１３（ｂ）に示すように、有機溶剤が収容された処理槽（図示せず）内にバレル２６を浸漬させて、レジスト層２２を除去する。以上の工程により、図１４に示すような電子部品５００が形成される。
封止部１４は、デバイスチップ１２の側面及び上面に沿って配設された樹脂層１４ａ、当該樹脂層１４ａの表面に配設された金属層１４ｂ、並びにかかる金属層１４ｂの表面に形成されたメッキ層１８をもって形成されている。メッキ層１８は封止部１４に沿って設けられている。このため実施例５における封止部１４は、実施例１〜４における封止部１４より薄くなる。従って、電子部品５００を低背化することができる。実施例１と同様に電子部品５００の小型化、低背化、位置ズレの抑制及び破損の抑制が可能である。
封止部１４は例えば１層構造でもよいし、３層以上が積層されたラミネート構造を有してもよい。封止部１４は金属を含むことが好ましい。電解バレルメッキ法を用いてメッキ層１８を形成することができるからである。メッキ層１８は端子１０ｂに接触しなくてもよい。メッキ層１８及び金属層１４ｂのシールドとしての機能を高めるためには、メッキ層１８が端子１０ｂに接触していることが好ましい。実施例５に実施例２又は３を組み合わせてもよい。これにより製造工程の簡略化が可能である。実施例５に実施例４を組み合わせてもよい。つまり、絶縁体の封止部１４をデバイスチップ１２に沿って形成し、無電解バレルメッキ法及び電解バレルメッキ法を用いてメッキ層１８を設ける。
デバイスチップ１２は、ＳＡＷフィルタ以外に例えば弾性境界波フィルタ又は圧電薄膜共振子フィルタなどの弾性波フィルタを含む弾性波フィルタチップでもよいし、弾性波フィルタチップ以外のチップでもよい。デバイスチップ１２はフリップチップ実装以外の方法により絶縁性基板１０に実装されていてもよい。
実施例６はＮｉ層１８ａを無電解メッキ法、Ａｕ層１８ｂを電解メッキ法で形成する例である。図１５（ａ）は実施例６に係る電子部品６００の製造方法を例示する断面図である。図１５（ｂ）は電子部品６００を例示する断面図である。実施例６においても、実施例２と同様に、図６（ａ）に示すフルダイシング処理を行う。
図１５（ａ）に示すように、無電解バレルメッキ法を行い、端子１０ｃ及び封止部１４にＮｉ層１８ａを形成する。Ｎｉ層１８ａの形成後、図６（ｂ）と同様に電解バレルメッキ法によりＡｕ層１８ｂを形成する。以上の工程により、図１５（ｂ）に示す電子部品６００が形成される。
実施例７は端子１０ｃ及び封止部１４にＣｕ層１８ｇ（第５及び第６メッキ層）を形成する例である。図１６（ａ）及び図１６（ｂ）は実施例７に係る電子部品７００の製造方法を例示する断面図である。図１７は電子部品７００を例示する断面図である。実施例７においても、実施例２と同様に、図６（ａ）に示すフルダイシング処理を行う。
図１６（ａ）に示すように、バレルメッキ法により、端子１０ｃ及び封止部１４にＮｉ層１８ａを形成する。Ｎｉ層１８ａの形成には、電解バレルメッキ法及び無電解バレルメッキ法のどちらを用いてもよい。図１６（ｂ）に示すように、Ｎｉ層１８ａの形成後に、電解バレルメッキ法を用いて、Ｎｉ層１８ａの表面を覆うＣｕ層１８ｇを形成する。つまり、端子１０ｄの表面はＣｕである。以上の工程により、図１７に示す電子部品７００が形成される。
実施例８は端子１０ｃにＣｕ層１８ｈ（第７メッキ層）を形成する例である。図１８（ａ）から図１９（ａ）は実施例８に係る電子部品８００の製造方法を例示する断面図である。図１９（ｂ）は電子部品８００を例示する断面図である。図１（ｂ）に示すように、デバイスチップ１２を封止する。
図１８（ａ）に示すように、封止部１４の上面にレジスト層２３を形成する。レジスト層２３を形成した後、例えば電解メッキ法により端子１０ｃにＮｉ層１８ａを形成し、Ｎｉ層１８ａの表面にＣｕ層１８ｈを形成する。図１８（ｂ）に示すように、レジスト層２３を除去する。レジスト層２２を絶縁性基板１０の下面１３の全体に形成する。レジスト層２２は、端子１０ｃ、Ｎｉ層１８ａ及びＣｕ層１８ｈを覆う。図１８（ｃ）に示すようにフルダイシング処理を行う。
図１９（ａ）に示すように、電解バレルメッキ法を用いて、封止部１４の表面に、メッキ層１８を形成する。レジスト層２３を除去する。これにより電子部品８００が形成される。
電子部品を多層基板に埋め込むことがある。電子部品７００及び８００のように、端子１０ｄの表面がＣｕ層である場合、電子部品と多層基板との電気的な接続の信頼性が向上する。
図２０は多層基板８１０を例示する断面図である。図２０に示すように、絶縁層３０、３２、３４、及び３６が上から順に重ねられている。絶縁層３４と同層にコア４０が設けられている。絶縁層３０の上面に導体層４２及びソルダーレジスト５０が設けられ、絶縁層３０と絶縁層３２との間には導体層４４が設けられている。絶縁層３４の下面には導体層４６及びソルダーレジスト５０が設けられている。導体層間は各絶縁層を上下に貫通するビア配線５２により接続されている。またコア４０はビア配線５２を介して導体層４４及び４６と接続されている。各導体層、コア４０、及びビア配線５２は例えばＣｕ等の金属からなる。各絶縁層は例えばエポキシ樹脂等からなる樹脂層である。
電子部品８００は絶縁層３４に埋め込まれている。絶縁層３４の外側にはコア４０が配置されている。電子部品８００の端子１０ｄは、ビア配線５２を介して導体層４４と接続されている。多層基板８１０の上面には、２つのチップ部品５４がフリップチップ実装されている。チップ部品５４は、半田ボール５６を介して導体層４２に接続され、さらに電子部品８００と電気的に接続されている。チップ部品５４は、例えば抵抗、チップインダクタ、チップコンダクタ等の受動素子、又はＩＣ（Integrated Circuit：集積回路）等の能動素子である。
端子１０ｄのＣｕ層１８ｈと、ビア配線５２とは、共にＣｕにより形成されている。このため、端子１０ｄとビア配線５２との電気的な接続の信頼性が向上する。また、コア４０、ビア配線５２、及び各導体層は、いずれも金属からなり、電子部品８００において発生した熱を外部に放出するための放出経路として機能する。このため、高い放熱性を確保することができる。またコア４０は、絶縁層３０、３２及び３６より厚く、かつ金属により形成されている。従って、多層基板８１０の強度が高くなる。
ソルダーレジスト５０は、半田ボール５６の半田、及び多層基板８１０を外部機器に実装するために導体層４６の一部に接合される半田が、導体層４２及び４６の他の部分に付着することを抑制する。なお、多層基板８１０に電子部品１００〜７００を埋め込んでもよい。特に端子１０ｄがＣｕ層を含む電子部品７００及び８００を埋め込むことで、良好な電気的な接続を得ることができる。
デバイスチップ１２を多層基板に実装する例である。まず比較例２について説明する。図２１は比較例２に係る電子部品９００Ｒを例示する断面図であり、後述する図２２（ａ）から図２２（ｃ）の線Ｃ−Ｃに沿った断面に対応する。
図２１に示すように、絶縁性基板６０は、多層基板であり、上から順に重ねられた絶縁層６０ａ及び６０ｂを含む。絶縁層６０ａの上面には導体層６２が形成されている。絶縁層６０ａ及び６０ｂ間には導体層６４が設けられている。絶縁層６０ｂの下面には導体層６６が形成されている。デバイスチップ１２は導体層６２に電気的に接続されている。導体層６４は内部配線として機能する。導体層６６はフットパッドとして機能する。導体層間はビア配線６８により接続されている。
図２２（ａ）は導体層６２を例示する平面図である。図２２（ｂ）は導体層６４を例示する平面図である。図２２（ｃ）は導体層６６を例示する平面図である。接地端子及び接地配線には格子斜線を付した。信号端子及び信号配線には斜線を付した。ビア配線６８は白抜きの丸として図示している。図２２（ｂ）、後述する図２４（ｂ）及び図２４（ｃ）では給電線を除去していない状態を図示している。
図２２（ａ）に示すように、導体層６２は、接地端子６２ａ及び信号端子６２ｂを含む。図２２（ｂ）に示すように、導体層６４は、接地配線６４ａ及び信号配線６４ｂを含む。図２２（ｃ）に示すように、導体層６６は、接地端子６６ａ及び信号端子６６ｂを含む。接地端子６２ａと接地配線６４ａとは接続され、接地配線６４ａと接地端子６６ａとは接続されている。信号端子６２ｂと信号配線６４ｂとは接続され、信号配線６４ｂと信号端子６６ｂとは接続されている。
例えばダイシング前の集合基板において、導体層６２、６４及び６６は電解メッキ法により形成される。接地配線６４ａは給電線６４ｃと接続されている。信号配線６４ｂは給電線６４ｄと接続されている。給電線６４ｃ及び６４ｄは絶縁性基板６０の外部に突出する。給電線６４ｃ及び６４ｄに電流を供給することにより、各導体層を形成するための電解メッキ処理が行われる。
図２（ａ）から図３（ａ）に示した工程により電子部品９００Ｒを形成する。図２（ｂ）に示したダイシング処理において、給電線６４ｃ及び６４ｄは除去される。絶縁性基板６０の側面からは、接地配線６４ａ及び信号配線６４ｂが露出する。例えば図２（ｃ）に示したような電解バレルメッキ法を行うと、接地配線６４ａ及び信号配線６４ｂにも電解メッキ処理が施される。この結果、図２１に示すように、接地配線６４ａ及び信号配線６４ｂの露出部分にＮｉ層７０が形成される。接地配線６４ａには大きなＮｉ層７０が形成される。信号配線６４ｂには微小なＮｉ層７０が形成される。接地配線６４ａは、接地端子６２ａを介して封止部１４及びリッド１６と電気的に接続されている。封止部１４及びリッド１６は面積が大きいため、大きな電流が流れる。従って、接地配線６４ａにも大きな電流が流れ、Ｎｉ層７０が大きくなる。Ｎｉ層７０は短絡の原因、及びハンドリングの妨げとなりうる。
次に実施例９について説明する。図２３（ａ）は実施例９に係る電子部品９００を例示する断面図である。図２３（ｂ）は導体層６４を例示する平面図である。導体層６２及び６４は図２２（ａ）及び図２２（ｃ）に示したため、図示を省略する。
図２３（ａ）及び図２３（ｂ）に示すように、給電線６４ｃ及び６４ｄが設けられていない。導体層６２、６４及び６６を無電解メッキ法により形成するため、給電線は不要だからである。このため、ダイシング処理後に、接地配線６４ａ及び信号配線６４ｂは絶縁性基板６０の側面から露出しない。従ってＮｉ層７０の形成は抑制される。Ｎｉ層７０に起因する短絡は抑制され、ハンドリングを円滑に行うこともできる。
実施例１０は、接地配線６４ａが露出しない例である。図２４（ａ）は実施例１０に係る電子部品１０００を例示する断面図である。図２４（ｂ）は導体層６２を例示する平面図である。図２４（ｃ）は導体層６４を例示する断面図である。
図２４（ｂ）に示すように、複数の接地端子６２ａのうち絶縁層６０ａの外周部に位置する接地端子６２ａには、給電線６２ｃが接続されている。図２４（ｃ）に示すように、接地配線６４ａには給電線が接続されていない。信号配線６４ｂには給電線６４ｄが接続されている。給電線６４ｄは、絶縁性基板６０と厚さ方向で重ならない位置において引き回されている。給電線６２ｃ及び６４ｄを用いた電解メッキ法により、導体層６２、６４及び６６を形成する。
図２（ｂ）に示したダイシング処理により、給電線６２ｃ及び６４ｄは除去される。接地配線６４ａは絶縁性基板６０から露出しないため、接地配線６４ａにはＮｉ層７０は形成されない。信号配線６４ｂは絶縁性基板６０の側面から露出する。このため、図２４（ａ）に示すように、信号配線６４ｂには微小なＮｉ層７０が形成される。しかし、Ｎｉ層７０は小さいため、短絡、及びハンドリングの支障などは生じ難い。給電線６４ｄを絶縁性基板６０内で引き回していない。従って、給電線６４ｄと、信号配線及び接地配線との容量結合などが抑制される。容量結合による電子部品１０００の特性悪化も抑制される。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、６０ 絶縁性基板
１０ａ、１０ｂ、１０ｃ、１０ｄ 端子
１１ 上面
１２ デバイスチップ
１３ 下面
１４ 封止部
１４ａ 樹脂層
１４ｂ 金属層
１６ リッド
１８、１８ｃ、１８ｄ、１８ｅ、１８ｆ メッキ層
１８ａ Ｎｉ層
１８ｂ Ａｕ層
１８ｇ、１８ｈ Ｃｕ層
２２、２３ レジスト層
２６ バレル
６２、６４、６６ 導体層
６２ｃ、６４ｃ、６４ｄ 給電線
６４ａ 接地配線
６４ｂ 信号配線
１００、２００．３００．４００、５００、６００、７００、８００、９００、１０００ 電子部品
８１０ 多層基板

Claims (7)

  1. 絶縁性基板の上面にデバイスチップを実装する工程と、
    前記デバイスチップを封止する金属層を含む封止部を設ける工程と、
    前記絶縁性基板及び前記封止部を切断する工程と、
    バレルメッキ法を用いて前記封止部を覆うメッキ層を設ける工程と、を有し、
    前記メッキ層を設ける工程は、電解バレルメッキ法を用いて前記メッキ層を設ける工程を含み、
    前記メッキ層を設ける工程は、前記封止部を覆う第１メッキ層と、前記絶縁性基板の下面に設けられた端子に接触する第２メッキ層とを設ける工程であり、
    前記メッキ層を設ける工程の後に、前記端子が露出するように前記第２メッキ層を除去する工程を有することを特徴とする電子部品の製造方法。
  2. 絶縁性基板の上面にデバイスチップを実装する工程と、
    前記デバイスチップを封止する絶縁体により形成された封止部を設ける工程と、
    前記絶縁性基板及び前記封止部を切断し電子部品に個片化する工程と、
    前記個片化する工程の後、バレルメッキ法を用いて前記封止部を覆うメッキ層を設ける工程と、を有し、
    前記メッキ層を設ける工程は、前記絶縁性基板の表面が露出した状態で、無電解バレルメッキすることで、前記絶縁性基板の露出した表面には前記メッキ層が形成されず前記封止部を覆うように前記封止部の表面に第３メッキ層を設けた後、前記絶縁性基板の表面が露出した状態で、電解バレルメッキ法を用いて前記第３メッキ層の表面に第４メッキ層を設ける工程を含むことを特徴とする電子部品の製造方法。
  3. 前記メッキ層を設ける工程の前に前記絶縁性基板の下面に設けられた端子を覆うレジスト層を設ける工程と、
    前記メッキ層を設ける工程の後に前記レジスト層を除去する工程と、を有することを特徴とする請求項２記載の電子部品の製造方法。
  4. 前記封止部を設ける工程は、前記封止部を前記デバイスチップの側面及び上面に沿うような前記封止部を設ける工程であることを特徴とする請求項１から３いずれか一項記載の電子部品の製造方法。
  5. 前記絶縁性基板の下面には端子が設けられ、
    前記切断する工程は、前記絶縁性基板の下面側から前記絶縁性基板及び前記封止部を切断する工程であることを特徴とする請求項１から４いずれか一項記載の電子部品の製造方法。
  6. 前記メッキ層を設ける工程は、前記封止部を覆う第５メッキ層と、前記絶縁性基板の下面に設けられた端子を覆う第６メッキ層とを設ける工程であり、
    前記第５メッキ層及び前記第６メッキ層は銅により形成されることを特徴とする請求項５記載の電子部品の製造方法。
  7. 前記絶縁性基板の下面に設けられた端子に、銅により形成される第７メッキ層を設ける工程と、
    前記メッキ層を設ける工程の前に前記第７メッキ層を覆うレジスト層を設ける工程と、
    前記メッキ層を設ける工程の後に前記レジスト層を除去する工程と、を有することを特徴とする請求項２記載の電子部品の製造方法。
JP2012231902A 2012-06-18 2012-10-19 電子部品の製造方法 Active JP6166525B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012231902A JP6166525B2 (ja) 2012-06-18 2012-10-19 電子部品の製造方法
US13/918,002 US8969173B2 (en) 2012-06-18 2013-06-14 Method of fabricating electronic component

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012137029 2012-06-18
JP2012137029 2012-06-18
JP2012231902A JP6166525B2 (ja) 2012-06-18 2012-10-19 電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP2014027249A JP2014027249A (ja) 2014-02-06
JP6166525B2 true JP6166525B2 (ja) 2017-07-19

Family

ID=49756269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012231902A Active JP6166525B2 (ja) 2012-06-18 2012-10-19 電子部品の製造方法

Country Status (2)

Country Link
US (1) US8969173B2 (ja)
JP (1) JP6166525B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847235B2 (en) * 2014-02-26 2017-12-19 Infineon Technologies Ag Semiconductor device with plated lead frame, and method for manufacturing thereof
JP6509147B2 (ja) * 2016-02-29 2019-05-08 太陽誘電株式会社 電子デバイス
CN105958963B (zh) * 2016-05-12 2019-03-26 锐迪科微电子（上海）有限公司 一种封装结构及其制造方法
WO2018092529A1 (ja) * 2016-11-16 2018-05-24 株式会社村田製作所 高周波モジュール
JP6449836B2 (ja) 2016-11-25 2019-01-09 太陽誘電株式会社 電子部品およびその製造方法
JP6653646B2 (ja) 2016-12-02 2020-02-26 太陽誘電株式会社 電子部品およびその製造方法
WO2020179020A1 (ja) 2019-03-06 2020-09-10 三菱電機株式会社 半導体装置及びその製造方法
CN116157914A (zh) * 2020-09-08 2023-05-23 株式会社村田制作所 模块和电子部件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639014A (en) * 1995-07-05 1997-06-17 Johnson Matthey Electronics, Inc. Integral solder and plated sealing cover and method of making same
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置
JP2004095972A (ja) * 2002-09-03 2004-03-25 Sumitomo Metal Electronics Devices Inc プラスチックパッケージの製造方法
JP2004281919A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4134893B2 (ja) * 2003-12-05 2008-08-20 松下電器産業株式会社 電子素子パッケージ
JP4456503B2 (ja) 2004-12-24 2010-04-28 富士通メディアデバイス株式会社 電子部品の製造方法
JP2007019942A (ja) 2005-07-08 2007-01-25 Alps Electric Co Ltd 表面弾性波ディバイス、及びその製造方法
JP5264281B2 (ja) 2008-05-09 2013-08-14 日本電波工業株式会社 圧電部品の製造方法
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
JP5686943B2 (ja) * 2008-09-17 2015-03-18 太陽誘電株式会社 弾性波デバイス及びその製造方法
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
JP2012059730A (ja) * 2010-09-03 2012-03-22 Elpida Memory Inc 半導体装置及びその製造方法
US8476115B2 (en) * 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material

Also Published As

Publication number Publication date
US8969173B2 (en) 2015-03-03
US20130337610A1 (en) 2013-12-19
JP2014027249A (ja) 2014-02-06

Similar Documents

Publication Publication Date Title
JP6166525B2 (ja) 電子部品の製造方法
JP5808586B2 (ja) インターポーザの製造方法
JP3910598B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP4512101B2 (ja) 半導体チップの製造方法
JP5258567B2 (ja) 半導体装置及びその製造方法
JP5392847B2 (ja) 配線基板、半導体装置及びそれらの製造方法
US20160301386A1 (en) Elastic wave filter device
JP4379413B2 (ja) 電子部品、電子部品の製造方法、回路基板及び電子機器
JP2006294701A (ja) 半導体装置及びその製造方法
JP2007180395A (ja) 半導体装置の製造方法
JP4828261B2 (ja) 半導体装置及びその製造方法
JP2007242782A (ja) 半導体装置及び電子装置
JP2009094434A (ja) 半導体装置およびその製造方法
JP2018170377A (ja) 樹脂封止型半導体装置およびその製造方法
JP2017175000A (ja) 電子部品およびその製造方法、ならびに、インターポーザ
JP6757213B2 (ja) 半導体装置の製造方法
KR101394647B1 (ko) 반도체 패키지 및 그 제조방법
CN105244327A (zh) 电子装置模块及其制造方法
JP4611871B2 (ja) 半導体装置及びその製造方法、並びに電子装置
JP4010298B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5555400B2 (ja) 半導体装置及びその製造方法
JP2010050264A (ja) 電子部品モジュールおよび電子部品モジュールの製造方法
JP2010092974A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2007059493A (ja) 半導体装置およびその製造方法
JP2011040610A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150629

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170623

R150 Certificate of patent or registration of utility model

Ref document number: 6166525

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250