JP6162764B2 - Semiconductor device and mounting structure of semiconductor device - Google Patents

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Description

本発明は、半導体装置、および、半導体装置の実装構造に関する。   The present invention relates to a semiconductor device and a mounting structure of the semiconductor device.

従来から、種々の電子回路が用いられている。電子回路は、たとえばトランジスタやダイオードなどの機能素子チップを複数用いることにより実現されることが多い。機能素子チップは各々、樹脂により覆われたモジュールとして用いられる。各モジュールは一つの機能素子チップを含む（たとえば特許文献１参照）。このようなモジュールを用いて電子回路を構成する場合に異なる機能素子チップどうしを導通させるには、たとえばプリント基板における配線を経由させる必要がある。   Conventionally, various electronic circuits have been used. Electronic circuits are often realized by using a plurality of functional element chips such as transistors and diodes. Each functional element chip is used as a module covered with resin. Each module includes one functional element chip (see, for example, Patent Document 1). In order to connect different functional element chips when an electronic circuit is configured using such a module, for example, it is necessary to pass through wiring on a printed circuit board.

プリント基板における配線には、配線抵抗および配線インダクタンスが存在する。そのため上述のようにプリント基板における配線を経由して異なる機能素子チップどうしを導通させた場合には、プリント基板における配線の配線抵抗や配線インダクタンスが生じる。配線抵抗や配線インダクタンスは、電子回路における低消費電力化や電子回路の高性能化を妨げる要因となる。   Wiring resistance and wiring inductance exist in the wiring on the printed circuit board. For this reason, when different functional element chips are made conductive via wiring on the printed board as described above, wiring resistance and wiring inductance of the wiring on the printed board are generated. Wiring resistance and wiring inductance are factors that hinder low power consumption and high performance of electronic circuits.

特開２００２−７６１９５号公報JP 2002-76195 A

本発明は、上記した事情のもとで考え出されたものであって、配線抵抗および配線インダクタンスを低減できる半導体装置を提供することをその主たる課題とする。   The present invention has been conceived under the circumstances described above, and its main object is to provide a semiconductor device capable of reducing wiring resistance and wiring inductance.

本発明の第１の側面によると、複数の機能素子チップと、上記複数の機能素子チップのうちの２つの機能素子チップのいずれにも接合された導通部材と、第１ワイヤと、上記複数の機能素子チップ、上記導通部材、および上記第１ワイヤを覆う樹脂部と、を備え、上記２つの機能素子チップの一方は、互いに同一方向を向く第１主面電極および第２主面電極と、上記第１主面電極の向く方向とは反対の方向を向く第１裏面電極と、を含む第１半導体チップであり、上記導通部材は、上記第１主面電極に接合され、上記第１ワイヤは、上記第２主面電極に接合され、且つ、上記第１半導体チップの厚さ方向において上記導通部材に重なる部位を有する、半導体装置が提供される。   According to the first aspect of the present invention, a plurality of functional element chips, a conductive member joined to any two of the plurality of functional element chips, a first wire, and the plurality of functional elements chips A functional part chip, a conducting member, and a resin portion covering the first wire, and one of the two functional element chips has a first main surface electrode and a second main surface electrode facing in the same direction. A first semiconductor chip including a first back surface electrode facing in a direction opposite to the direction of the first main surface electrode, wherein the conducting member is bonded to the first main surface electrode and the first wire Provides a semiconductor device having a portion bonded to the second principal surface electrode and overlapping the conductive member in the thickness direction of the first semiconductor chip.

好ましくは、上記導通部材は、第１導電板であり、上記２つの機能素子チップの他方は、第２半導体チップである。   Preferably, the conducting member is a first conductive plate, and the other of the two functional element chips is a second semiconductor chip.

好ましくは、上記樹脂部から露出しているワイヤボンディング用リードを更に備え、上記ワイヤボンディング用リードは、上記第１ワイヤが接合されたパッド主面を有するパッド部を含む。   Preferably, a wire bonding lead exposed from the resin portion is further included, and the wire bonding lead includes a pad portion having a pad main surface to which the first wire is bonded.

好ましくは、上記パッド主面は、上記厚さ方向において、上記第１裏面電極よりも上記第１主面電極の配置された側に位置する。   Preferably, the pad main surface is located on a side where the first main surface electrode is disposed with respect to the first back surface electrode in the thickness direction.

好ましくは、上記樹脂部は、上記厚さ方向のいずれか一方を向く樹脂底面を有し、上記
ワイヤボンディング用リードは、上記樹脂底面から露出する実装部を含む。 Preferably, the resin portion has a resin bottom surface facing either one of the thickness directions, and the wire bonding lead includes a mounting portion exposed from the resin bottom surface.

好ましくは、上記実装部は、上記樹脂底面と面一である実装面を有する。   Preferably, the mounting portion has a mounting surface that is flush with the resin bottom surface.

好ましくは、上記ワイヤボンディング用リードは、上記パッド部と上記実装部との間に位置する中間部を含み、上記中間部は、上記樹脂底面に対し傾斜している。   Preferably, the wire bonding lead includes an intermediate portion positioned between the pad portion and the mounting portion, and the intermediate portion is inclined with respect to the resin bottom surface.

好ましくは、上記パッド主面は、上記樹脂底面の位置する側を向く。   Preferably, the pad main surface faces the side where the resin bottom surface is located.

好ましくは、上記パッド部は、上記パッド主面とは反対側のパッド裏面を有し、上記パッド裏面は、上記樹脂底面の位置する側を向く。   Preferably, the pad portion has a pad back surface opposite to the pad main surface, and the pad back surface faces the side where the resin bottom surface is located.

好ましくは、上記第２半導体チップは、上記厚さ方向視において、上記第１半導体チップからずれた位置に配置されている。   Preferably, the second semiconductor chip is disposed at a position shifted from the first semiconductor chip in the thickness direction view.

好ましくは、上記第１導電板には、上記第１ワイヤの一部が配置された凹部が形成されている。   Preferably, the first conductive plate is formed with a recess in which a part of the first wire is disposed.

好ましくは、上記第１主面電極はゲート電極であり、上記第２主面電極はソース電極であり、上記第１裏面電極はドレイン電極である。   Preferably, the first main surface electrode is a gate electrode, the second main surface electrode is a source electrode, and the first back surface electrode is a drain electrode.

好ましくは、第２導電板を更に備え、上記第２半導体チップは、上記第１主面電極の向く方向と同一方向を向く第３主面電極と、上記第３主面電極の向く方向とは反対方向を向く第２裏面電極と、を含み、上記第３主面電極は、上記第２導電板に接合され、上記第２裏面電極は、上記第１導電板に接合されている。   Preferably, the semiconductor device further includes a second conductive plate, wherein the second semiconductor chip includes a third main surface electrode facing in the same direction as the first main surface electrode and a direction facing the third main surface electrode. A second back surface electrode facing in the opposite direction, wherein the third main surface electrode is joined to the second conductive plate, and the second back surface electrode is joined to the first conductive plate.

好ましくは、上記第２導電板は、上記第３主面電極が接合された第１導電面と、上記第１導電面の向く方向とは反対方向を向く第２導電面と、を有し、上記第２導電面は、上記樹脂部から露出している。   Preferably, the second conductive plate has a first conductive surface to which the third main surface electrode is joined, and a second conductive surface facing in a direction opposite to the direction in which the first conductive surface is directed, The second conductive surface is exposed from the resin portion.

好ましくは、上記第１導電面は、上記厚さ方向視において、上記第２導電面からはみ出る部位を有する。   Preferably, the first conductive surface has a portion protruding from the second conductive surface when viewed in the thickness direction.

好ましくは、第２ワイヤを更に備え、上記第２半導体チップは、上記第３主面電極の向く方向と同一方向を向く第４主面電極を含み、上記第２ワイヤは、上記第４主面電極に接合され、且つ、上記厚さ方向において上記第２導電板に重なる。   Preferably, the semiconductor device further includes a second wire, wherein the second semiconductor chip includes a fourth main surface electrode facing the same direction as the third main surface electrode, and the second wire includes the fourth main surface. It is joined to the electrode and overlaps the second conductive plate in the thickness direction.

好ましくは、第２導電板を更に備え、上記第２半導体チップは、上記第１裏面電極の向く方向と同一方向を向く第３主面電極と、上記第３主面電極の向く方向とは反対方向を向く第２裏面電極と、を含み、上記第３主面電極は、上記第２導電板に接合され、上記第２裏面電極は、上記第１導電板に接合されている。   Preferably, the semiconductor device further includes a second conductive plate, wherein the second semiconductor chip is opposite to a direction of the third main surface electrode facing the same direction as the direction of the first back electrode and the direction of the third main surface electrode. A third back surface electrode facing the direction, wherein the third main surface electrode is joined to the second conductive plate, and the second back surface electrode is joined to the first conductive plate.

好ましくは、上記第１導電板は、上記第１主面電極が接合された第１導電面と、上記第１主面電極とは反対側の第２導電面と、を有し、上記第２導電面は、上記樹脂部から露出する。   Preferably, the first conductive plate has a first conductive surface to which the first main surface electrode is joined, and a second conductive surface opposite to the first main surface electrode, and the second conductive surface. The conductive surface is exposed from the resin portion.

好ましくは、上記第１導電面は、上記厚さ方向視において、上記第２導電面からはみ出る部位を有する。   Preferably, the first conductive surface has a portion protruding from the second conductive surface when viewed in the thickness direction.

好ましくは、第２ワイヤを更に備え、上記第２半導体チップは、上記第３主面電極の向
く方向と同一方向を向く第４主面電極を含み、上記第２ワイヤは、上記第４主面電極に接合され、且つ、上記厚さ方向において上記第２導電板に重なる。 Preferably, the semiconductor device further includes a second wire, wherein the second semiconductor chip includes a fourth main surface electrode facing the same direction as the third main surface electrode, and the second wire includes the fourth main surface. It is joined to the electrode and overlaps the second conductive plate in the thickness direction.

好ましくは、上記第１導電板には、上記樹脂部の一部が入り込む孔が形成されている。   Preferably, the first conductive plate has a hole into which a part of the resin portion enters.

好ましくは、上記第３主面電極はゲート電極であり、上記第４主面電極はソース電極であり、上記第２裏面電極はドレイン電極である。   Preferably, the third main surface electrode is a gate electrode, the fourth main surface electrode is a source electrode, and the second back surface electrode is a drain electrode.

好ましくは、上記機能素子チップのいずれか一つは、ダイオード、抵抗、もしくはコンデンサである。   Preferably, any one of the functional element chips is a diode, a resistor, or a capacitor.

本発明の第２の側面によると、本発明の第１の側面によって提供される半導体装置と、上記半導体装置が配置された配線基板と、上記半導体装置および上記配線基板の間に介在するハンダ層と、を備える、半導体装置の実装構造が提供される。   According to a second aspect of the present invention, a semiconductor device provided by the first aspect of the present invention, a wiring board on which the semiconductor device is disposed, and a solder layer interposed between the semiconductor device and the wiring board A mounting structure of a semiconductor device is provided.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。   Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

本発明の第１実施形態にかかる実装構造を示す平面図である。It is a top view which shows the mounting structure concerning 1st Embodiment of this invention. 図１のＩＩ−ＩＩ線に沿う断面図である。It is sectional drawing which follows the II-II line | wire of FIG. 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。It is sectional drawing which follows the III-III line of FIG. 本発明の第１実施形態にかかる半導体装置の底面図である。1 is a bottom view of a semiconductor device according to a first embodiment of the present invention. 図４から樹脂部を省略した図である。It is the figure which abbreviate | omitted the resin part from FIG. 図５から一つの導電板を省略した図である。FIG. 6 is a diagram in which one conductive plate is omitted from FIG. 5. 図６から一つの導電板と一つの半導体チップと一つのワイヤとを省略した図である。FIG. 7 is a diagram in which one conductive plate, one semiconductor chip, and one wire are omitted from FIG. 6. 本発明の第１実施形態にかかる半導体装置が構成する回路の回路図である。1 is a circuit diagram of a circuit configured by a semiconductor device according to a first embodiment of the present invention. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 図９のＸ−Ｘ線に沿う断面図である。It is sectional drawing which follows the XX line of FIG. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。It is sectional drawing which follows the XII-XII line | wire of FIG. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 図１３のＸＩＶ−ＸＩＶ線に沿う断面図である。It is sectional drawing which follows the XIV-XIV line | wire of FIG. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。It is sectional drawing which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。It is sectional drawing which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 本発明の第１実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。It is sectional drawing which shows 1 process of the manufacturing method of the semiconductor device concerning 1st Embodiment of this invention. 本発明の第２実施形態にかかる実装構造を示す平面図である。It is a top view which shows the mounting structure concerning 2nd Embodiment of this invention. 図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。It is sectional drawing which follows the XIX-XIX line | wire of FIG. 図１８のＸＸ−ＸＸ線に沿う断面図である。It is sectional drawing which follows the XX-XX line of FIG. 図１８のＸＸＩ−ＸＸＩ線に沿う断面図である。It is sectional drawing which follows the XXI-XXI line | wire of FIG. 図１８のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。It is sectional drawing which follows the XXII-XXII line | wire of FIG. 図１８に示した実装構造における半導体装置から、一つの導電板を省略した図である。It is the figure which abbreviate | omitted one conductive plate from the semiconductor device in the mounting structure shown in FIG. 本発明の第２実施形態にかかる半導体装置の底面図である。It is a bottom view of the semiconductor device concerning 2nd Embodiment of this invention. 図２４から樹脂部を省略した図である。It is the figure which abbreviate | omitted the resin part from FIG. 図２５から一つの導電板を省略した図である。FIG. 26 is a diagram in which one conductive plate is omitted from FIG. 25. 本発明の第２実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 2nd Embodiment of this invention. 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。It is sectional drawing which follows the XXVIII-XXVIII line of FIG. 本発明の第２実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 2nd Embodiment of this invention. 図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。It is sectional drawing which follows the XXX-XXX line of FIG. 本発明の第２実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 2nd Embodiment of this invention. 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図である。FIG. 32 is a cross-sectional view taken along line XXXII-XXXII in FIG. 31. 本発明の第２実施形態にかかる半導体装置の製造方法の一工程を示す平面図である。It is a top view which shows 1 process of the manufacturing method of the semiconductor device concerning 2nd Embodiment of this invention. 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。It is sectional drawing which follows the XXXIV-XXXIV line | wire of FIG. 本発明の第３実施形態にかかる半導体装置の平面図である。It is a top view of the semiconductor device concerning a 3rd embodiment of the present invention. 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。FIG. 36 is a cross-sectional view taken along line XXXVI-XXXVI in FIG. 35. 図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。It is sectional drawing which follows the XXXVII-XXXVII line | wire of FIG. 本発明の第３実施形態にかかる半導体装置が構成する回路の回路図である。It is a circuit diagram of the circuit which the semiconductor device concerning 3rd Embodiment of this invention comprises. 本発明の第４実施形態にかかる半導体装置の平面図である。It is a top view of the semiconductor device concerning a 4th embodiment of the present invention. 図３９のＸＬ−ＸＬ線に沿う断面図である。It is sectional drawing which follows the XL-XL line | wire of FIG. 図３９のＸＬＩ−ＸＬＩ線に沿う断面図である。It is sectional drawing which follows the XLI-XLI line | wire of FIG. 本発明の第４実施形態にかかる半導体装置が構成する回路の回路図である。It is a circuit diagram of the circuit which the semiconductor device concerning 4th Embodiment of this invention comprises. 本発明の第５実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 5th Embodiment of this invention. 本発明の第５実施形態にかかる半導体装置が構成する回路の回路図である。It is a circuit diagram of the circuit which the semiconductor device concerning 5th Embodiment of this invention comprises.

＜第１実施形態＞
図１〜図１７を用いて本発明の第１実施形態について説明する。 <First Embodiment>
1st Embodiment of this invention is described using FIGS.

図１は、本発明の第１実施形態にかかる実装構造を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。   FIG. 1 is a plan view showing a mounting structure according to the first embodiment of the present invention. 2 is a cross-sectional view taken along line II-II in FIG. 3 is a cross-sectional view taken along line III-III in FIG.

同図に示された実装構造８０１は、半導体装置１０１と、配線基板１０６と、ハンダ層８８１〜８８５とを備える。   The mounting structure 801 shown in the figure includes the semiconductor device 101, the wiring substrate 106, and solder layers 881 to 885.

配線基板１０６は、たとえばプリント配線基板である。配線基板１０６は、たとえば、絶縁基板と、当該絶縁基板に形成されたパターン電極（図示略）とを含む。半導体装置１０１は配線基板１０６に搭載されている。半導体装置１０１と、配線基板１０６との間には、ハンダ層８８１〜８８５が介在している。ハンダ層８８１〜８８５は、半導体装置１０１と配線基板１０６とを接合している。   The wiring board 106 is, for example, a printed wiring board. The wiring substrate 106 includes, for example, an insulating substrate and a pattern electrode (not shown) formed on the insulating substrate. The semiconductor device 101 is mounted on the wiring substrate 106. Solder layers 881 to 885 are interposed between the semiconductor device 101 and the wiring board 106. The solder layers 881 to 885 join the semiconductor device 101 and the wiring substrate 106.

図４は、半導体装置１０１の底面図である。図５は、図４から樹脂部７を省略した図である。図６は、図５から導電板２３を省略した図である。図７は、図６から導電板２２と半導体チップ３２とワイヤ４７とを省略した図である。図８は、半導体装置１０１が構成する回路の回路図である。   FIG. 4 is a bottom view of the semiconductor device 101. FIG. 5 is a view in which the resin portion 7 is omitted from FIG. FIG. 6 is a view in which the conductive plate 23 is omitted from FIG. FIG. 7 is a diagram in which the conductive plate 22, the semiconductor chip 32, and the wire 47 are omitted from FIG. FIG. 8 is a circuit diagram of a circuit configured by the semiconductor device 101.

これらの図に示す半導体装置１０１は、ＤＣ／ＤＣコンバータである。半導体装置１０１は、導電板２１〜２３と、半導体チップ３１，３２と、導電性接合部４１１〜４１４と、２本のワイヤ４６，４７と、ワイヤボンディング用リード５１，５２と、樹脂部７（図５〜図７では想像線で示す）とを備える。   The semiconductor device 101 shown in these drawings is a DC / DC converter. The semiconductor device 101 includes conductive plates 21 to 23, semiconductor chips 31 and 32, conductive joint portions 411 to 414, two wires 46 and 47, wire bonding leads 51 and 52, and a resin portion 7 ( 5 to 7).

図１〜図７に示す樹脂部７は、導電板２１〜２３と、半導体チップ３１，３２と、導電性接合部４１１〜４１４と、２本のワイヤ４６，４７と、ワイヤボンディング用リード５１，５２と、を覆っている。樹脂部７は、たとえば、黒色のエポキシ樹脂よりなる。樹脂部７は、樹脂底面７１と、樹脂側面７２と、樹脂主面７３とを有する。   The resin part 7 shown in FIGS. 1 to 7 includes conductive plates 21 to 23, semiconductor chips 31 and 32, conductive joint parts 411 to 414, two wires 46 and 47, wire bonding leads 51, 52. The resin portion 7 is made of, for example, a black epoxy resin. The resin part 7 has a resin bottom surface 71, a resin side surface 72, and a resin main surface 73.

樹脂底面７１は、ＸＹ平面に広がる平面状であり、且つ、方向Ｚの一方向（方向Ｚａ）を向く。図２、図３に示す樹脂側面７２は、方向Ｚ視において、半導体チップ３１，３２を囲む形状である。樹脂側面７２は、第１部分７２１と、第２部分７２２とを有する。第１部分７２１は樹脂底面７１とつながる。第２部分７２２は第１部分７２１とつながる。第２部分７２２は、樹脂底面７１と鋭角をなすように、方向Ｚに対し傾斜している。樹脂主面７３は、ＸＹ平面に広がる平面状であり、且つ、方向Ｚの他方向（方向Ｚｂ）を向く。樹脂主面７３は第２部分７２２につながる。   The resin bottom surface 71 has a planar shape extending in the XY plane and faces one direction (direction Za). The resin side surface 72 shown in FIGS. 2 and 3 has a shape surrounding the semiconductor chips 31 and 32 when viewed in the direction Z. The resin side surface 72 has a first portion 721 and a second portion 722. The first portion 721 is connected to the resin bottom surface 71. The second part 722 is connected to the first part 721. The second portion 722 is inclined with respect to the direction Z so as to form an acute angle with the resin bottom surface 71. The resin main surface 73 has a planar shape extending in the XY plane, and faces the other direction (direction Zb) of the direction Z. The resin main surface 73 is connected to the second portion 722.

図２、図３、図７に示す半導体チップ３１は、半導体からなる素子である。半導体チップ３１は、機能素子チップもしくは第１半導体チップの一例に相当する。半導体チップ３１としては、たとえば、ダイオード、トランジスタ、もしくは、ＩＣが挙げられる。図８に示すように、本実施形態では半導体チップ３１は、ＤＣ／ＤＣコンバータにおけるハイサイド用のトランジスタである。図７に示すように、半導体チップ３１は平面視矩形状である。半導体チップ３１の厚さ（方向Ｚにおける寸法）は、たとえば、２００μｍである。半導体チップ３１の方向Ｘにおける寸法は、たとえば、１６００μｍであり、半導体チップ３１の方向Ｙにおける寸法は、たとえば、２２００μｍである。   The semiconductor chip 31 shown in FIGS. 2, 3 and 7 is an element made of a semiconductor. The semiconductor chip 31 corresponds to an example of a functional element chip or a first semiconductor chip. Examples of the semiconductor chip 31 include a diode, a transistor, or an IC. As shown in FIG. 8, in this embodiment, the semiconductor chip 31 is a high-side transistor in a DC / DC converter. As shown in FIG. 7, the semiconductor chip 31 has a rectangular shape in plan view. The thickness of the semiconductor chip 31 (dimension in the direction Z) is, for example, 200 μm. The dimension in the direction X of the semiconductor chip 31 is 1600 μm, for example, and the dimension in the direction Y of the semiconductor chip 31 is 2200 μm, for example.

図２、図３、図７に示すように、半導体チップ３１は、主面電極３１１（第１主面電極）と、主面電極３１２（第２主面電極）と、裏面電極３１３（第１裏面電極）とを含む。主面電極３１１，３１２は互いに同一方向を向く。本実施形態において主面電極３１１，３１２はいずれも、半導体チップ３１の厚さ方向Ｚのうちの一方向（方向Ｚａ）を向く。裏面電極３１３は、主面電極３１１，３１２の各々が向く方向とは反対の方向を向く。本実施形態において裏面電極３１３は、半導体チップ３１の厚さ方向Ｚのうちの他方向（方向Ｚｂ）を向く。   As shown in FIGS. 2, 3, and 7, the semiconductor chip 31 includes a main surface electrode 311 (first main surface electrode), a main surface electrode 312 (second main surface electrode), and a back electrode 313 (first electrode). Back electrode). The main surface electrodes 311 and 312 face the same direction. In the present embodiment, each of the principal surface electrodes 311 and 312 faces one direction (direction Za) of the thickness direction Z of the semiconductor chip 31. The back electrode 313 faces in a direction opposite to the direction in which each of the main surface electrodes 311 and 312 faces. In the present embodiment, the back electrode 313 faces in the other direction (direction Zb) in the thickness direction Z of the semiconductor chip 31.

本実施形態においては、主面電極３１１はソース電極であり、主面電極３１２はゲート電極であり、裏面電極３１３はドレイン電極である。なお、図８にてソース電極をＳとして示し、ゲート電極をＧとして示し、ドレイン電極をＤとして示している。他の実施形態の回路図においても同様の表記をしている。本実施形態と異なり、半導体チップは、主面電極３１１がドレイン電極であるものなどであってもよい。半導体チップがＩＣである場合には、半導体チップは２つの主面電極のみを含むのではなく、さらに多くの主面電極を含んでいても良い。   In the present embodiment, the main surface electrode 311 is a source electrode, the main surface electrode 312 is a gate electrode, and the back electrode 313 is a drain electrode. In FIG. 8, the source electrode is shown as S, the gate electrode is shown as G, and the drain electrode is shown as D. The same notation is used in circuit diagrams of other embodiments. Unlike the present embodiment, the semiconductor chip may be one in which the main surface electrode 311 is a drain electrode. When the semiconductor chip is an IC, the semiconductor chip does not include only two main surface electrodes, but may include more main surface electrodes.

図２、図３、図６に示す半導体チップ３２は、半導体チップ３１に対し平面視のサイズが異なる点を除き、半導体チップ３１と略同様の構成を有する。半導体チップ３２は、半導体からなる素子である。半導体チップ３２は、機能素子チップもしくは第２半導体チップの一例に相当する。半導体チップ３２としては、たとえば、ダイオード、トランジスタ、もしくは、ＩＣが挙げられる。図８に示すように、本実施形態では半導体チップ３２は、ＤＣ／ＤＣコンバータにおけるローサイド用のトランジスタである。図６に示すように
、半導体チップ３２は平面視矩形状である。半導体チップ３２の厚さ（方向Ｚにおける寸法）は、たとえば、２００μｍである。半導体チップ３２の方向Ｘにおける寸法は、たとえば、２８００μｍであり、半導体チップ３２の方向Ｙにおける寸法は、たとえば、４０００μｍである。 The semiconductor chip 32 shown in FIGS. 2, 3, and 6 has substantially the same configuration as the semiconductor chip 31 except that the size in plan view is different from that of the semiconductor chip 31. The semiconductor chip 32 is an element made of a semiconductor. The semiconductor chip 32 corresponds to an example of a functional element chip or a second semiconductor chip. Examples of the semiconductor chip 32 include a diode, a transistor, or an IC. As shown in FIG. 8, in this embodiment, the semiconductor chip 32 is a low-side transistor in a DC / DC converter. As shown in FIG. 6, the semiconductor chip 32 has a rectangular shape in plan view. The thickness of the semiconductor chip 32 (dimension in the direction Z) is, for example, 200 μm. The dimension in the direction X of the semiconductor chip 32 is, for example, 2800 μm, and the dimension in the direction Y of the semiconductor chip 32 is, for example, 4000 μm.

図２、図３、図６に示すように、半導体チップ３２は、主面電極３２１（第３主面電極）と、主面電極３２２（第４主面電極）と、裏面電極３２３（第２裏面電極）とを含む。主面電極３２１，３２２は互いに同一方向を向く（図２、図６参照）。本実施形態において主面電極３２１，３１２はいずれも方向Ｚａを向く。裏面電極３２３は、主面電極３２１，３２２の各々が向く方向とは反対の方向を向く。本実施形態において裏面電極３２３は方向Ｚｂを向く。   As shown in FIGS. 2, 3, and 6, the semiconductor chip 32 includes a main surface electrode 321 (third main surface electrode), a main surface electrode 322 (fourth main surface electrode), and a back surface electrode 323 (second electrode). Back electrode). The main surface electrodes 321 and 322 face each other in the same direction (see FIGS. 2 and 6). In the present embodiment, both the principal surface electrodes 321 and 312 face the direction Za. The back electrode 323 faces in the direction opposite to the direction in which each of the main surface electrodes 321 and 322 faces. In the present embodiment, the back electrode 323 faces the direction Zb.

本実施形態においては、図８に示すように、主面電極３２１はソース電極であり、主面電極３２２はゲート電極であり、裏面電極３２３はドレイン電極である。本実施形態と異なり、半導体チップは、主面電極３２１がドレイン電極であるものなどであってもよい。半導体チップがＩＣである場合には、半導体チップは２つの主面電極のみを含むのではなく、さらに多くの主面電極を含んでいても良い。   In the present embodiment, as shown in FIG. 8, the main surface electrode 321 is a source electrode, the main surface electrode 322 is a gate electrode, and the back electrode 323 is a drain electrode. Unlike the present embodiment, the semiconductor chip may be one in which the main surface electrode 321 is a drain electrode. When the semiconductor chip is an IC, the semiconductor chip does not include only two main surface electrodes, but may include more main surface electrodes.

図１〜図３、図７に示す導電板２１はたとえばＣｕなどの導体よりなる。導電板２１には、後述の導電性接合部４１１を介して半導体チップ３１が接合されている。導電板２１は、一つの平らな板を折り曲げ成型することにより形成される。導電板２１は、パッド部２１１と、中間部２１２と、実装部２１３と、を含む。   The conductive plate 21 shown in FIGS. 1 to 3 and FIG. 7 is made of a conductor such as Cu. A semiconductor chip 31 is bonded to the conductive plate 21 via a conductive bonding portion 411 described later. The conductive plate 21 is formed by bending a single flat plate. The conductive plate 21 includes a pad portion 211, an intermediate portion 212, and a mounting portion 213.

パッド部２１１はＸＹ平面に沿って広がる平板状である。パッド部２１１は、導電性接合部４１１を介して半導体チップ３１に接合されており、半導体チップ３１と導通している。より具体的には、パッド部２１１は、導電性接合部４１１を介して、半導体チップ３１の裏面電極３１３に接合されている。これにより、パッド部２１１は半導体チップ３１の裏面電極３１３と導通している。   The pad portion 211 has a flat plate shape that extends along the XY plane. The pad portion 211 is bonded to the semiconductor chip 31 via the conductive bonding portion 411 and is electrically connected to the semiconductor chip 31. More specifically, the pad portion 211 is bonded to the back electrode 313 of the semiconductor chip 31 via the conductive bonding portion 411. Thereby, the pad portion 211 is electrically connected to the back surface electrode 313 of the semiconductor chip 31.

中間部２１２は、パッド部２１１および実装部２１３の間に位置する。中間部２１２は、パッド部２１１および実装部２１３のいずれにもつながる。中間部２１２は板状を呈している。本実施形態において中間部２１２は、パッド部２１１に対し傾斜している。更に、中間部２１２は樹脂底面７１に対し傾斜している。中間部２１２は、ＸＹ平面視においてパッド部２１１から遠ざかるほど方向Ｚａに向かう形状である。図５に示すように、本実施形態においては、中間部２１２には複数の穴２１６が形成されている。各穴２１６には、樹脂部７の一部が充填されている。穴２１６が形成されているのは、樹脂部７と中間部２１２（導電板２１）とをより強く接合するためである。樹脂部７と中間部２１２（導電板２１）とがより強く接合すると、樹脂部７と中間部２１２とが剥離しにくくなり、耐湿性の向上を図ることができる。   The intermediate part 212 is located between the pad part 211 and the mounting part 213. The intermediate part 212 is connected to both the pad part 211 and the mounting part 213. The intermediate part 212 has a plate shape. In the present embodiment, the intermediate portion 212 is inclined with respect to the pad portion 211. Further, the intermediate portion 212 is inclined with respect to the resin bottom surface 71. The intermediate portion 212 has a shape that goes in the direction Za as the distance from the pad portion 211 increases in the XY plan view. As shown in FIG. 5, in the present embodiment, a plurality of holes 216 are formed in the intermediate portion 212. Each hole 216 is filled with a part of the resin portion 7. The hole 216 is formed in order to more strongly join the resin part 7 and the intermediate part 212 (conductive plate 21). If the resin part 7 and the intermediate part 212 (conductive plate 21) are joined more strongly, the resin part 7 and the intermediate part 212 will be difficult to peel off, and the moisture resistance can be improved.

実装部２１３は、樹脂部７から露出する部位を有する。より具体的には、実装部２１３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図１、図３に示すように、実装部２１３は、第１部分７２１から方向Ｙの一方に突出している。本実施形態と異なり、実装部２１３が第１部分７２１から突出しておらず、実装部２１３が、樹脂側面７２と面一の側面を有していても良い。図３〜図５に示すように、実装部２１３は実装面２１９を有する。実装面２１９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。図３に示すように、実装面２１９は、ハンダ層８８１を介して、配線基板１０６に接合されている。導電板２１はハンダ層８８１を経由して配線基板１０６の配線層と導通している。上述のように導電板２１は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部２１３の厚さ（方向Ｚにおける寸法）は、パッ
ド部２１１の厚さ（方向Ｚにおける寸法）と同一である。 The mounting part 213 has a part exposed from the resin part 7. More specifically, the mounting portion 213 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIGS. 1 and 3, the mounting portion 213 protrudes from the first portion 721 in one direction Y. Unlike the present embodiment, the mounting portion 213 may not protrude from the first portion 721, and the mounting portion 213 may have a side surface flush with the resin side surface 72. As shown in FIGS. 3 to 5, the mounting portion 213 has a mounting surface 219. The mounting surface 219 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. As shown in FIG. 3, the mounting surface 219 is bonded to the wiring substrate 106 via a solder layer 881. The conductive plate 21 is electrically connected to the wiring layer of the wiring board 106 via the solder layer 881. As described above, the conductive plate 21 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 213 (dimension in the direction Z) is the same as the thickness of the pad portion 211 (dimension in the direction Z).

図１〜図３、図６に示す導電板２２は、導電板２１と略同様の構成を有する。導電板２２は、たとえばＣｕなどの導体よりなる。導電板２２は、導通部材もしくは第１導電板の一例に相当する。導電板２２には、後述の導電性接合部４１３を介して半導体チップ３２が接合されている。導電板２２は、一つの平らな板を折り曲げ成型することにより形成される。導電板２２は、パッド部２２１と、中間部２２２と、実装部２２３と、を含む。   The conductive plate 22 shown in FIGS. 1 to 3 and 6 has substantially the same configuration as the conductive plate 21. The conductive plate 22 is made of a conductor such as Cu, for example. The conductive plate 22 corresponds to an example of a conductive member or a first conductive plate. A semiconductor chip 32 is bonded to the conductive plate 22 via a conductive bonding portion 413 described later. The conductive plate 22 is formed by bending a single flat plate. The conductive plate 22 includes a pad portion 221, an intermediate portion 222, and a mounting portion 223.

パッド部２２１はＸＹ平面に沿って広がる平板状である。図３または図６に示すように、パッド部２２１は、ＸＹ平面視において、パッド部２１１と重なる。パッド部２２１とパッド部２１１との間には、半導体チップ３１が位置している。パッド部２２１は、導電性接合部４１２を介して半導体チップ３１に接合されており、半導体チップ３１と導通している。より具体的には、パッド部２２１は、導電性接合部４１２を介して半導体チップ３１の主面電極３１１に接合されている。これにより、パッド部２２１は半導体チップ３１の主面電極３１１と導通している。一方、パッド部２２１は、半導体チップ３１と半導体チップ３２との間に位置している。パッド部２２１は、導電性接合部４１３を介して半導体チップ３２に接合されており、半導体チップ３２と導通している。より具体的には、パッド部２２１は、導電性接合部４１３を介して半導体チップ３２の裏面電極３２３に接合されている。これにより、パッド部２２１は半導体チップ３２の裏面電極３２３と導通している。図６に示すように、パッド部２２１には、凹部２２７が形成されている。凹部２２７は、ＸＹ平面視において、パッド部２２１の外側から内側に凹む形状である。凹部２２７は、ＸＹ平面視において、主面電極３１２に重なる。   The pad portion 221 has a flat plate shape that extends along the XY plane. As shown in FIG. 3 or FIG. 6, the pad portion 221 overlaps the pad portion 211 in the XY plan view. The semiconductor chip 31 is located between the pad part 221 and the pad part 211. The pad portion 221 is bonded to the semiconductor chip 31 via the conductive bonding portion 412 and is electrically connected to the semiconductor chip 31. More specifically, the pad portion 221 is bonded to the main surface electrode 311 of the semiconductor chip 31 via the conductive bonding portion 412. Thereby, the pad portion 221 is electrically connected to the main surface electrode 311 of the semiconductor chip 31. On the other hand, the pad portion 221 is located between the semiconductor chip 31 and the semiconductor chip 32. The pad portion 221 is bonded to the semiconductor chip 32 via the conductive bonding portion 413 and is electrically connected to the semiconductor chip 32. More specifically, the pad portion 221 is bonded to the back surface electrode 323 of the semiconductor chip 32 via the conductive bonding portion 413. Thereby, the pad portion 221 is electrically connected to the back surface electrode 323 of the semiconductor chip 32. As shown in FIG. 6, a recess 227 is formed in the pad portion 221. The recess 227 has a shape that is recessed from the outside to the inside of the pad portion 221 in the XY plan view. The concave portion 227 overlaps the main surface electrode 312 in the XY plan view.

中間部２２２は、パッド部２２１および実装部２２３の間に位置する。中間部２２２は、パッド部２２１および実装部２２３のいずれにもつながる。中間部２２２は板状を呈している。本実施形態において中間部２２２は、パッド部２２１に対し傾斜している。更に、中間部２２２は樹脂底面７１に対し傾斜している。中間部２２２は、ＸＹ平面視においてパッド部２２１から遠ざかるほど方向Ｚａに向かう形状である。図５に示すように、本実施形態においては、中間部２２２には複数の穴２２６が形成されている。各穴２２６には、樹脂部７の一部が充填されている。穴２２６が形成されているのは、樹脂部７と中間部２２２（導電板２２）とをより強く接合するためである。樹脂部７と中間部２２２（導電板２２）とがより強く接合すると、樹脂部７と中間部２２２とが剥離しにくくなり、耐湿性の向上を図ることができる。   The intermediate part 222 is located between the pad part 221 and the mounting part 223. The intermediate part 222 is connected to both the pad part 221 and the mounting part 223. The intermediate part 222 has a plate shape. In the present embodiment, the intermediate part 222 is inclined with respect to the pad part 221. Further, the intermediate portion 222 is inclined with respect to the resin bottom surface 71. The intermediate part 222 has a shape that goes in the direction Za as the distance from the pad part 221 increases in the XY plan view. As shown in FIG. 5, in the present embodiment, a plurality of holes 226 are formed in the intermediate portion 222. Each hole 226 is filled with a part of the resin portion 7. The hole 226 is formed in order to more strongly join the resin part 7 and the intermediate part 222 (conductive plate 22). If the resin part 7 and the intermediate part 222 (conductive plate 22) are joined more strongly, the resin part 7 and the intermediate part 222 will be difficult to peel off, and the moisture resistance can be improved.

実装部２２３は、樹脂部７から露出する部位を有する。より具体的には、実装部２２３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図１、図３に示すように、実装部２２３は、第１部分７２１から方向Ｙのいずれか一方に突出している。本実施形態と異なり、実装部２２３が第１部分７２１から突出しておらず、実装部２２３が、樹脂側面７２と面一の側面を有していても良い。実装部２２３は実装面２２９を有する。実装面２２９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。実装面２２９は、ハンダ層８８２を介して、配線基板１０６に接合されている。導電板２２はハンダ層８８２を経由して配線基板１０６の配線層と導通している。上述のように導電板２２は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部２２３の厚さ（方向Ｚにおける寸法）は、パッド部２２１の厚さ（方向Ｚにおける寸法）と同一である。   The mounting part 223 has a part exposed from the resin part 7. More specifically, the mounting portion 223 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIGS. 1 and 3, the mounting portion 223 protrudes from the first portion 721 in one direction Y. Unlike the present embodiment, the mounting portion 223 may not protrude from the first portion 721, and the mounting portion 223 may have a side surface that is flush with the resin side surface 72. The mounting part 223 has a mounting surface 229. The mounting surface 229 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. The mounting surface 229 is bonded to the wiring substrate 106 via the solder layer 882. The conductive plate 22 is electrically connected to the wiring layer of the wiring substrate 106 via the solder layer 882. As described above, the conductive plate 22 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 223 (dimension in the direction Z) is the same as the thickness of the pad portion 221 (dimension in the direction Z).

図１〜図５に示す導電板２３は、たとえばＣｕなどの導体よりなる。導電板２３は第２導電板の一例に相当する。導電板２３は、後述の導電性接合部４１４を介して半導体チップ３２が接合されている。導電板２３は、ＸＹ平面に沿って広がる平板状である。導電板２３は、ＸＹ平面視において、パッド部２２１と重なる。導電板２３とパッド部２２１と
の間には、半導体チップ３２が位置している。導電板２３は、導電性接合部４１４を介して半導体チップ３２に接合されており、半導体チップ３２と導通している。図２〜図４に示すように、導電板２３は、樹脂部７から露出する部位を有する。より具体的には、導電板２３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図１、図４に示すように、導電板２３は、第１部分７２１から方向Ｘに突出している。本実施形態と異なり、導電板２３が第１部分７２１から突出しておらず、導電板２３が、樹脂側面７２と面一の側面を有していても良い。 The conductive plate 23 shown in FIGS. 1 to 5 is made of a conductor such as Cu. The conductive plate 23 corresponds to an example of a second conductive plate. The semiconductor chip 32 is joined to the conductive plate 23 via a conductive joint 414 described later. The conductive plate 23 has a flat plate shape that extends along the XY plane. The conductive plate 23 overlaps the pad portion 221 in the XY plan view. A semiconductor chip 32 is located between the conductive plate 23 and the pad portion 221. The conductive plate 23 is bonded to the semiconductor chip 32 via the conductive bonding portion 414 and is electrically connected to the semiconductor chip 32. As shown in FIGS. 2 to 4, the conductive plate 23 has a portion exposed from the resin portion 7. More specifically, the conductive plate 23 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIGS. 1 and 4, the conductive plate 23 protrudes from the first portion 721 in the direction X. Unlike the present embodiment, the conductive plate 23 may not protrude from the first portion 721, and the conductive plate 23 may have a side surface flush with the resin side surface 72.

図２、図３に示すように、導電板２３は、導電面２３１（第１導電面）と導電面２３２（第２導電面）とを有する。導電面２３１および導電面２３２はいずれも、ＸＹ平面に広がる平面状である。導電面２３１は方向Ｚｂを向き、導電面２３２は、方向Ｚａを向く。すなわち、導電面２３１および導電面２３２は、互いに反対方向を向く。導電面２３１は、導電性接合部４１４を介して半導体チップ３２の主面電極３２１に接合されている。これにより、導電板２３は、半導体チップ３２の主面電極３２１と導通している。一方、導電面２３２は、樹脂底面７１から露出している。そして導電面２３２は樹脂底面７１と面一である。導電面２３２は、ハンダ層８８３を介して、配線基板１０６に接合されている。導電面２３２は、ハンダ層８８３を経由して配線基板１０６の配線層と導通している。図５に示すように、導電板２３には凹部２３７が形成されている。凹部２３７は、ＸＹ平面視において、導電板２３の外側から内側に凹む形状である。凹部２３７は、ＸＹ平面視において、主面電極３２２に重なる。   As shown in FIGS. 2 and 3, the conductive plate 23 has a conductive surface 231 (first conductive surface) and a conductive surface 232 (second conductive surface). Both the conductive surface 231 and the conductive surface 232 have a planar shape extending in the XY plane. The conductive surface 231 faces the direction Zb, and the conductive surface 232 faces the direction Za. That is, the conductive surface 231 and the conductive surface 232 face in opposite directions. The conductive surface 231 is bonded to the main surface electrode 321 of the semiconductor chip 32 through the conductive bonding portion 414. Thereby, the conductive plate 23 is electrically connected to the main surface electrode 321 of the semiconductor chip 32. On the other hand, the conductive surface 232 is exposed from the resin bottom surface 71. The conductive surface 232 is flush with the resin bottom surface 71. The conductive surface 232 is bonded to the wiring substrate 106 via the solder layer 883. The conductive surface 232 is electrically connected to the wiring layer of the wiring board 106 through the solder layer 883. As shown in FIG. 5, the conductive plate 23 has a recess 237. The recess 237 has a shape that is recessed from the outside to the inside of the conductive plate 23 in the XY plan view. The recess 237 overlaps the main surface electrode 322 in the XY plan view.

図３に示すように、導電板２３は、方向Ｙにおける端において、導電面２３２から導電面２３１側に凹む段差部２３３を有する。そのため、導電面２３１は、方向Ｚ視において、導電面２３２よりも方向Ｙ側にはみ出る部位を有する。これにより、導電板２３が樹脂部７から脱落するのを防止できる。   As shown in FIG. 3, the conductive plate 23 has a step portion 233 that is recessed from the conductive surface 232 toward the conductive surface 231 at the end in the direction Y. Therefore, the conductive surface 231 has a portion that protrudes in the direction Y side from the conductive surface 232 in the direction Z view. As a result, the conductive plate 23 can be prevented from falling off the resin portion 7.

図２、図３、図５〜図７に示す各導電性接合部４１１〜４１４は導体よりなる。各導電性接合部４１１〜４１４を構成する導体としては、ハンダもしくは銀などが挙げられる。本実施形態において、導電性接合部４１１，４１３を構成する導体は銀であり、導電性接合部４１２，４１４を構成する導体はハンダである。   Each of the conductive joints 411 to 414 shown in FIGS. 2, 3, and 5 to 7 is made of a conductor. Examples of the conductor constituting each of the conductive joint portions 411 to 414 include solder or silver. In this embodiment, the conductor constituting the conductive joints 411 and 413 is silver, and the conductor constituting the conductive joints 412 and 414 is solder.

導電性接合部４１１は、半導体チップ３１における裏面電極３１３と、導電板２１におけるパッド部２１１との間に介在している。導電性接合部４１１は、半導体チップ３１と導電板２１とを接合するためのものである。これにより、半導体チップ３１の裏面電極３１３と導電板２１とが導通している。   The conductive bonding portion 411 is interposed between the back surface electrode 313 in the semiconductor chip 31 and the pad portion 211 in the conductive plate 21. The conductive joint 411 is for joining the semiconductor chip 31 and the conductive plate 21. Thereby, the back surface electrode 313 of the semiconductor chip 31 and the conductive plate 21 are electrically connected.

同様に、導電性接合部４１２は、半導体チップ３１における主面電極３１１と、導電板２２におけるパッド部２２１との間に介在している（図７には５個示す）。導電性接合部４１２は、半導体チップ３１と導電板２２とを接合するためのものである。これにより、半導体チップ３１の主面電極３１１と導電板２２とが導通している。   Similarly, the conductive bonding portion 412 is interposed between the main surface electrode 311 in the semiconductor chip 31 and the pad portion 221 in the conductive plate 22 (five are shown in FIG. 7). The conductive joint 412 is for joining the semiconductor chip 31 and the conductive plate 22. Thereby, the main surface electrode 311 of the semiconductor chip 31 and the conductive plate 22 are electrically connected.

同様に、導電性接合部４１３は、半導体チップ３２における裏面電極３２３と、導電板２２におけるパッド部２２１との間に介在している。導電性接合部４１３は、半導体チップ３２と導電板２２とを接合するためのものである。これにより、半導体チップ３２の裏面電極３２３と導電板２２とが導通している。そのため、図８にも示すように、半導体チップ３２の裏面電極３２３（本実施形態ではローサイド用の素子のドレイン電極）と、半導体チップ３１の主面電極３１１（本実施形態ではハイサイド用の素子のソース電極）と、が導電性接合部４１２，４１３と導電板２２とを経由して、導通している。なお、図８では、導電性接合部４１２，４１３は図示していない。   Similarly, the conductive bonding portion 413 is interposed between the back electrode 323 in the semiconductor chip 32 and the pad portion 221 in the conductive plate 22. The conductive joint 413 is for joining the semiconductor chip 32 and the conductive plate 22. Thereby, the back surface electrode 323 of the semiconductor chip 32 and the conductive plate 22 are electrically connected. Therefore, as shown in FIG. 8, the back surface electrode 323 of the semiconductor chip 32 (the drain electrode of the low-side element in the present embodiment) and the main surface electrode 311 of the semiconductor chip 31 (the high-side element in the present embodiment). Are electrically connected via the conductive joints 412 and 413 and the conductive plate 22. In FIG. 8, the conductive joint portions 412 and 413 are not shown.

同様に、導電性接合部４１４は、半導体チップ３２における主面電極３２１と、導電板２３における導電面２３１との間に介在している（図５、図６には１４個示す）。導電性接合部４１４は、半導体チップ３２と導電板２３とを接合するためのものである。これにより、半導体チップ３２の主面電極３２１と導電板２３とが導通している。   Similarly, the conductive joint 414 is interposed between the main surface electrode 321 of the semiconductor chip 32 and the conductive surface 231 of the conductive plate 23 (14 pieces are shown in FIGS. 5 and 6). The conductive joint 414 is for joining the semiconductor chip 32 and the conductive plate 23. Thereby, the main surface electrode 321 of the semiconductor chip 32 and the conductive plate 23 are electrically connected.

図１、図２、図５〜図７に示すワイヤボンディング用リード５１は、たとえばＣｕなどの導体よりなる。ワイヤボンディング用リード５１は、一つの平らな板を折り曲げ成型することにより形成される。本実施形態では特に、ワイヤボンディング用リード５１は導電板２１とともに、一つの平らな板を折り曲げ成型することにより形成される。ワイヤボンディング用リード５１は、パッド部５１１と、中間部５１２と、実装部５１３と、を含む。   The wire bonding lead 51 shown in FIGS. 1, 2, and 5 to 7 is made of a conductor such as Cu. The wire bonding lead 51 is formed by bending a single flat plate. Particularly in this embodiment, the wire bonding lead 51 is formed by bending a single flat plate together with the conductive plate 21. The wire bonding lead 51 includes a pad portion 511, an intermediate portion 512, and a mounting portion 513.

パッド部５１１は、パッド主面５１５およびパッド裏面５１６を有する。パッド主面５１５は樹脂底面７１の位置する側（方向Ｚａ側）を向く。図２に示すように、パッド主面５１５は、方向Ｚにおいて、裏面電極３１３よりも主面電極３１１の配置された側（方向Ｚａ側）に位置している。一方、パッド裏面５１６はパッド主面５１５の向く方向と反対方向を向く。   The pad portion 511 has a pad main surface 515 and a pad back surface 516. The pad main surface 515 faces the side where the resin bottom surface 71 is located (direction Za side). As shown in FIG. 2, the pad main surface 515 is located on the side (direction Za side) where the main surface electrode 311 is disposed in the direction Z with respect to the back surface electrode 313. On the other hand, the pad back surface 516 faces in the direction opposite to the direction in which the pad main surface 515 faces.

中間部５１２は、パッド部５１１および実装部５１３の間に位置する。中間部５１２は、パッド部５１１および実装部５１３のいずれにもつながる。本実施形態において中間部５１２は、パッド部５１１に対し傾斜している。更に、中間部５１２は樹脂底面７１に対し傾斜している。中間部５１２は、ＸＹ平面視においてパッド部５１１から遠ざかるほど方向Ｚａに向かう形状である。   The intermediate part 512 is located between the pad part 511 and the mounting part 513. The intermediate part 512 is connected to both the pad part 511 and the mounting part 513. In the present embodiment, the intermediate portion 512 is inclined with respect to the pad portion 511. Further, the intermediate portion 512 is inclined with respect to the resin bottom surface 71. The intermediate portion 512 has a shape that goes in the direction Za as the distance from the pad portion 511 increases in the XY plan view.

実装部５１３は、樹脂部７から露出する部位を有する。より具体的には、実装部５１３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。実装部５１３は、第１部分７２１から方向Ｙの一方に突出している。図１、図２に示すように、実装部５１３は、実装部２１３と同一方向に、第１部分７２１から突出している。本実施形態と異なり、実装部５１３が第１部分７２１から突出しておらず、実装部５１３が、樹脂側面７２と面一の側面を有していても良い。実装部５１３は実装面５１９を有する。実装面５１９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。実装面５１９は、ハンダ層８８４を介して、配線基板１０６に接合されている。ワイヤボンディング用リード５１はハンダ層８８４を経由して配線基板１０６の配線層と導通している。上述のようにワイヤボンディング用リード５１は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５１３の厚さ（方向Ｚにおける寸法）は、パッド部５１１の厚さ（方向Ｚにおける寸法）と同一である。本実施形態では更に、ワイヤボンディング用リード５１は導電板２１とともに、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５１３の厚さ（方向Ｚにおける寸法）は、導電板２１における実装部２１３の厚さと同一である。以上より、本実施形態においては、パッド部５１１、実装部５１３、パッド部２１１、および実装部２１３の各厚さは、互いに同一である。   The mounting part 513 has a part exposed from the resin part 7. More specifically, the mounting portion 513 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. The mounting portion 513 protrudes from the first portion 721 in one direction Y. As shown in FIGS. 1 and 2, the mounting portion 513 protrudes from the first portion 721 in the same direction as the mounting portion 213. Unlike the present embodiment, the mounting portion 513 may not protrude from the first portion 721, and the mounting portion 513 may have a side surface that is flush with the resin side surface 72. The mounting portion 513 has a mounting surface 519. The mounting surface 519 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. The mounting surface 519 is bonded to the wiring substrate 106 via the solder layer 884. The wire bonding lead 51 is electrically connected to the wiring layer of the wiring substrate 106 via the solder layer 884. As described above, the wire bonding lead 51 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 513 (dimension in the direction Z) is the same as the thickness of the pad portion 511 (dimension in the direction Z). In the present embodiment, the wire bonding lead 51 is formed by bending a single flat plate together with the conductive plate 21. Therefore, the thickness of the mounting portion 513 (the dimension in the direction Z) is the same as the thickness of the mounting portion 213 in the conductive plate 21. As described above, in the present embodiment, the thicknesses of the pad portion 511, the mounting portion 513, the pad portion 211, and the mounting portion 213 are the same.

図１、図２、図５〜図７に示すワイヤボンディング用リード５２は、ワイヤボンディング用リード５１と略同様の構成を有する。ワイヤボンディング用リード５２は、たとえばＣｕなどの導体よりなる。ワイヤボンディング用リード５２は、一つの平らな板を折り曲げ成型することにより形成される。本実施形態では特に、ワイヤボンディング用リード５２は導電板２２とともに、一つの平らな板を折り曲げ成型することにより形成される。ワイヤボンディング用リード５２は、パッド部５２１と、中間部５２２と、実装部５２３と、を含む。   The wire bonding lead 52 shown in FIGS. 1, 2, and 5 to 7 has substantially the same configuration as the wire bonding lead 51. The wire bonding lead 52 is made of a conductor such as Cu, for example. The wire bonding lead 52 is formed by bending a single flat plate. Particularly in the present embodiment, the wire bonding lead 52 is formed by bending a single flat plate together with the conductive plate 22. The wire bonding lead 52 includes a pad portion 521, an intermediate portion 522, and a mounting portion 523.

パッド部５２１は、パッド主面５２５およびパッド裏面５２６を有する。パッド主面５
２５は樹脂底面７１の位置する側（方向Ｚａ側）を向く。図２に示すように、パッド主面５２５は、方向Ｚにおいて、裏面電極３２３よりも主面電極３２１の配置された側（方向Ｚａ側）に位置している。一方、パッド裏面５２６はパッド主面５２５の向く方向と反対方向を向く。 The pad portion 521 has a pad main surface 525 and a pad back surface 526. Pad main surface 5
25 faces the side where the resin bottom surface 71 is located (direction Za side). As shown in FIG. 2, the pad main surface 525 is located in the direction Z on the side (direction Za side) where the main surface electrode 321 is disposed with respect to the back surface electrode 323. On the other hand, the pad back surface 526 faces in the direction opposite to the direction in which the pad main surface 525 faces.

中間部５２２は、パッド部５２１および実装部５２３の間に位置する。中間部５２２は、パッド部５２１および実装部５２３のいずれにもつながる。本実施形態において中間部５２２は、パッド部５２１に対し傾斜している。更に、中間部５２２は樹脂底面７１に対し傾斜している。中間部５２２は、ＸＹ平面視においてパッド部５２１から遠ざかるほど方向Ｚａに向かう形状である。   The intermediate part 522 is located between the pad part 521 and the mounting part 523. The intermediate part 522 is connected to both the pad part 521 and the mounting part 523. In the present embodiment, the intermediate portion 522 is inclined with respect to the pad portion 521. Further, the intermediate portion 522 is inclined with respect to the resin bottom surface 71. The intermediate portion 522 has a shape that goes in the direction Za as the distance from the pad portion 521 increases in the XY plan view.

実装部５２３は、樹脂部７から露出する部位を有する。より具体的には、実装部５２３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図２に示すように、実装部５２３は、第１部分７２１から方向Ｙの一方に突出している。実装部５２３は、実装部２２３と同一方向に、第１部分７２１から突出している。本実施形態と異なり、実装部５２３が第１部分７２１から突出しておらず、実装部５２３が、樹脂側面７２と面一の側面を有していても良い。実装部５２３は実装面５２９を有する。実装面５２９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。実装面５２９は、ハンダ層８８５を介して、配線基板１０６に接合されている。ワイヤボンディング用リード５２はハンダ層８８５を経由して配線基板１０６の配線層と導通している。上述のようにワイヤボンディング用リード５２は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５２３の厚さ（方向Ｚにおける寸法）は、パッド部５２１の厚さ（方向Ｚにおける寸法）と同一である。本実施形態では更に、ワイヤボンディング用リード５２は導電板２２とともに、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５２３の厚さ（方向Ｚにおける寸法）は、導電板２２における実装部２２３の厚さと同一である。以上より、本実施形態においては、パッド部５２１、実装部５２３、パッド部２２１、実装部２２３の各厚さは、互いに同一である。   The mounting part 523 has a part exposed from the resin part 7. More specifically, the mounting portion 523 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIG. 2, the mounting portion 523 protrudes from the first portion 721 in one direction Y. The mounting portion 523 protrudes from the first portion 721 in the same direction as the mounting portion 223. Unlike the present embodiment, the mounting portion 523 may not protrude from the first portion 721, and the mounting portion 523 may have a side surface that is flush with the resin side surface 72. The mounting portion 523 has a mounting surface 529. The mounting surface 529 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. The mounting surface 529 is bonded to the wiring substrate 106 via the solder layer 885. The wire bonding lead 52 is electrically connected to the wiring layer of the wiring substrate 106 via the solder layer 885. As described above, the wire bonding lead 52 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 523 (dimension in the direction Z) is the same as the thickness of the pad portion 521 (dimension in the direction Z). In the present embodiment, the wire bonding lead 52 is formed by bending a single flat plate together with the conductive plate 22. Therefore, the thickness of the mounting portion 523 (the dimension in the direction Z) is the same as the thickness of the mounting portion 223 in the conductive plate 22. As described above, in the present embodiment, the thicknesses of the pad portion 521, the mounting portion 523, the pad portion 221, and the mounting portion 223 are the same.

ワイヤ４６，４７はいずれも、ＡｕもしくはＣｕなどの導体よりなる。ワイヤ４６は、第１ワイヤであり、半導体チップ３１の主面電極３１２と、パッド部５１１のパッド主面５１５と、に接合されている。これにより、ワイヤ４６を経由して、半導体チップ３１の主面電極３１２は、ワイヤボンディング用リード５１に導通している。図２に示すように、ワイヤ４６は、方向Ｚにおいて導電板２２に重なる部位を有する。図５に示すように、本実施形態では、ワイヤ４６の一部は、導電板２２に形成された凹部２２７に配置されている。このようにして、ワイヤ４６は、方向Ｚ視において、導電板２２と異なる位置に配置されている。   Both the wires 46 and 47 are made of a conductor such as Au or Cu. The wire 46 is a first wire and is bonded to the main surface electrode 312 of the semiconductor chip 31 and the pad main surface 515 of the pad portion 511. Thus, the main surface electrode 312 of the semiconductor chip 31 is electrically connected to the wire bonding lead 51 via the wire 46. As shown in FIG. 2, the wire 46 has a portion overlapping the conductive plate 22 in the direction Z. As shown in FIG. 5, in this embodiment, a part of the wire 46 is disposed in the recess 227 formed in the conductive plate 22. Thus, the wire 46 is disposed at a position different from the conductive plate 22 in the direction Z.

ワイヤ４７は、第２ワイヤであり、半導体チップ３２の主面電極３２２と、パッド部５２１のパッド主面５２５と、に接合されている。これにより、ワイヤ４７を経由して、半導体チップ３２の主面電極３２２は、ワイヤボンディング用リード５２に導通している。図２に示すように、ワイヤ４７は、方向Ｚにおいて導電板２３に重なる部位を有する。図５に示すように、本実施形態では、ワイヤ４７の一部は、導電板２３に形成された凹部２３７に配置されている。このようにして、ワイヤ４７は、方向Ｚ視において、導電板２３と異なる位置に配置されている。   The wire 47 is a second wire, and is bonded to the main surface electrode 322 of the semiconductor chip 32 and the pad main surface 525 of the pad portion 521. Thereby, the main surface electrode 322 of the semiconductor chip 32 is electrically connected to the wire bonding lead 52 via the wire 47. As shown in FIG. 2, the wire 47 has a portion overlapping the conductive plate 23 in the direction Z. As shown in FIG. 5, in the present embodiment, a part of the wire 47 is disposed in a recess 237 formed in the conductive plate 23. In this way, the wire 47 is arranged at a position different from the conductive plate 23 in the direction Z.

次に、半導体装置１０１の製造方法の一例について簡単に説明する。   Next, an example of a method for manufacturing the semiconductor device 101 will be briefly described.

半導体装置１０１を製造するには、第１中間品８５１（図９、図１０参照）と、第２中間品８５２（図１１、図１２参照）と、リードフレーム８４３（図１３、図１４参照）と、を製造する。   To manufacture the semiconductor device 101, a first intermediate product 851 (see FIGS. 9 and 10), a second intermediate product 852 (see FIGS. 11 and 12), and a lead frame 843 (see FIGS. 13 and 14). And manufacturing.

第１中間品８５１を製造するには、まず、図９、図１０に示すリードフレーム８４１を一枚の導電板から形成する。リードフレーム８４１は、のちに、導電板２１、ワイヤボンディング用リード５１になるものである。次に、リードフレーム８４１に、導電性接合部４１１を介して、半導体チップ３１における裏面電極３１３を接合する。次に、半導体チップ３１における主面電極３１２と、リードフレーム８４１とに、ワイヤ４６を接合する。これにより、同図に示す第１中間品８５１が製造される。ワイヤ４６を接合する工程は、主面電極３１２が重力方向における上方を向いている状態で行われる。   To manufacture the first intermediate product 851, first, the lead frame 841 shown in FIGS. 9 and 10 is formed from a single conductive plate. The lead frame 841 becomes the conductive plate 21 and the wire bonding lead 51 later. Next, the back electrode 313 in the semiconductor chip 31 is bonded to the lead frame 841 via the conductive bonding portion 411. Next, the wire 46 is bonded to the main surface electrode 312 and the lead frame 841 in the semiconductor chip 31. Thereby, the first intermediate product 851 shown in FIG. The step of bonding the wire 46 is performed in a state where the main surface electrode 312 faces upward in the direction of gravity.

同様に第２中間品８５２を製造するには、図１１、図１２に示すリードフレーム８４２を一枚の導電板から形成する。リードフレーム８４２は、のちに、導電板２２、ワイヤボンディング用リード５２になるものである。次に、リードフレーム８４２に、導電性接合部４１３を介して、半導体チップ３２における裏面電極３２３を接合する。次に、半導体チップ３２における主面電極３２２と、リードフレーム８４２とに、ワイヤ４７を接合する。これにより、同図に示す第２中間品８５２が製造される。ワイヤ４７を接合する工程は、主面電極３２２が重力方向における上方を向いている状態で行われる。   Similarly, to manufacture the second intermediate product 852, the lead frame 842 shown in FIGS. 11 and 12 is formed from a single conductive plate. The lead frame 842 will become the conductive plate 22 and the wire bonding lead 52 later. Next, the back electrode 323 in the semiconductor chip 32 is bonded to the lead frame 842 via the conductive bonding portion 413. Next, the wire 47 is bonded to the main surface electrode 322 and the lead frame 842 in the semiconductor chip 32. Thereby, the second intermediate product 852 shown in FIG. The step of bonding the wire 47 is performed in a state where the main surface electrode 322 faces upward in the direction of gravity.

図１３、図１４に示すリードフレーム８４３は、一枚の導電板から形成する。リードフレーム８４３は、のちに、導電板２３になるものである。   The lead frame 843 shown in FIGS. 13 and 14 is formed from a single conductive plate. The lead frame 843 is to become the conductive plate 23 later.

次に、図１５に示すように、リードフレーム８４３に第２中間品８５２を接合する。本実施形態において、リードフレーム８４３と第２中間品８５２とを接合する工程においては、第２中間品８５２を図１２に示す状態から裏返す。そして、半導体チップ３２の主面電極３２１とリードフレーム８４３とを、導電性接合部４１４を介して接合する。   Next, as shown in FIG. 15, the second intermediate product 852 is joined to the lead frame 843. In the present embodiment, in the step of joining the lead frame 843 and the second intermediate product 852, the second intermediate product 852 is turned over from the state shown in FIG. Then, the main surface electrode 321 of the semiconductor chip 32 and the lead frame 843 are bonded via the conductive bonding portion 414.

次に、図１６に示すように、リードフレーム８４２に第１中間品８５１を接合する。本実施形態において、リードフレーム８４２と第１中間品８５１とを接合する工程においては、第１中間品８５１を図１０に示す状態から裏返す。そして、半導体チップ３１の主面電極３１１とリードフレーム８４２とを、導電性接合部４１２を介して接合する。   Next, as shown in FIG. 16, the first intermediate product 851 is joined to the lead frame 842. In the present embodiment, in the step of joining the lead frame 842 and the first intermediate product 851, the first intermediate product 851 is turned over from the state shown in FIG. Then, the main surface electrode 311 of the semiconductor chip 31 and the lead frame 842 are bonded via the conductive bonding portion 412.

次に、図１７に示すように、樹脂部７を形成する。次に、同図に示す線Ｌ１に沿って、リードフレーム８４１〜８４３をそれぞれ切断することにより（一部図示略）、図２等に示した半導体装置１０１が製造される。   Next, as shown in FIG. 17, the resin part 7 is formed. Next, the lead frames 841 to 843 are cut along the line L1 shown in the figure (partially not shown) to manufacture the semiconductor device 101 shown in FIG.

次に、本実施形態の作用効果について説明する。   Next, the effect of this embodiment is demonstrated.

図２に示したように、半導体装置１０１においては、半導体チップ３１の主面電極３１１、および、半導体チップ３２は、いずれも、導電板２２に接合している。このような構成によると、半導体チップ３１および半導体チップ３２は、導電板２２を経由して互いに導通している。よって、半導体チップ３１および半導体チップ３２を、半導体装置１０１の外部の配線等を経由して導通させる必要がない。半導体装置１０１の外部の配線等を用いる必要がないと、半導体チップ３１と半導体チップ３２とを導通させる経路の配線抵抗および配線インダクタンスは、主に、導電板２２の抵抗およびインダクタンスのみとなる。これは、半導体装置１０１が構成する回路における配線抵抗や配線インダクタンスの低減を図るのに適する。したがって、半導体装置１０１は、低消費電力化および高性能化を図るのに適する。   As shown in FIG. 2, in the semiconductor device 101, the main surface electrode 311 of the semiconductor chip 31 and the semiconductor chip 32 are both bonded to the conductive plate 22. According to such a configuration, the semiconductor chip 31 and the semiconductor chip 32 are electrically connected to each other via the conductive plate 22. Therefore, it is not necessary to make the semiconductor chip 31 and the semiconductor chip 32 conductive through the wiring outside the semiconductor device 101 or the like. If it is not necessary to use wiring or the like outside the semiconductor device 101, the wiring resistance and wiring inductance of the path connecting the semiconductor chip 31 and the semiconductor chip 32 are mainly only the resistance and inductance of the conductive plate 22. This is suitable for reducing wiring resistance and wiring inductance in a circuit formed by the semiconductor device 101. Therefore, the semiconductor device 101 is suitable for achieving low power consumption and high performance.

図２に示したように、半導体装置１０１においては、主面電極３１２に接合されたワイヤ４６は、方向Ｚにおいて、主面電極３１１に接合された導電板２２に重なる部位を有する。このような構成によるとワイヤ４６と導電板２２との接触を防止できる。よって、ワ
イヤ４６と導電板２２との接触を防止すべく主面電極３１１から方向Ｚにおいて離間した位置に、導電板２２を配置する必要がない。これにより、導電板２２と主面電極３１１との間に無駄なスペースを形成する必要がない。その結果、半導体装置１０１の薄型化を図ることができる。同様に、半導体装置１０１においては、主面電極３２２に接合されたワイヤ４７は、方向Ｚにおいて、主面電極３２１に接合された導電板２３に重なる部位を有する。このような構成によっても、同様の理由により、半導体装置１０１の小型化を図ることができる。 As shown in FIG. 2, in the semiconductor device 101, the wire 46 bonded to the main surface electrode 312 has a portion overlapping the conductive plate 22 bonded to the main surface electrode 311 in the direction Z. According to such a configuration, contact between the wire 46 and the conductive plate 22 can be prevented. Therefore, it is not necessary to dispose the conductive plate 22 at a position separated from the main surface electrode 311 in the direction Z in order to prevent contact between the wire 46 and the conductive plate 22. Thereby, it is not necessary to form a useless space between the conductive plate 22 and the main surface electrode 311. As a result, the semiconductor device 101 can be thinned. Similarly, in the semiconductor device 101, the wire 47 bonded to the main surface electrode 322 has a portion overlapping the conductive plate 23 bonded to the main surface electrode 321 in the direction Z. Even with such a configuration, the semiconductor device 101 can be downsized for the same reason.

図２に示したように、半導体装置１０１においては、パッド主面５１５は、方向Ｚにおいて、裏面電極３１３よりも主面電極３１１の配置された側（方向Ｚａ側）に位置する。パッド主面５１５が方向Ｚａ側にあればあるほど、パッド主面５１５に接合されたワイヤ４６が半導体チップ３１に接触しにくくなる。よって、本実施形態にかかる構成は、ワイヤ４６が半導体チップ３１に接触することを防止するのに適する。同様に、半導体装置１０１においては、パッド主面５２５は、方向Ｚにおいて、裏面電極３２３よりも主面電極３２１の配置された側（方向Ｚａ側）に位置する。このような構成も、ワイヤ４７が半導体チップ３２に接触するのを防止するのに適する。   As shown in FIG. 2, in the semiconductor device 101, the pad main surface 515 is located in the direction Z on the side where the main surface electrode 311 is disposed (the direction Za side) with respect to the back surface electrode 313. The more the pad main surface 515 is on the direction Za side, the harder the wire 46 bonded to the pad main surface 515 contacts the semiconductor chip 31. Therefore, the configuration according to the present embodiment is suitable for preventing the wire 46 from contacting the semiconductor chip 31. Similarly, in the semiconductor device 101, the pad main surface 525 is located in the direction Z on the side where the main surface electrode 321 is disposed (direction Za side) with respect to the back surface electrode 323. Such a configuration is also suitable for preventing the wire 47 from contacting the semiconductor chip 32.

半導体装置１０１においては、ワイヤボンディング用リード５１は、パッド部５１１と実装部５１３との間に位置する中間部５１２を含む。中間部５１２は、樹脂底面７１に対し傾斜している。このような構成によると、ワイヤ４６をパッド部５１１に接合する際に用いるキャピラリ（図示略）が中間部５１２に接触することを、防止できる。同様に、半導体装置１０１においては、ワイヤボンディング用リード５２は、パッド部５２１と実装部５２３との間に位置する中間部５２２を含む。中間部５２２は樹脂底面７１に対し傾斜している。このような構成によると、ワイヤ４７をパッド部５２１に接合する際に用いるキャピラリ（図示略）が中間部５２２に接触することを、防止できる。   In the semiconductor device 101, the wire bonding lead 51 includes an intermediate portion 512 positioned between the pad portion 511 and the mounting portion 513. The intermediate portion 512 is inclined with respect to the resin bottom surface 71. According to such a configuration, it is possible to prevent a capillary (not shown) used when joining the wire 46 to the pad portion 511 from coming into contact with the intermediate portion 512. Similarly, in the semiconductor device 101, the wire bonding lead 52 includes an intermediate portion 522 positioned between the pad portion 521 and the mounting portion 523. The intermediate portion 522 is inclined with respect to the resin bottom surface 71. According to such a configuration, it is possible to prevent a capillary (not shown) used when bonding the wire 47 to the pad portion 521 from coming into contact with the intermediate portion 522.

以下に、図１８〜図４４を用いて、本発明の他の実施形態について説明する。以下の実施形態において第１実施形態で述べた構成と同一もしくは類似の構成については、同一の符号を付してその説明を省略する。   Hereinafter, another embodiment of the present invention will be described with reference to FIGS. In the following embodiments, the same or similar configurations as those described in the first embodiment are denoted by the same reference numerals and description thereof is omitted.

＜第２実施形態＞
図１８〜図３４を用いて、本発明の第２実施形態について説明する。 Second Embodiment
A second embodiment of the present invention will be described with reference to FIGS.

図１８は、本発明の第２実施形態にかかる実装構造を示す平面図である。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。図２０は、図１８のＸＸ−ＸＸ線に沿う断面図である。図２１は、図１８のＸＸＩ−ＸＸＩ線に沿う断面図である。図２２は、図１８のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。   FIG. 18 is a plan view showing a mounting structure according to the second embodiment of the present invention. 19 is a cross-sectional view taken along line XIX-XIX in FIG. 20 is a cross-sectional view taken along line XX-XX in FIG. 21 is a cross-sectional view taken along the line XXI-XXI in FIG. 22 is a cross-sectional view taken along line XXII-XXII in FIG.

本実施形態は、半導体装置１０２における半導体チップ３２が、半導体チップ３１に対し、方向Ｚ視においてずれた位置に配置されている点において、第１実施形態と相違する。同図に示された実装構造８０２は、半導体装置１０２と、配線基板１０６と、ハンダ層８８１，８８４，８８６〜８８８とを備える。   The present embodiment is different from the first embodiment in that the semiconductor chip 32 in the semiconductor device 102 is arranged at a position shifted from the semiconductor chip 31 in the direction Z. The mounting structure 802 shown in the figure includes the semiconductor device 102, the wiring substrate 106, and solder layers 881, 884, 886 to 888.

半導体装置１０２は配線基板１０６に搭載されている。半導体装置１０２と、配線基板１０６との間には、ハンダ層８８１，８８４，８８６〜８８８が介在している。ハンダ層８８１，８８４，８８６〜８８８は、半導体装置１０２と配線基板１０６とを接合している。   The semiconductor device 102 is mounted on the wiring substrate 106. Solder layers 881, 884, 886 to 888 are interposed between the semiconductor device 102 and the wiring substrate 106. The solder layers 881, 884, 886 to 888 bond the semiconductor device 102 and the wiring board 106 together.

図２３は、図１８に示した半導体装置１０２から、導電板２５を省略した図である。図２４は、半導体装置１０２の底面図である。図２５は、図２４から樹脂部７を省略した図
である。図２６は、図２５から導電板２４を省略した図である。 23 is a view in which the conductive plate 25 is omitted from the semiconductor device 102 shown in FIG. FIG. 24 is a bottom view of the semiconductor device 102. FIG. 25 is a view in which the resin portion 7 is omitted from FIG. FIG. 26 is a diagram in which the conductive plate 24 is omitted from FIG.

これらの図に示す半導体装置１０２は、半導体装置１０１と同様に、ＤＣ／ＤＣコンバータである。半導体装置１０２は、図８に示す回路と同一の回路を構成する。半導体装置１０２は、導電板２１，２４，２５、半導体チップ３１，３２、導電性接合部４１１〜４１４、２本のワイヤ４６，４７、ワイヤボンディング用リード５１，５３、および、樹脂部７を備える。本実施形態においては、導電板２１、半導体チップ３１，３２、導電性接合部４１１〜４１４、２本のワイヤ４６，４７、およびワイヤボンディング用リード５１は、第１実施形態における構成と同様であるから、説明を省略し、導電板２４，２５と、ワイヤボンディング用リード５３と、について主に説明する。   Similar to the semiconductor device 101, the semiconductor device 102 illustrated in these drawings is a DC / DC converter. The semiconductor device 102 constitutes the same circuit as the circuit shown in FIG. The semiconductor device 102 includes conductive plates 21, 24, 25, semiconductor chips 31 and 32, conductive bonding portions 411 to 414, two wires 46 and 47, wire bonding leads 51 and 53, and a resin portion 7. . In the present embodiment, the conductive plate 21, the semiconductor chips 31, 32, the conductive bonding portions 411 to 414, the two wires 46 and 47, and the wire bonding lead 51 are the same as those in the first embodiment. Therefore, the description is omitted, and the conductive plates 24 and 25 and the wire bonding lead 53 will be mainly described.

ただし、本実施形態では、主面電極３２１，３２２はいずれも方向Ｚｂを向く。裏面電極３２３は、主面電極３２１，３２２の各々が向く方向とは反対の方向を向く。すなわち、本実施形態において裏面電極３２３は方向Ｚａを向く。   However, in this embodiment, both the main surface electrodes 321 and 322 face the direction Zb. The back electrode 323 faces in the direction opposite to the direction in which each of the main surface electrodes 321 and 322 faces. That is, in the present embodiment, the back electrode 323 faces the direction Za.

図１８〜図２４に示す導電板２４は、たとえばＣｕなどの導体よりなる。導電板２４は、導通部材もしくは第１導電板の一例に相当する。導電板２４は、ＸＹ平面に沿って広がる平板状である。図１８に示すように、導電板２４は、ＸＹ平面視において、パッド部２１２と重なる。導電板２４とパッド部２１２との間には、半導体チップ３１が位置している。導電板２４は、導電性接合部４１２を介して半導体チップ３１に接合されており、半導体チップ３１と導通している。図１９〜図２２に示すように、導電板２４は、樹脂部７から露出する部位を有する。より具体的には、導電板２４は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。導電板２４は、第１部分７２１から突出している。本実施形態と異なり、導電板２４が第１部分７２１から突出しておらず、導電板２４が、樹脂側面７２と面一の側面を有していても良い。   The conductive plate 24 shown in FIGS. 18 to 24 is made of a conductor such as Cu. The conductive plate 24 corresponds to an example of a conductive member or a first conductive plate. The conductive plate 24 has a flat plate shape that extends along the XY plane. As shown in FIG. 18, the conductive plate 24 overlaps the pad portion 212 in the XY plan view. A semiconductor chip 31 is located between the conductive plate 24 and the pad portion 212. The conductive plate 24 is bonded to the semiconductor chip 31 via the conductive bonding portion 412 and is electrically connected to the semiconductor chip 31. As shown in FIGS. 19 to 22, the conductive plate 24 has a portion exposed from the resin portion 7. More specifically, the conductive plate 24 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. The conductive plate 24 protrudes from the first portion 721. Unlike the present embodiment, the conductive plate 24 may not protrude from the first portion 721, and the conductive plate 24 may have a side surface flush with the resin side surface 72.

導電板２４は、導電面２４１（第１導電面）と導電面２４２（第２導電面）とを有する。導電面２４１および導電面２４２はいずれも、ＸＹ平面に広がる平面状である。導電面２４１は方向Ｚｂを向き、導電面２４２は、方向Ｚａを向く。すなわち、導電面２４１および導電面２４２は、互いに反対方向を向く。導電面２４１は、導電性接合部４１２を介して半導体チップ３１の主面電極３１１に接合されている。これにより、導電板２４は、半導体チップ３１の主面電極３１１と導通している。一方、導電面２４２は、樹脂底面７１から露出している。そして導電面２４２は樹脂底面７１と面一である。導電面２４２は、ハンダ層８８６を介して、配線基板１０６に接合されている。導電面２４２は、ハンダ層８８６を経由して配線基板１０６の配線層と導通している。図２４、図２５に示すように、導電板２４には、凹部２４７が形成されている。凹部２４７は、ＸＹ平面視において、導電板２４の外側から内側に凹む形状である。凹部２４７は、ＸＹ平面視において、主面電極３１２に重なる。導電板２４には、穴２４８が形成されている。穴２４８は、第１実施形態における穴２１６と同様に、耐湿性の向上を図るために設けられている。   The conductive plate 24 has a conductive surface 241 (first conductive surface) and a conductive surface 242 (second conductive surface). Each of the conductive surface 241 and the conductive surface 242 has a planar shape extending in the XY plane. The conductive surface 241 faces the direction Zb, and the conductive surface 242 faces the direction Za. That is, the conductive surface 241 and the conductive surface 242 face in opposite directions. The conductive surface 241 is bonded to the main surface electrode 311 of the semiconductor chip 31 through the conductive bonding portion 412. Thereby, the conductive plate 24 is electrically connected to the main surface electrode 311 of the semiconductor chip 31. On the other hand, the conductive surface 242 is exposed from the resin bottom surface 71. The conductive surface 242 is flush with the resin bottom surface 71. The conductive surface 242 is bonded to the wiring substrate 106 via the solder layer 886. The conductive surface 242 is electrically connected to the wiring layer of the wiring substrate 106 via the solder layer 886. As shown in FIGS. 24 and 25, the conductive plate 24 is formed with a recess 247. The recess 247 has a shape that is recessed from the outside to the inside of the conductive plate 24 in the XY plan view. The recess 247 overlaps the main surface electrode 312 in the XY plan view. A hole 248 is formed in the conductive plate 24. The hole 248 is provided in order to improve moisture resistance, like the hole 216 in the first embodiment.

導電板２５は、第２導電板の一例に相当し、たとえばＣｕなどの導体よりなる。導電板２５には、導電性接合部４１４を介して半導体チップ３２が接合されている。導電板２５は、一つの平らな板を折り曲げ成型することにより形成される。本実施形態においては、導電板２５は導電板２１とともに、一つの平らな板を折り曲げ成型することにより形成される。導電板２５は、パッド部２５１と、中間部２５２と、実装部２５３と、を含む。   The conductive plate 25 corresponds to an example of a second conductive plate, and is made of a conductor such as Cu. A semiconductor chip 32 is bonded to the conductive plate 25 via a conductive bonding portion 414. The conductive plate 25 is formed by bending a single flat plate. In the present embodiment, the conductive plate 25 is formed by bending a single flat plate together with the conductive plate 21. The conductive plate 25 includes a pad portion 251, an intermediate portion 252, and a mounting portion 253.

パッド部２５１はＸＹ平面に沿って広がる平板状である。パッド部２５１は、ＸＹ平面視において、導電板２４と重なる。パッド部２５１と導電板２４との間には、半導体チップ３２が位置している。パッド部２５１は、導電性接合部４１４を介して半導体チップ３２に接合されており、半導体チップ３２と導通している。より具体的には、パッド部２５
１は、導電性接合部４１４を介して半導体チップ３２の主面電極３２１に接合されている。これにより、パッド部２５１は半導体チップ３２の主面電極３２１と導通している。パッド部２５１には、凹部２５７が形成されている。凹部２５７は、ＸＹ平面視において、パッド部２５１の外側から内側に凹む形状である。凹部２５７は、ＸＹ平面視において、主面電極３２２に重なる。 The pad portion 251 has a flat plate shape that extends along the XY plane. The pad portion 251 overlaps the conductive plate 24 in the XY plan view. A semiconductor chip 32 is located between the pad portion 251 and the conductive plate 24. The pad portion 251 is bonded to the semiconductor chip 32 via the conductive bonding portion 414 and is electrically connected to the semiconductor chip 32. More specifically, the pad portion 25
1 is bonded to the main surface electrode 321 of the semiconductor chip 32 through the conductive bonding portion 414. Thereby, the pad portion 251 is electrically connected to the main surface electrode 321 of the semiconductor chip 32. A recessed portion 257 is formed in the pad portion 251. The recessed portion 257 has a shape that is recessed from the outside to the inside of the pad portion 251 in the XY plan view. The recess 257 overlaps the main surface electrode 322 in the XY plan view.

図２１に示すように、中間部２５２は、パッド部２５１および実装部２５３の間に位置する。中間部２５２は、パッド部２５１および実装部２５３のいずれにもつながる。中間部２５２は板状を呈している。本実施形態において中間部２５２は、パッド部２５１に対し傾斜している。更に、中間部２５２は樹脂底面７１に対し傾斜している。中間部２５２は、ＸＹ平面視においてパッド部２５１から遠ざかるほど方向Ｚａに向かう形状である。   As shown in FIG. 21, the intermediate part 252 is located between the pad part 251 and the mounting part 253. The intermediate part 252 is connected to both the pad part 251 and the mounting part 253. The intermediate part 252 has a plate shape. In the present embodiment, the intermediate portion 252 is inclined with respect to the pad portion 251. Further, the intermediate portion 252 is inclined with respect to the resin bottom surface 71. The intermediate portion 252 has a shape toward the direction Za as the distance from the pad portion 251 increases in the XY plan view.

実装部２５３は、樹脂部７から露出する部位を有する。より具体的には、実装部２５３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図２１に示すように、実装部２５３は、第１部分７２１から方向Ｙの一方に突出している。本実施形態と異なり、実装部２５３が第１部分７２１から突出しておらず、実装部２５３が、樹脂側面７２と面一の側面を有していても良い。実装部２５３は実装面２５９を有する。実装面２５９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。実装面２５９は、ハンダ層８８７を介して、配線基板１０６に接合されている。導電板２５はハンダ層８８７を経由して配線基板１０６の配線層と導通している。上述のように導電板２５は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部２５３の厚さ（方向Ｚにおける寸法）は、パッド部２５１の厚さ（方向Ｚにおける寸法）と同一である。本実施形態では更に、導電板２５は導電板２１とともに、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部２５３の厚さ（方向Ｚにおける寸法）は、実装部２１３の厚さ（方向Ｚにおける）と同一である。   The mounting part 253 has a part exposed from the resin part 7. More specifically, the mounting portion 253 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIG. 21, the mounting portion 253 protrudes from the first portion 721 in one direction Y. Unlike the present embodiment, the mounting portion 253 may not protrude from the first portion 721, and the mounting portion 253 may have a side surface that is flush with the resin side surface 72. The mounting part 253 has a mounting surface 259. The mounting surface 259 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. The mounting surface 259 is bonded to the wiring substrate 106 via the solder layer 887. The conductive plate 25 is electrically connected to the wiring layer of the wiring board 106 via the solder layer 887. As described above, the conductive plate 25 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 253 (dimension in the direction Z) is the same as the thickness of the pad portion 251 (dimension in the direction Z). In the present embodiment, the conductive plate 25 is formed by bending a single flat plate together with the conductive plate 21. Therefore, the thickness of the mounting portion 253 (dimension in the direction Z) is the same as the thickness of the mounting portion 213 (in the direction Z).

図２２に示すワイヤボンディング用リード５３は、ワイヤボンディング用リード５１と略同様の構成を有するが、ワイヤがボンディングされるパッド主面の向く方向が、ワイヤボンディング用リード５１と異なる。以下、具体的に説明する。   The wire bonding lead 53 shown in FIG. 22 has substantially the same configuration as the wire bonding lead 51, but the direction in which the pad main surface to which the wire is bonded is different from that of the wire bonding lead 51. This will be specifically described below.

ワイヤボンディング用リード５３は、たとえばＣｕなどの導体よりなる。ワイヤボンディング用リード５３は、一つの平らな板を折り曲げ成型することにより形成される。本実施形態では特に、ワイヤボンディング用リード５３は導電板２４とともに、一つの平らな板を折り曲げ成型することにより形成される。ワイヤボンディング用リード５３は、パッド部５３１と、中間部５３２と、実装部５３３と、を含む。   The wire bonding lead 53 is made of a conductor such as Cu, for example. The wire bonding lead 53 is formed by bending a single flat plate. Particularly in this embodiment, the wire bonding lead 53 is formed by bending a single flat plate together with the conductive plate 24. The wire bonding lead 53 includes a pad portion 531, an intermediate portion 532, and a mounting portion 533.

パッド部５３１は、パッド主面５３５およびパッド裏面５３６を有する。パッド主面５３５にはワイヤ４７がボンディングされている。図２２に示すように、パッド主面５３５は、方向Ｚにおいて、裏面電極３２３よりも主面電極３２１の配置された側（方向Ｚｂ側）に位置している。一方、パッド裏面５３６はパッド主面５３５の向く方向と反対方向を向く。パッド裏面５３６は、樹脂底面７１の位置する側を向いている。本実施形態においては、図２２に示すように、パッド裏面５３６は、導電板２４に形成された段差部２４３における段差面２４９よりも、樹脂底面７１の位置する側に配置されている。これにより、パッド主面５３５にワイヤ４７をボンディングする際に用いるヒータ（使用時にはパッド裏面５３６の図２２における下側に配置される）が、導電板２４に接近したとしても、当該ヒータが導電板２４に接触することを防止できる。   The pad portion 531 has a pad main surface 535 and a pad back surface 536. A wire 47 is bonded to the pad main surface 535. As shown in FIG. 22, the pad main surface 535 is located on the side where the main surface electrode 321 is disposed (the direction Zb side) with respect to the back surface electrode 323 in the direction Z. On the other hand, the pad back surface 536 faces in the direction opposite to the direction in which the pad main surface 535 faces. The pad back surface 536 faces the side where the resin bottom surface 71 is located. In the present embodiment, as shown in FIG. 22, the pad back surface 536 is disposed on the side where the resin bottom surface 71 is located with respect to the step surface 249 in the step portion 243 formed on the conductive plate 24. As a result, even when the heater used when bonding the wire 47 to the pad main surface 535 (disposed on the lower side of the pad back surface 536 in FIG. 22 when used) approaches the conductive plate 24, the heater is connected to the conductive plate. 24 can be prevented from contacting.

中間部５３２は、パッド部５３１および実装部５３３の間に位置する。中間部５３２は、パッド部５３１および実装部５３３のいずれにもつながる。本実施形態において中間部５３２は、パッド部５３１に対し傾斜している。更に、中間部５３２は樹脂底面７１に対
し傾斜している。中間部５３２は、ＸＹ平面視においてパッド部５３１から遠ざかるほど方向Ｚａに向かう形状である。 The intermediate part 532 is located between the pad part 531 and the mounting part 533. The intermediate part 532 is connected to both the pad part 531 and the mounting part 533. In the present embodiment, the intermediate portion 532 is inclined with respect to the pad portion 531. Further, the intermediate portion 532 is inclined with respect to the resin bottom surface 71. The intermediate portion 532 has a shape that goes in the direction Za as the distance from the pad portion 531 increases in the XY plan view.

実装部５３３は、樹脂部７から露出する部位を有する。より具体的には、実装部５３３は、樹脂側面７２における第１部分７２１と、樹脂底面７１と、から露出している。図１８、図２２に示すように、実装部５３３は、第１部分７２１から方向Ｙの一方に突出している。実装部５３３は、実装部２５３と同一方向に、第１部分７２１から突出している。本実施形態と異なり、実装部５３３が第１部分７２１から突出しておらず、実装部５３３が、樹脂側面７２と面一の側面を有していても良い。実装部５３３は実装面５３９を有する。実装面５３９は、樹脂底面７１から露出し且つ樹脂底面７１と面一である。実装面５３９は、ハンダ層８８８を介して、配線基板１０６に接合されている。ワイヤボンディング用リード５３はハンダ層８８８を経由して配線基板１０６の配線層と導通している。上述のようにワイヤボンディング用リード５３は、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５３３の厚さ（方向Ｚにおける寸法）は、パッド部５３１の厚さ（方向Ｚにおける寸法）と同一である。本実施形態では更に、ワイヤボンディング用リード５３は、導電板２４とともに、一つの平らな板を折り曲げ成型することにより形成される。そのため、実装部５３３の厚さ（方向Ｚにおける寸法）は、導電板２４の厚さと同一である。   The mounting part 533 has a part exposed from the resin part 7. More specifically, the mounting portion 533 is exposed from the first portion 721 on the resin side surface 72 and the resin bottom surface 71. As shown in FIGS. 18 and 22, the mounting portion 533 protrudes from the first portion 721 in one direction Y. The mounting portion 533 protrudes from the first portion 721 in the same direction as the mounting portion 253. Unlike the present embodiment, the mounting portion 533 may not protrude from the first portion 721, and the mounting portion 533 may have a side surface flush with the resin side surface 72. The mounting portion 533 has a mounting surface 539. The mounting surface 539 is exposed from the resin bottom surface 71 and is flush with the resin bottom surface 71. The mounting surface 539 is bonded to the wiring substrate 106 via the solder layer 888. The wire bonding lead 53 is electrically connected to the wiring layer of the wiring substrate 106 via the solder layer 888. As described above, the wire bonding lead 53 is formed by bending a single flat plate. Therefore, the thickness of the mounting portion 533 (dimension in the direction Z) is the same as the thickness of the pad portion 531 (dimension in the direction Z). Furthermore, in this embodiment, the wire bonding lead 53 is formed by bending a single flat plate together with the conductive plate 24. Therefore, the thickness of the mounting portion 533 (the dimension in the direction Z) is the same as the thickness of the conductive plate 24.

次に、半導体装置１０２の製造方法の一例について簡単に説明する。   Next, an example of a method for manufacturing the semiconductor device 102 will be briefly described.

半導体装置１０２を製造するには、第１中間品８５１（図２７、図２８参照）と、第２中間品８５３（図２９、図３０参照）と、リードフレーム８４５（図３１、図３２参照）と、を製造する。   To manufacture the semiconductor device 102, a first intermediate product 851 (see FIGS. 27 and 28), a second intermediate product 853 (see FIGS. 29 and 30), and a lead frame 845 (see FIGS. 31 and 32). And manufacturing.

第１中間品８５１は、第１実施形態で述べたように製造する。   The first intermediate product 851 is manufactured as described in the first embodiment.

第２中間品８５３を製造するには、まず、図２９、図３０に示すリードフレーム８４４を一枚の導電板から形成する。リードフレーム８４４は、のちに、導電板２４、ワイヤボンディング用リード５３になるものである。次に、リードフレーム８４４に、導電性接合部４１３を介して、半導体チップ３２における裏面電極３２３を接合する。次に、半導体チップ３２における主面電極３２２と、リードフレーム８４４とに、ワイヤ４７を接合する。これにより、同図に示す第２中間品８５３が製造される。ワイヤ４７を接合する工程は、主面電極３２１が重力方向における上方を向いている状態で行われる。   To manufacture the second intermediate product 853, first, the lead frame 844 shown in FIGS. 29 and 30 is formed from a single conductive plate. The lead frame 844 is to become the conductive plate 24 and the wire bonding lead 53 later. Next, the back electrode 323 in the semiconductor chip 32 is bonded to the lead frame 844 through the conductive bonding portion 413. Next, the wire 47 is bonded to the main surface electrode 322 and the lead frame 844 in the semiconductor chip 32. Thereby, the second intermediate product 853 shown in FIG. The step of bonding the wire 47 is performed in a state where the main surface electrode 321 faces upward in the direction of gravity.

リードフレーム８４５は、一枚の導電板から折り曲げ成型することにより形成する。リードフレーム８４５は、のちに、導電板２５になるものである。   The lead frame 845 is formed by bending from a single conductive plate. The lead frame 845 becomes the conductive plate 25 later.

次に、図３３、図３４に示すように、導電性接合部４１２を介して、第２中間品８５３におけるリードフレーム８４４に、半導体チップ３１における主面電極３１１を接合する。同様に、図３３に示すように、導電性接合部４１４を介して、半導体チップ３２の主面電極３２１に、リードフレーム８４５を接合する。   Next, as shown in FIGS. 33 and 34, the main surface electrode 311 in the semiconductor chip 31 is bonded to the lead frame 844 in the second intermediate product 853 through the conductive bonding portion 412. Similarly, as shown in FIG. 33, the lead frame 845 is bonded to the main surface electrode 321 of the semiconductor chip 32 via the conductive bonding portion 414.

次に、上述の樹脂部７（製造方法の説明では図示略）を形成したのちに、線Ｌ２に沿って、リードフレーム８４１，８４４，８４５をそれぞれ切断することにより、図１９等に示した半導体装置１０２が製造される。   Next, after forming the above-described resin portion 7 (not shown in the description of the manufacturing method), the lead frames 841, 844, and 845 are cut along the line L2, respectively, so that the semiconductor shown in FIG. Device 102 is manufactured.

次に、本実施形態の作用効果について説明する。   Next, the effect of this embodiment is demonstrated.

半導体装置１０２においては、半導体チップ３１の主面電極３１１、および、半導体チ
ップ３２は、いずれも、導電板２４に接合している。このような構成によると、半導体チップ３１および半導体チップ３２は、導電板２４を経由して互いに導通している。よって、半導体チップ３１および半導体チップ３２を、半導体装置１０２の外部の配線等を経由して導通させる必要がない。半導体装置１０２の外部の配線等を用いる必要がないと、半導体チップ３１と半導体チップ３２とを導通させる経路の配線抵抗および配線インダクタンスは、主に、導電板２４の抵抗およびインダクタンスのみとなる。これは、半導体装置１０２が構成する回路における配線抵抗や配線インダクタンスの低減を図るのに適する。したがって、半導体装置１０２は、低消費電力化および高性能化を図るのに適する。 In the semiconductor device 102, the main surface electrode 311 of the semiconductor chip 31 and the semiconductor chip 32 are both bonded to the conductive plate 24. According to such a configuration, the semiconductor chip 31 and the semiconductor chip 32 are electrically connected to each other via the conductive plate 24. Therefore, it is not necessary to make the semiconductor chip 31 and the semiconductor chip 32 conductive through the wiring outside the semiconductor device 102 or the like. If it is not necessary to use wiring or the like outside the semiconductor device 102, the wiring resistance and wiring inductance of the path connecting the semiconductor chip 31 and the semiconductor chip 32 are mainly only the resistance and inductance of the conductive plate 24. This is suitable for reducing wiring resistance and wiring inductance in a circuit formed by the semiconductor device 102. Therefore, the semiconductor device 102 is suitable for achieving low power consumption and high performance.

図１９に示すように、半導体装置１０２においては、主面電極３１２に接合されたワイヤ４６は、方向Ｚにおいて、主面電極３１１に接合された導電板２４に重なる部位を有する。このような構成によると、第１実施形態で述べたのと同様の理由により、半導体装置１０２の薄型化を図ることができる。同様に、半導体装置１０２においては、主面電極３２２に接合されたワイヤ４７は、方向Ｚにおいて、主面電極３２１に接合された導電板２５に重なる部位を有する。このような構成によっても、同様の理由により、半導体装置１０２の小型化を図ることができる。   As shown in FIG. 19, in the semiconductor device 102, the wire 46 bonded to the main surface electrode 312 has a portion overlapping the conductive plate 24 bonded to the main surface electrode 311 in the direction Z. According to such a configuration, the semiconductor device 102 can be thinned for the same reason as described in the first embodiment. Similarly, in the semiconductor device 102, the wire 47 bonded to the main surface electrode 322 has a portion overlapping the conductive plate 25 bonded to the main surface electrode 321 in the direction Z. Even with such a configuration, the semiconductor device 102 can be downsized for the same reason.

図１９に示すように、半導体装置１０２においては、パッド主面５１５は、方向Ｚにおいて、裏面電極３１３よりも主面電極３１１の配置された側（方向Ｚａ側）に位置する。このような構成によると、第１実施形態で述べたのと同様の理由により、ワイヤ４６が半導体チップ３１に接触することを防止するのに適する。同様に、図２２に示すように、半導体装置１０２においては、パッド主面５３５は、方向Ｚにおいて、裏面電極３２３よりも主面電極３２１の配置された側（方向Ｚｂ側）に位置する。このような構成も、ワイヤ４７が半導体チップ３２に接触するのを防止するのに適する。   As shown in FIG. 19, in the semiconductor device 102, the pad main surface 515 is positioned in the direction Z on the side where the main surface electrode 311 is disposed (the direction Za side) with respect to the back surface electrode 313. Such a configuration is suitable for preventing the wire 46 from contacting the semiconductor chip 31 for the same reason as described in the first embodiment. Similarly, as shown in FIG. 22, in the semiconductor device 102, the pad main surface 535 is located in the direction Z on the side where the main surface electrode 321 is disposed (the direction Zb side) with respect to the back surface electrode 323. Such a configuration is also suitable for preventing the wire 47 from contacting the semiconductor chip 32.

半導体装置１０２によると、第１実施形態で述べたのと同様の理由により、ワイヤ４６をパッド部５１１に接合する際に用いるキャピラリ（図示略）が中間部５１２に接触することを、防止できる。同様に、半導体装置１０２においては、ワイヤボンディング用リード５３は、パッド部５３１と実装部５３３との間に位置する中間部５３２を含む。中間部５３２は樹脂底面７１に対し傾斜している。このような構成によると、ワイヤ４７をパッド部５３１に接合する際に用いるキャピラリ（図示略）が中間部５３２に接触することを、防止できる。   According to the semiconductor device 102, it is possible to prevent a capillary (not shown) used when joining the wire 46 to the pad portion 511 from contacting the intermediate portion 512 for the same reason as described in the first embodiment. Similarly, in the semiconductor device 102, the wire bonding lead 53 includes an intermediate portion 532 positioned between the pad portion 531 and the mounting portion 533. The intermediate portion 532 is inclined with respect to the resin bottom surface 71. According to such a configuration, it is possible to prevent a capillary (not shown) used when bonding the wire 47 to the pad portion 531 from coming into contact with the intermediate portion 532.

図２２に示すように、半導体装置１０２においては、パッド裏面５３６はパッド主面５３５の向く方向と反対方向を向く。パッド裏面５３６は、樹脂底面７１の位置する側を向いている。このような構成によると、パッド裏面５３６は樹脂底面７１から方向Ｚにおいて離間しており、樹脂底面７１から露出していない。そのため、ハンダ層８８８はパッド裏面５３６には接合せず、パッド裏面５３６よりも導電板２４から離間した実装面５３９に接合することとなる。そのため、ハンダ層８８８と、導電板２４に接合するハンダ層８８６との離間距離を大きくすることができる。ハンダ層８８８およびハンダ層８８６の離間距離を大きくできると、ハンダ層８８８およびハンダ層８８６の意図しない接触を防止することができる。これにより、ハンダ層８８８とハンダ層８８６とがショートすることを防止できる。   As shown in FIG. 22, in the semiconductor device 102, the pad back surface 536 faces in the direction opposite to the direction in which the pad main surface 535 faces. The pad back surface 536 faces the side where the resin bottom surface 71 is located. According to such a configuration, the pad back surface 536 is separated from the resin bottom surface 71 in the direction Z and is not exposed from the resin bottom surface 71. Therefore, the solder layer 888 is not bonded to the pad back surface 536, but is bonded to the mounting surface 539 that is further away from the conductive plate 24 than the pad back surface 536. Therefore, the separation distance between the solder layer 888 and the solder layer 886 bonded to the conductive plate 24 can be increased. If the distance between the solder layer 888 and the solder layer 886 can be increased, unintended contact between the solder layer 888 and the solder layer 886 can be prevented. Thereby, it is possible to prevent the solder layer 888 and the solder layer 886 from short-circuiting.

＜第３実施形態＞
図３５〜図３８を用いて、本発明の第３実施形態について説明する。 <Third Embodiment>
A third embodiment of the present invention will be described with reference to FIGS.

図３５は、本発明の第３実施形態にかかる半導体装置の平面図である。図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図である。図３７は、図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。図３８は、本発明の第３実施形態にかかる半導体装
置が構成する回路の回路図である。 FIG. 35 is a plan view of a semiconductor device according to the third embodiment of the present invention. 36 is a cross-sectional view taken along line XXXVI-XXXVI in FIG. FIG. 37 is a cross-sectional view taken along line XXXVII-XXXVII in FIG. FIG. 38 is a circuit diagram of a circuit configured by the semiconductor device according to the third embodiment of the present invention.

これらの図に示す半導体装置１０３は、半導体チップ３１，３２、導電板２２、および、ワイヤボンディング用リード５１，５２をそれぞれ２つずつ備える点において、上述の半導体装置１０１と異なる。図３８に示すように、半導体装置１０３は、フルブリッジ回路を構成している。本実施形態において、２つの半導体チップ３１のうち一方を半導体チップ３１ａとし、２つの半導体チップ３１のうち他方を半導体チップ３１ｂとする。同様に、２つの半導体チップ３２のうち一方を半導体チップ３２ａとし、２つの半導体チップ３２のうち他方を半導体チップ３２ｂとする。   The semiconductor device 103 shown in these drawings is different from the above-described semiconductor device 101 in that it includes two semiconductor chips 31 and 32, a conductive plate 22, and two wire bonding leads 51 and 52, respectively. As shown in FIG. 38, the semiconductor device 103 constitutes a full bridge circuit. In the present embodiment, one of the two semiconductor chips 31 is a semiconductor chip 31a, and the other of the two semiconductor chips 31 is a semiconductor chip 31b. Similarly, one of the two semiconductor chips 32 is a semiconductor chip 32a, and the other of the two semiconductor chips 32 is a semiconductor chip 32b.

半導体装置１０３においては、導電板２１は、半導体チップ３１ａ，３１ｂのいずれにも接合している。これにより図３８に示すように、半導体チップ３１ａ，３１ｂの裏面電極３１３（ドレイン電極）どうしが互いに導通している。導電板２３は、半導体チップ３２ａ，３２ｂのいずれにも接合している。これにより図３８に示すように、半導体チップ３２ａ，３２ｂの主面電極３２１（ソース電極）どうしが互いに導通している。また図３８に示すように、半導体チップ３１ａの主面電極３１１（ソース電極）と、半導体チップ３２ａの裏面電極３２３（ドレイン電極）とは、互いに導通している。同様に、半導体チップ３１ｂの主面電極３１１と、半導体チップ３２ｂの裏面電極３２３とは、互いに導通している。   In the semiconductor device 103, the conductive plate 21 is bonded to both the semiconductor chips 31a and 31b. As a result, as shown in FIG. 38, the back surface electrodes 313 (drain electrodes) of the semiconductor chips 31a and 31b are electrically connected to each other. The conductive plate 23 is bonded to both the semiconductor chips 32a and 32b. As a result, as shown in FIG. 38, the main surface electrodes 321 (source electrodes) of the semiconductor chips 32a and 32b are electrically connected to each other. As shown in FIG. 38, the main surface electrode 311 (source electrode) of the semiconductor chip 31a and the back surface electrode 323 (drain electrode) of the semiconductor chip 32a are electrically connected to each other. Similarly, the main surface electrode 311 of the semiconductor chip 31b and the back surface electrode 323 of the semiconductor chip 32b are electrically connected to each other.

本実施形態によっても、半導体装置１０３が構成する回路における配線抵抗や配線インダクタンスの低減を図ることができる。したがって、半導体装置１０３は、低消費電力化および高性能化を図るのに適する。さらに、第１実施形態で述べたのと同様の利点を得ることができる。   Also according to the present embodiment, it is possible to reduce wiring resistance and wiring inductance in a circuit configured by the semiconductor device 103. Therefore, the semiconductor device 103 is suitable for achieving low power consumption and high performance. Furthermore, the same advantages as described in the first embodiment can be obtained.

＜第４実施形態＞
図３９〜図４２を用いて、本発明の第４実施形態について説明する。 <Fourth embodiment>
A fourth embodiment of the present invention will be described with reference to FIGS.

図３９は、本発明の第４実施形態にかかる半導体装置の平面図である。図４０は、図３９のＸＬ−ＸＬ線に沿う断面図である。図４１は、図３９のＸＬＩ−ＸＬＩ線に沿う断面図である。図４２は、本発明の第４実施形態にかかる半導体装置が構成する回路の回路図である。   FIG. 39 is a plan view of a semiconductor device according to the fourth embodiment of the present invention. 40 is a cross-sectional view taken along line XL-XL of FIG. 41 is a cross-sectional view taken along line XLI-XLI in FIG. FIG. 42 is a circuit diagram of a circuit configured by the semiconductor device according to the fourth embodiment of the present invention.

これらの図に示す半導体装置１０４は、導電板２６と、半導体チップ３３，３４と、ワイヤ４８，４９と、ワイヤボンディング用リード５８と、を更に備える点において、上述の半導体装置１０２と異なる。図４２に示すように、半導体装置１０４は、フルブリッジ回路を構成している。図４１に示すように、本実施形態においては、第２実施形態と異なり、半導体チップ３１の主面電極３１１、および、半導体チップ３２の主面電極３２１は、互いに同一方向（方向Ｚａ）を向いている。   The semiconductor device 104 shown in these drawings differs from the above-described semiconductor device 102 in that it further includes a conductive plate 26, semiconductor chips 33 and 34, wires 48 and 49, and wire bonding leads 58. As shown in FIG. 42, the semiconductor device 104 constitutes a full bridge circuit. As shown in FIG. 41, in the present embodiment, unlike the second embodiment, the main surface electrode 311 of the semiconductor chip 31 and the main surface electrode 321 of the semiconductor chip 32 face each other in the same direction (direction Za). ing.

半導体チップ３３，３４は、トランジスタである。半導体チップ３３の裏面電極３３３と、半導体チップ３４の裏面電極３４３とは導電性接合部を介して導電板２６に接合している（一部図示略）。これにより図４２に示すように、裏面電極３３３，３３４（ドレイン電極）どうしが互いに導通している。半導体チップ３３の主面電極３３１は導電板２１に接合されている。これにより図４２に示すように、半導体チップ３３の主面電極３３１（ソース電極）は、半導体チップ３１の裏面電極３１３（ドレイン電極）と導通している。半導体チップ３４の主面電極３４１は導電板２５に接合されている。これにより図４２に示すように、半導体チップ３４の主面電極３４１（ソース電極）は、半導体チップ３２の裏面電極３２３（ドレイン電極）と導通している。ワイヤ４８は、半導体チップ３３の主面電極３３２とワイヤボンディング用リード５８とを接続しており、ワイヤ４９は、半
導体チップ３４の主面電極３４２とワイヤボンディング用リード５８とを接続している。 The semiconductor chips 33 and 34 are transistors. The back surface electrode 333 of the semiconductor chip 33 and the back surface electrode 343 of the semiconductor chip 34 are joined to the conductive plate 26 through a conductive joint (partially not shown). Thereby, as shown in FIG. 42, the back surface electrodes 333 and 334 (drain electrodes) are electrically connected to each other. The main surface electrode 331 of the semiconductor chip 33 is bonded to the conductive plate 21. As a result, as shown in FIG. 42, the main surface electrode 331 (source electrode) of the semiconductor chip 33 is electrically connected to the back surface electrode 313 (drain electrode) of the semiconductor chip 31. The main surface electrode 341 of the semiconductor chip 34 is joined to the conductive plate 25. Thus, as shown in FIG. 42, the main surface electrode 341 (source electrode) of the semiconductor chip 34 is electrically connected to the back surface electrode 323 (drain electrode) of the semiconductor chip 32. The wire 48 connects the main surface electrode 332 of the semiconductor chip 33 and the wire bonding lead 58, and the wire 49 connects the main surface electrode 342 of the semiconductor chip 34 and the wire bonding lead 58.

本実施形態によっても、半導体装置１０４が構成する回路における配線抵抗や配線インダクタンスの低減を図ることができる。したがって、半導体装置１０４は、低消費電力化および高性能化を図るのに適する。さらに、第２実施形態で述べたのと同様の利点を得ることができる。   Also according to the present embodiment, it is possible to reduce wiring resistance and wiring inductance in a circuit configured by the semiconductor device 104. Therefore, the semiconductor device 104 is suitable for achieving low power consumption and high performance. Furthermore, the same advantages as described in the second embodiment can be obtained.

＜第５実施形態＞
図４３，図４４を用いて、本発明の第５実施形態について説明する。 <Fifth Embodiment>
A fifth embodiment of the present invention will be described with reference to FIGS.

図４３は、本発明の第５実施形態にかかる半導体装置の断面図である。図４４は、本発明の第５実施形態にかかる半導体装置が構成する回路の回路図である。   FIG. 43 is a cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. FIG. 44 is a circuit diagram of a circuit configured by the semiconductor device according to Embodiment 5 of the present invention.

半導体装置１０５は、導電板２１，２８，２９と、半導体チップ３１と、ダイオード３８と、抵抗３９と、導電性接合部４１１，４２１，４２２と、ワイヤ４６，４６１と、導通部材４６２と、ワイヤボンディング用リード５１，５９と、樹脂部７と、を備える。導電板２１、半導体チップ３１、導電性接合部４１１、ワイヤ４６、ワイヤボンディング用リード５９、および、樹脂部７は、第１実施形態における構成と同様であるから、説明を省略する。半導体装置１０５は過電流保護回路であり、ＤＣ／ＤＣコントローラ周辺に配置されることが多い。   The semiconductor device 105 includes conductive plates 21, 28, 29, a semiconductor chip 31, a diode 38, a resistor 39, conductive joints 411, 421, 422, wires 46, 461, a conductive member 462, and wires Bonding leads 51 and 59 and a resin portion 7 are provided. The conductive plate 21, the semiconductor chip 31, the conductive bonding portion 411, the wire 46, the wire bonding lead 59, and the resin portion 7 are the same as those in the first embodiment, and thus description thereof is omitted. The semiconductor device 105 is an overcurrent protection circuit and is often arranged around the DC / DC controller.

導電板２８，２９はＣｕなどの導体よりなる。導電板２８および導電板２９はいずれも、樹脂底面７１から露出している。ダイオード３８は、導電性接合部４２１を介して導電板２１に接合されている。これにより図４４に示すように、ダイオード３８は、半導体チップ３１の裏面電極３１３（本実施形態ではドレイン電極）と互いに導通している。抵抗３９は導電性接合部４２２を介して、導電板２８，２９に接合されている。これにより、抵抗３９は導電板２８，２９に導通している。導通部材４６２は、半導体チップ３１の主面電極３１１と抵抗３９の一端とに接合している。これにより図４４に示すように、導通部材４６２を経由して、半導体チップ３１の主面電極３１１（本実施形態ではソース電極）は、抵抗３９と導通している。導通部材４６２はＣｕなどの導体よりなる。ワイヤ４６は、方向Ｚにおいて、導通部材４６２に重なる部位、および、抵抗３９に重なる部位を有する。ダイオード３８および抵抗３９は、機能素子チップの一例である。   The conductive plates 28 and 29 are made of a conductor such as Cu. Both the conductive plate 28 and the conductive plate 29 are exposed from the resin bottom surface 71. The diode 38 is bonded to the conductive plate 21 via the conductive bonding portion 421. As a result, as shown in FIG. 44, the diode 38 is electrically connected to the back surface electrode 313 (the drain electrode in the present embodiment) of the semiconductor chip 31. The resistor 39 is joined to the conductive plates 28 and 29 via the conductive joint 422. Thereby, the resistor 39 is electrically connected to the conductive plates 28 and 29. The conducting member 462 is joined to the main surface electrode 311 of the semiconductor chip 31 and one end of the resistor 39. As a result, as shown in FIG. 44, the main surface electrode 311 (source electrode in the present embodiment) of the semiconductor chip 31 is electrically connected to the resistor 39 via the conductive member 462. The conductive member 462 is made of a conductor such as Cu. In the direction Z, the wire 46 has a portion that overlaps the conductive member 462 and a portion that overlaps the resistor 39. The diode 38 and the resistor 39 are an example of a functional element chip.

ワイヤボンディング用リード５９は、ワイヤボンディング用リード５１と同様の構成であるから、説明を省略する。ワイヤボンディング用リード５９とダイオード３８とに、ワイヤ４６１が接合されている。   Since the wire bonding lead 59 has the same configuration as the wire bonding lead 51, description thereof is omitted. A wire 461 is bonded to the wire bonding lead 59 and the diode 38.

半導体装置１０５においては、半導体チップ３１の主面電極３１１、および、抵抗３９は、いずれも、導通部材４６２に接合している。このような構成によると、半導体チップ３１および抵抗３９は、導通部材４６２を経由して互いに導通している。よって、半導体チップ３１および抵抗３９を、半導体装置１０５の外部の配線等を経由して導通させる必要がない。半導体装置１０５の外部の配線等を用いる必要がないと、半導体チップ３１と、抵抗３９とを導通させる経路の配線抵抗および配線インダクタンスは、主に、導通部材４６２の抵抗およびインダクタンスのみとなる。これは、半導体装置１０５が構成する回路における配線抵抗や配線インダクタンスの低減を図るのに適する。したがって、半導体装置１０５は、低消費電力化および高性能化を図るのに適する。   In the semiconductor device 105, the main surface electrode 311 and the resistor 39 of the semiconductor chip 31 are both joined to the conducting member 462. According to such a configuration, the semiconductor chip 31 and the resistor 39 are electrically connected to each other via the conductive member 462. Therefore, it is not necessary to make the semiconductor chip 31 and the resistor 39 conductive through the wiring outside the semiconductor device 105 or the like. If it is not necessary to use wiring or the like outside the semiconductor device 105, the wiring resistance and wiring inductance of the path connecting the semiconductor chip 31 and the resistor 39 are mainly only the resistance and inductance of the conducting member 462. This is suitable for reducing wiring resistance and wiring inductance in a circuit formed by the semiconductor device 105. Therefore, the semiconductor device 105 is suitable for achieving low power consumption and high performance.

半導体装置１０５においては、主面電極３１２に接合されたワイヤ４６は、方向Ｚにおいて、主面電極３１１に接合された導通部材４６２に重なる部位を有する。このような構成によると、上述の実施形態で述べたのと同様の理由により、半導体装置１０５の薄型化
を図ることができる。同様に、ワイヤ４６は、方向Ｚにおいて抵抗３９と重なる部位を有する。このような構成によっても、半導体装置１０５の薄型化を図ることができる。 In the semiconductor device 105, the wire 46 bonded to the main surface electrode 312 has a portion that overlaps the conduction member 462 bonded to the main surface electrode 311 in the direction Z. According to such a configuration, the semiconductor device 105 can be thinned for the same reason as described in the above embodiment. Similarly, the wire 46 has a portion overlapping the resistor 39 in the direction Z. Such a configuration can also make the semiconductor device 105 thinner.

本発明は、上述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。半導体装置が構成する回路は、上述のものに限られない。当該回路は、たとえば、バッファ回路や３層モータであってもよい。本発明の機能素子チップは、トランジスタやダイオードや抵抗の他に、コンデンサであってもよい。   The present invention is not limited to the embodiment described above. The specific configuration of each part of the present invention can be changed in various ways. The circuit which a semiconductor device comprises is not restricted to the above-mentioned thing. The circuit may be, for example, a buffer circuit or a three-layer motor. The functional element chip of the present invention may be a capacitor in addition to a transistor, a diode, or a resistor.

８０１，８０２ 実装構造
８８１〜８８８ ハンダ層
１０１〜１０５ 半導体装置
１０６ 配線基板
２１，２２，２２ａ，２２ｂ，２３〜２６，２８，２９ 導電板
２１１，２２１，２５１ パッド部
２１２，２２２，２５２ 中間部
２１６，２２６，２４８ 穴
２１３，２２３，２５３ 実装部
２１９，２２９，２５９ 実装面
２２７，２３７，２４７，２５７ 凹部
２３１，２３２，２４１，２４２ 導電面
２３３ 段差部
３１，３１ａ，３１ｂ，３２，３２ａ，３２ｂ，３３，３４ 半導体チップ
３１１，３１２，３２１，３２２ 主面電極
３１３，３２３ 裏面電極
３８ ダイオード
３９ 抵抗
４１１〜４１８，４２１，４２２ 導電性接合部
４６〜４９，４６１ ワイヤ
４６２ 導通部材
５１，５１ａ，５１ｂ，５２，５２ａ，５２ｂ，５３，５８，５９ ワイヤボンディング用リード
５１１，５２１，５３１ パッド部
５１５，５２５，５３５ パッド主面
５１６，５２６，５３６ パッド裏面
５１２，５２２，５３２ 中間部
５１３，５２３，５３３ 実装部
５１９，５２９ 実装面
７ 樹脂部
７１ 樹脂底面
７２ 樹脂側面
７２１ 第１部分
７２２ 第２部分
７３ 樹脂主面
８５１ 第１中間品
８５２，８５３ 第２中間品
８４１〜８４５ リードフレーム
Ｌ１，Ｌ２ 線 801, 802 Mounting structure 881-888 Solder layer 101-105 Semiconductor device 106 Wiring substrate 21, 22, 22a, 22b, 23-26, 28, 29 Conductive plate 211, 221, 251 Pad part 212, 222, 252 Intermediate part 216 , 226, 248 Holes 213, 223, 253 Mounting portions 219, 229, 259 Mounting surfaces 227, 237, 247, 257 Recesses 231, 232, 241, 242 Conductive surface 233 Stepped portions 31, 31a, 31b, 32, 32a, 32b , 33, 34 Semiconductor chip 311, 312, 321, 322 Main surface electrode 313, 323 Back electrode 38 Diode 39 Resistance 411-418, 421, 422 Conductive junction 46-49, 461 Wire 462 Conductive members 51, 51a, 51b , 52, 52a, 52b, 53, 58, 59 Wire Bonding leads 511, 521, 531 Pad portion 515, 525, 535 Pad main surface 516, 526, 536 Pad back surface 512, 522, 532 Intermediate portion 513, 523, 533 Mounting portion 519, 529 Mounting surface 7 Resin portion 71 Resin bottom surface 72 resin side surface 721 first portion 722 second portion 73 resin main surface 851 first intermediate product 852,853 second intermediate product 841-845 lead frame L1, L2 wire

Claims (15)

第１半導体チップおよび第２半導体チップを含む複数の機能素子チップと、
上記第１半導体チップおよび上記第２半導体チップのいずれにも接合された第１導電板と、
上記第２半導体チップに接合された第２導電板と、
上記複数の機能素子チップ、上記第１導電板、および上記第２導電板を覆う樹脂部と、を備え、
上記第１半導体チップは、互いに同一方向を向く第１ソース電極および第１ゲート電極と、上記第１ソース電極の向く方向とは反対の方向を向く第１ドレイン電極と、を含み、
上記第２半導体チップは、上記第１ソース電極の向く方向と同一方向を向く第２ソース電極および第２ゲート電極と上記第２ソース電極の向く方向とは反対の方向を向く第２ドレイン電極とを含み、
上記第１半導体チップの上記第１ソース電極と上記第２半導体チップの上記第２ドレイン電極とは、いずれもが上記第１導電板に接合されることにより上記第１導電板を介して電気的に接続されており、
上記第２導電板は、上記第２ソース電極が接合された第１導電面と、上記第１導電面の向く方向とは反対方向を向く第２導電面と、を有し、
上記第２導電面は、上記樹脂部から露出しているとともに、
上記第１導電面は、上記第２半導体チップの厚さ方向視において、上記第２導電面からはみ出る部位を有し、
上記第１導電板は、上記第２半導体チップの厚さ方向における位置が上記第２導電板と同じとなる位置まで延長された第１延長部を有し、
上記第１ゲート電極に接合され、且つ、上記第１半導体チップの厚さ方向において上記第１導電板に重なる部位を有する第１ワイヤを更に備える、半導体装置。 A plurality of functional element chips including a first semiconductor chip and a second semiconductor chip;
A first conductive plate bonded to both the first semiconductor chip and the second semiconductor chip;
A second conductive plate joined to the second semiconductor chip;
A resin portion covering the plurality of functional element chips, the first conductive plate, and the second conductive plate;
The first semiconductor chip includes a first source electrode and a first gate electrode facing in the same direction, and a first drain electrode facing in a direction opposite to the direction facing the first source electrode,
The second semiconductor chip includes a second source electrode facing the same direction as the first source electrode, a second gate electrode, and a second drain electrode facing a direction opposite to the direction of the second source electrode. Including
The first source electrode of the first semiconductor chip and the second drain electrode of the second semiconductor chip are both electrically connected to the first conductive plate by being joined to the first conductive plate. Connected to
The second conductive plate has a first conductive surface to which the second source electrode is joined, and a second conductive surface facing in a direction opposite to the direction toward the first conductive surface,
The second conductive surface is exposed from the resin portion,
The first conductive surface has a portion protruding from the second conductive surface in a thickness direction view of the second semiconductor chip,
The first conductive plate may have a first extension position in the thickness direction of the second semiconductor chip is extended to the same as a position with the second conductive plate,
It is joined to the first gate electrode, and, further Ru comprising a first wire having a portion overlapping the first conductive plate in a thickness direction of the first semiconductor chip, the semiconductor device. 上記樹脂部から露出しているワイヤボンディング用リードを更に備え、
上記ワイヤボンディング用リードは、上記第１ワイヤが接合されたパッド主面を有するパッド部を含む、請求項１に記載の半導体装置。 Further comprising a wire bonding lead exposed from the resin part,
The semiconductor device according to claim 1 , wherein the lead for wire bonding includes a pad portion having a pad main surface to which the first wire is bonded. 上記パッド主面は、上記厚さ方向において、上記第１ドレイン電極よりも上記第１ソース電極の配置された側に位置する、請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2 , wherein the pad main surface is located on a side where the first source electrode is disposed with respect to the first drain electrode in the thickness direction. 上記樹脂部は、上記厚さ方向のいずれか一方を向く樹脂底面を有し、
上記ワイヤボンディング用リードは、上記樹脂底面から露出する実装部を含む、請求項２または３に記載の半導体装置。 The resin part has a resin bottom surface facing one of the thickness directions,
The wire bonding lead includes a mounting portion which is exposed from the resin bottom surface, the semiconductor device according to claim 2 or 3. 上記実装部は、上記樹脂底面と面一である実装面を有する、請求項４に記載の半導体装置。 The semiconductor device according to claim 4 , wherein the mounting portion has a mounting surface that is flush with the resin bottom surface. 上記ワイヤボンディング用リードは、上記パッド部と上記実装部との間に位置する中間部を含み、上記中間部は、上記樹脂底面に対し傾斜している、請求項５に記載の半導体装置。 The semiconductor device according to claim 5 , wherein the wire bonding lead includes an intermediate portion positioned between the pad portion and the mounting portion, and the intermediate portion is inclined with respect to the resin bottom surface. 上記パッド主面は、上記樹脂底面の位置する側を向く、請求項４ないし６のいずれかに記載の半導体装置。 The pad main surface, facing the side of the position of the resin bottom surface, the semiconductor device according to any one of claims 4 to 6. 上記パッド部は、上記パッド主面とは反対側のパッド裏面を有する、請求項４ないし６のいずれかに記載の半導体装置。 The pad portion, the the pad major surface having a pad back surface opposite the semiconductor device according to any one of claims 4 to 6. 上記第２半導体チップは、上記厚さ方向視において、上記第１半導体チップからずれた位置に配置されている、請求項１ないし８のいずれかに記載の半導体装置。 Said second semiconductor chip, in the thickness direction as viewed, is disposed at a position offset from the first semiconductor chip, a semiconductor device according to any one of claims 1 to 8. 上記第１導電板には、上記第１ワイヤの一部が配置された凹部が形成されている、請求項１ないし９のいずれかに記載の半導体装置。 Above the first conductive plate, the recess a part of which is disposed in the first wire is formed, the semiconductor device according to any one of claims 1 to 9. 第２ワイヤを更に備え、
上記第２ワイヤは、上記第２ゲート電極に接合され、且つ、上記厚さ方向において上記第２導電板に重なる、請求項１ないし１０のいずれかに記載の半導体装置。 A second wire;
The second wire is bonded to the second gate electrode, and, overlapping the second conductive plate in the thickness direction, the semiconductor device according to any one of claims 1 to 10. 上記第１導電板には、上記樹脂部の一部が入り込む孔が形成されている、請求項１ないし１１のいずれかに記載の半導体装置。 Above the first conductive plate, the hole part of the resin portion enters is formed, the semiconductor device according to any one of claims 1 to 11. 上記機能素子チップのいずれか一つは、ダイオード、抵抗、もしくはコンデンサである、請求項１ないし１２のいずれかに記載の半導体装置。 One of the functional element chips, diodes, resistors, or a capacitor, a semiconductor device according to any one of claims 1 to 12. 上記第１ドレイン電極と電気的に接続する第３導電板をさらに備え、
上記第３導電板は、上記第２半導体チップの厚さ方向における位置が上記第２導電板と同じとなる位置まで延長された第２延長部を有する、請求項１ないし１３のいずれかに記載の半導体装置。 A third conductive plate electrically connected to the first drain electrode;
It said third conductive plate includes a second extension portion located in the thickness direction of the second semiconductor chip is extended to the same as a position with the second conductive plate, according to any one of claims 1 to 13 Semiconductor device. 請求項１ないし１４のいずれかに記載の半導体装置と、
上記半導体装置が配置された配線基板と、
上記半導体装置および上記配線基板の間に介在するハンダ層と、を備える、半導体装置の実装構造。 A semiconductor device according to any one of claims 1 to 14 ,
A wiring board on which the semiconductor device is disposed;
And a solder layer interposed between the semiconductor device and the wiring board.
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