JP6139727B2 - Eccで保護されたメモリを用いる使用のためのmbistデバイス - Google Patents
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Description
図1は、典型的なICテストフロー100を例示する図である。図1に示されるように、ICは複数の段階でテストされ得る。典型的には第1の段階であるIC製造段階102の間、IC製造業者は、ウェハ形態で(複数の)構成要素をテストすることによってウェハプローブテスト104を行い得、および/または最終パッケージIC形態をテストすることによってパッケージICテスト106を行い得る。
図2は、データを記憶するためのメモリ202、例えば埋め込み型メモリ202と、MBISTデバイス204と、を備える、例えばICとして実装されたシステム200を例示する図である。図2は、デジタルIC論理206であって、例えば、メモリ202、MBIST204、およびIC論理206を備えるSOCの一部分であることによって、典型的にはシステム200内にも含まれるデジタルIC論理206を更に例示するが、IC論理206はまた、代わりに、システム200の外部にあることもできる。
信頼性の増大を要求するメモリシステムは、メモリに対するデータの読み取りおよび/または書き込みにおける誤りを検出して、場合によっては、訂正するために様々なECCアルゴリズムを適用できるECC論理を利用することが多く、それによって、誤り耐性をシステムに有利に追加する。そのようなECCで保護されたメモリは、多数の設定において非常に有利であり得るが、ECC論理の存在は、特に、システムおよびアプリケーションレベルテスト段階において、それらがメモリチップ上に現在含まれるような形態でMBISTデバイスの有用性を制限する。ECC保護を用いないメモリとECCで保護されたメモリをテストするためのMBISTデバイスの使用と関連付けられた違いは、図2と図3の比較によって説明され得る。
本開示の実施形態は、上記した問題のうちの少なくともいくつかを軽減するか取り除くことを可能にする。特に、本開示の実施形態は、IC製造テスト段階の間のメモリの直接テストのために使用されるMBISTデバイスであって、したがって、テストされるメモリを含有する半導体チップ上に既に存在するMBISTデバイスが、それらのECC保護論理と組み合わせて使用された同じメモリもまたテストすることができるように再構成され得るという洞察に基づく。そのような再構成されたMBISTデバイスは、次いで、ICテストフローのシステム製造およびアプリケーションレベル段階においてもまた使用され得、システム製造およびアプリケーションレベル段階においてテストするための追加の独立したMBISTデバイスを実装する必要性を無くすとともに、顧客が、これらの段階でメモリをテストするためにソフトウェアをベースとするテストルーチンを使用する必要性を減らすか無くす。そのためには、動作中、少なくとも2つのモードにおいて埋め込み型メモリをテストすることができる、少なくとも第1および第2のアクセスポートを備えるMBISTデバイスが提案される。第1のモードでは、デバイスが、第1の通信経路を経由してテストされる埋め込み型メモリに接続された第1のアクセスポートであって、第1の経路が、メモリと関連付けられた(すなわち、メモリのためのECC保護を提供するように構成された)ECC論理を除外する、第1のアクセスポートを使用するように構成される。第2のモードでは、デバイスが、第2の通信経路を経由して埋め込み型メモリに接続された第2のアクセスポートであって、第2の経路が、メモリと関連付けられたECC論理を含む、第2のアクセスポートを使用するように構成される。このように、同じMBISTデバイスが、IC製造段階テストとシステムまたはアプリケーション段階テストとの間で共有され得、製造テストは、(第1の動作モードにおいて)全ビットに直接的にアクセスし得るが、システム/アプリケーションレベルテストは、単一ビット誤りが(第2の動作モードにおいて)アプリケーションにおける故障メッセージをトリガしないように、ECC論理を考慮に入れる。そのようなデバイスの例となる例示が、図4に提供される。
本開示の実施形態は、図4〜8に示されるような例となる実施態様を参照して上記したが、当業者は、上記した様々な教示が多様な他の実施態様に適用可能であることを理解するであろう。特に、本開示に提供されたいくつかの記載は、「埋め込み型メモリ」のことを言うが、これらの記載は、埋め込み型ではないメモリに同様に適用可能である。
Claims (20)
- メモリと、
1つ以上の誤り訂正符号(ECC)アルゴリズムを適用することにより前記メモリに対するデータの読み取りおよび/もしくは書き込みにおける誤りを訂正するまたは検出するように構成されることによって前記メモリと関連付けられた誤り訂正符号(ECC)論理と、
前記メモリのメモリ自己テスト(MBIST)のためのデバイスと、を備えるシステムであって、前記デバイスが、
第1の経路を経由して前記メモリに通信可能に接続された第1のアクセスポートであって、前記第1の経路が、前記メモリと関連付けられた前記ECC論理を除外する、第1のアクセスポートと、
第2の経路を経由して前記メモリに通信可能に接続された第2のアクセスポートであって、前記第2の経路が、前記メモリと関連付けられた前記ECC論理を含む、第2のアクセスポートと、を備え、
前記デバイスが、
前記デバイスの第1の動作モードにおいて、前記第1の経路を経由して前記メモリをテストし、かつ
前記デバイスの第2の動作モードにおいて、前記第2の経路を経由して前記メモリをテストするように構成される、システム。 - 前記デバイスの前記第1のアクセスポートが、n+pnビット幅データのデータ構造を通信するように構成され、
前記デバイスの前記第2のアクセスポートが、nビット幅データのデータ構造を通信するように構成され、
nビット幅データが、前記メモリに記憶されるデータの符号化される一部であり、pnビット幅データが、前記メモリと関連付けられた前記ECC論理によって、前記nビット幅データに追加される1つ以上のパリティビットである、請求項1に記載のシステム。 - 少なくとも前記第1の動作モードと前記第2の動作モードとの間で前記デバイスの動作モードを切り換えるように構成されたコントローラを更に備える、請求項1に記載のシステム。
- 前記コントローラが、前記デバイスの所望の動作モードを示すユーザ入力に従って、前記デバイスの前記動作モードを切り換えるように構成される、請求項3に記載のシステム。
- 前記デバイスが、
前記第1の経路を経由して前記第1のアクセスポートと前記メモリとの間で第1のアドレス、制御、および/またはデータ信号を通信し、かつ
前記第2の経路を経由して前記第2のアクセスポートと前記メモリとの間で第2のアドレス、制御、および/またはデータ信号を通信するように構成される、請求項1に記載のシステム。 - 前記システムが、追加メモリと、1つ以上のECCアルゴリズムを適用することにより前記追加メモリに対するデータの読み取りおよび/もしくは書き込みにおける誤りを訂正するまたは検出するように構成されることによって前記追加メモリと関連付けられたECC論理と、を更に備え、
前記デバイスが、
第3の経路を経由して前記追加メモリに通信可能に接続された第3のアクセスポートであって、前記第3の経路が、前記追加メモリと関連付けられた前記ECC論理を除外する、第3のアクセスポートと、
第4の経路を経由して前記追加メモリに通信可能に接続された第4のアクセスポートであって、前記第4の経路が、前記追加メモリと関連付けられた前記ECC論理を含む、第4のアクセスポートと、を更に備え、
前記デバイスが、
前記デバイスの第3の動作モードにおいて、前記第3の経路を経由して前記追加メモリをテストし、かつ
前記デバイスの第4の動作モードにおいて、前記第4の経路を経由して前記追加メモリをテストするように更に構成される、請求項1に記載のシステム。 - 前記システムが、特定用途向け集積回路(ASIC)、プログラム可能なゲートアレイ(PGA)、マイクロプロセッサ、マイクロコントローラ、または任意の他の種類のデジタルプロセッサに実装される、請求項1に記載のシステム。
- 前記システムの少なくとも一部分が、プログラム可能なハードウェアに実装される、請求項1に記載のシステム。
- メモリのメモリ自己テストのためのデバイスであって、
前記デバイスの第1の動作モードにおいて、第1のアクセスポートと前記メモリとの間の第1の経路を経由して前記メモリをテストするための前記第1のアクセスポートであって、前記第1の経路が、前記メモリと関連付けられた誤り訂正符号(ECC)論理を除外する、第1のアクセスポートと、
前記デバイスの第2の動作モードにおいて、第2のアクセスポートと前記メモリとの間の第2の経路を経由して前記メモリをテストするための前記第2のアクセスポートであって、前記第2の経路が、前記メモリと関連付けられた前記ECC論理を含む、第2のアクセスポートと、を備える、デバイス。 - 前記第1のアクセスポートが、n+pnビット幅データのデータ構造を通信するように構成され、
前記第2のアクセスポートが、nビット幅データのデータ構造を通信するように構成され、
nビット幅データが、前記メモリに記憶されるデータの符号化される一部であり、pnビット幅データが、前記メモリと関連付けられた前記ECC論理によって前記nビット幅データに追加される1つ以上のパリティビットである、請求項9に記載のデバイス。 - 少なくとも前記第1の動作モードと前記第2の動作モードとの間で前記デバイスの動作モードを切り換えるように構成されたコントローラを更に備える、請求項9に記載のデバイス。
- 前記コントローラが、前記デバイスの所望の動作モードを示すユーザ入力に従って、前記デバイスの前記動作モードを切り換えるように構成される、請求項11に記載のデバイス。
- 前記デバイスが、
前記第1の経路を経由して前記第1のアクセスポートと前記メモリとの間で第1のアドレス、制御、および/またはデータ信号を通信し、かつ
前記第2の経路を経由して前記第2のアクセスポートと前記メモリとの間で第2のアドレス、制御、および/またはデータ信号を通信するように構成される、請求項9に記載のデバイス。 - 前記デバイスの第3の動作モードにおいて、第3のアクセスポートと追加メモリとの間の第3の経路を経由して前記追加メモリをテストするための前記第3のアクセスポートであって、前記第3の経路が、前記追加メモリと関連付けられたECC論理を除外する、第3のアクセスポートと、
前記デバイスの第4の動作モードにおいて、第4のアクセスポートと前記追加メモリとの間の第4の経路を経由して前記追加メモリをテストするための前記第4のアクセスポートであって、前記第4の経路が、前記追加メモリと関連付けられた前記ECC論理を含む、第4のアクセスポートと、を更に備える、請求項9に記載のデバイス。 - 第1のアクセスポートおよび第2のアクセスポートを備えるデバイスを使用するメモリのメモリ自己テストのための方法であって、
前記デバイスの第1の動作モードにおいて、前記第1のアクセスポートと前記メモリとの間の第1の経路であって、前記メモリと関連付けられた誤り訂正符号(ECC)論理を除外する、第1の経路を経由して前記メモリをテストすることと、
前記デバイスの第2の動作モードにおいて、前記第2のアクセスポートと前記メモリとの間の第2の経路であって、前記メモリと関連付けられた前記ECC論理を含む、第2の経路を経由して前記メモリをテストすることと、を含む、方法。 - 前記デバイスの前記第1の動作モードでの前記テストが、前記デバイスの前記第1のアクセスポートを経由してn+pnビット幅データのデータ構造を通信することを含み、
前記デバイスの前記第2の動作モードでの前記テストが、前記デバイスの前記第2のアクセスポートを経由してnビット幅データのデータ構造を通信することを含み、
nビット幅データが、前記メモリに記憶されるデータの符号化される一部であり、pnビット幅データが、前記メモリと関連付けられた前記ECC論理によって前記nビット幅データに追加される1つ以上のパリティビットである、請求項15に記載の方法。 - 少なくとも前記第1の動作モードと前記第2の動作モードとの間で前記デバイスの動作モードを切り換えることを更に含む、請求項15に記載の方法。
- 前記切り換えが、前記デバイスの所望の動作モードを示すユーザ入力に従って、前記デバイスの前記動作モードを切り換えることを含む、請求項17に記載の方法。
- 前記デバイスの前記第1の動作モードでの前記テストが、前記第1の経路を経由して前記第1のアクセスポートと前記メモリとの間で第1のアドレス、制御、および/またはデータ信号を通信することを含み、
前記デバイスの前記第2の動作モードでの前記テストが、前記第2の経路を経由して前記第2のアクセスポートと前記メモリとの間で第2のアドレス、制御、および/またはデータ信号を通信することを含む、請求項15に記載の方法。 - 前記デバイスの第3の動作モードにおいて、前記デバイスの第3のアクセスポートと追加メモリとの間の第3の経路を経由して追加メモリをテストし、前記第3の経路は前記追加メモリと関連付けられたECC論理を除外することと、かつ
前記デバイスの第4の動作モードにおいて、前記デバイスの第4のアクセスポートと前記追加メモリとの間の第4の経路を経由して前記追加メモリをテストするように更に構成され、前記第4の経路は前記追加メモリと関連付けられたECC論理を含むこととをさらに含む、請求項15に記載の方法。
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