TWI518522B

TWI518522B - 應用於ｘ８６系統之訊號讀取之控制與切換模組

Info

Publication number: TWI518522B
Application number: TW103140420A
Authority: TW
Inventors: 張雲鈞
Original assignee: 立端科技股份有限公司
Priority date: 2014-11-21
Filing date: 2014-11-21
Publication date: 2016-01-21
Also published as: TW201619849A

Description

應用於X86系統之訊號讀取之控制與切換模組

本發明係關於電子切換模組之相關領域，尤指一種應用於X86系統之訊號讀取之控制與切換模組。

SPI(Serial Peripheral Interface，序列周邊介面)係由摩托羅拉公司(Motorola®)所開發用以設置於微控制器與周邊晶片之間的一種訊號傳輸介面。請參閱第一圖，係習用的一種序列周邊介面架構圖。如第一圖所示，一微控制器11’係透過其序列周邊介面而耦接一第一周邊晶片12’與一第二周邊晶片13’。其中，微控制器11’之序列周邊介面包括一主資料輸出腳位111’(MOSI：Master Output,Slave Input)、一主資料接收腳位112’(MISO：Master Input,Slave Output)、一主時序腳位113’(SCLK：Serial Clock)、以及至少一週邊晶片選擇腳位(SS：Slave Select)。

第一圖係繪示出一第一週邊晶片選擇腳位114’與一第二週邊晶片選擇腳位115’，其中，對應於該微控制器 11’，應用於序列周邊介面架構之第一周邊晶片12’係具有一第一從資料接收腳位121’、一第一從資料輸出腳位122’、一第一從時序腳位123’、以及一第一選擇訊號接收腳位124’。並且，與第一周邊晶片12’相同的是，第二周邊晶片13’係具有一第二從資料接收腳位131’、一第二從資料輸出腳位132’、一第二從時序腳位133’、以及一第二選擇訊號接收腳位134’。於序列周邊介面(SPI)的傳輸架構中，所有資料的輸入與輸出都和由微控制器11’所產生的一時脈訊號同步。

目前，X86系統為了實現乙太網路切換(Ethernet switch)之目的，通常透過軟體控制主處理器(CPU)之GPIO腳位(General Purpose I/O，通用型輸入/輸出)，藉以模擬類似第一圖所示之序列周邊介面進而於乙太網路切換之間進行資料傳輸。請參閱第二圖，係X86系統之GPIO資料傳輸架構圖。如第二圖所示，母板20’之上的一主處理器21’之第一GPIO腳位GP0’、第二GPIO腳位GP1’、第三GPIO腳位GP2’、與第四GPIO腳位GP3’係分別耦接至一乙太網路切換晶片31’之一時序腳位311’、一選擇腳位312’、一從資料接收腳位313’、與一從資料輸出腳位314’。另，主處理器21’之LAN腳位211’(Local Area Network，局域網)係耦接至乙太網路切換晶片31’之LAN腳位315’；並且，乙太網路切換晶片31’又電性連接至母板20’之上的多個網路通訊埠40’。

於第二圖所示之GPIO資料傳輸架構之中，第一GPIO腳位GP0’與第二GPIO腳位GP1’係由軟體控制而分別輸出一時序訊號與一網通埠選擇訊號至乙太網路切換晶片31’；同時，經由軟體控制使得第三GPIO腳位GP2’與第四GPIO腳位GP3’係分別作為主資料輸出埠(MOSI：Master Output,Slave Input)及主資料接收腳位(MISO：Master Input,Slave Output)。如此設置，則X86系統之主處理器21’便能夠以類似SPI控制之方式，透過乙太網路切換晶片31’達到控制多個網路通訊埠40’之網路切換(Ethernet)之目的。

第二圖所示之技術架構目前已習用於X86系統之中，然而，本案之發明人係於實務操作中發現所述之GPIO資料傳輸架構仍具有以下之主要缺陷：

(1)參考如第三圖所示之GPIO資料傳輸訊號圖。如第三圖之訊號圖(a)所示，當CPU處於一般(正常)負載的情況下，GPIO資料傳輸訊號不會產生訊號延遲(delay)的現象；然而，如第三圖之訊號圖(b)所示，一旦CPU處於負載過重之情況，則GPIO資料傳輸訊號便會產生訊號延遲(delay)現象，而訊號延遲勢必影響時序訊號的正確性。

(2)承上述第(1)點，一旦發生CPU負載過重所導致時序訊號正確性疑慮，便無法保證主處理器21’傳輸至乙太網路切換晶片31’之一寫入資料是否正確，這時必須重複判讀該寫入資料才能夠確認其正確性。

(3)此外，在不同的應用平台上所選用的GPIO電壓準位也必須隨之改變，例如：南橋晶片之GPIO電壓準位為5V，而硬體監控器(HWMON)之GPIO電壓準位則為3.3V。

因此，有鑑於習知的基於SPI控制之GPIO資料傳輸架構於實務操作上顯現了諸多缺陷，本案之發明人極力加以研究發明，終於研發完成本發明之一種應用於X86系統之訊號讀取之控制與切換模組。

本發明之主要目的，在於提供一種不同於習知GPIO控制技術之訊號讀取之控制與切換模組，係應用於X86系統之中。本發明係於主處理單元與交換矩陣單元之間加設一微控制單元；其中，其中，由於該微控制單元係經由I2C bus溝通於該主處理單元，因此主處理單元可將一讀取控制訊號先通過I2C bus儲存於微控制單元之暫存器之中，之後再由微控制單元透過序列周邊介面將所述之讀取控制訊號傳送至該複數個周邊單元之至少一個。如此方式，主處理單元便能夠在確保無發生資料錯誤的狀態下，自該複數個周邊單元之中讀出傳輸資料。再者，由於本發明不使用任何SPI寫入介面模擬軟體，因此本發明之訊號讀取之控制與切換模組易於導入任何平台，並具有高度擴充性。

因此，為了達成本發明之主要目的，本案之發明人提出一種應用於X86系統之訊號讀取之控制與切換模組，係包括：一主處理單元，係設於一X86系統之一母板之上；一微控制單元，係設於該母板之上，並藉由一交互整合電路匯流排(Inter-Integrated Circuit Bus,I2C bus)而溝通於該主處理單元；以及一交換矩陣單元(switch fabric)，係設於該母板之上，並電性連接至該微控制單元之一序列周邊介面(Serial Peripheral Interface,SPI)；其中，該交換矩陣單元係進一步電性連接有複數個周邊單元；其中，該主處理單元係使用一場編輯邏輯閘陣列技術(Field Programmable Gate Array,FPGA)並通過該交互整合電路匯流排對該微控制單元傳送一資料讀取控制訊號；進一步地，該微控制單元係根據該資料讀取控制訊號進而通過該序列周邊介面而進一步地將該複數個周邊單元之中的至少一個周邊單元所傳輸之一特定資料讀出，進而透過該交互整合電路匯流排將該特定資料傳送至主處理單元。

<本發明>

11‧‧‧主處理單元

12‧‧‧微控制單元

13‧‧‧交換矩陣單元

10‧‧‧母板

120‧‧‧交互整合電路匯流排

16‧‧‧周邊單元

130、110‧‧‧LAN腳位

121‧‧‧主時序腳位

122‧‧‧週邊晶片選擇腳位

123‧‧‧主資料輸出腳位

124‧‧‧主資料接收腳位

131‧‧‧從時序腳位

132‧‧‧選擇訊號接收腳位

133‧‧‧從資料接收腳位

134‧‧‧從資料輸出腳位

<習知>

11’‧‧‧微控制器

12’‧‧‧第一周邊晶片

13’‧‧‧第二周邊晶片

111’‧‧‧主資料輸出腳位

112’‧‧‧主資料接收腳位

113’‧‧‧主時序腳位

114’‧‧‧第一週邊晶片選擇腳位

115’‧‧‧第二週邊晶片選擇腳位

121’‧‧‧第一從資料接收腳位

122’‧‧‧第一從資料輸出腳位

123’‧‧‧第一從時序腳位

124’‧‧‧第一選擇訊號接收腳位

131’‧‧‧第二從資料接收腳位

132’‧‧‧第二從資料輸出腳位

133’‧‧‧第二從時序腳位

134’‧‧‧第二選擇訊號接收腳位

20’‧‧‧母板

21’‧‧‧主處理器

GP0’‧‧‧第一GPIO腳位

GP1’‧‧‧第二GPIO腳位

GP2’‧‧‧第三GPIO腳位

GP3’‧‧‧第四GPIO腳位

31’‧‧‧乙太網路切換晶片

311’‧‧‧時序腳位

312’‧‧‧選擇腳位

313’‧‧‧從資料接收腳位

314’‧‧‧從資料輸出腳位

211’‧‧‧LAN腳位

315’‧‧‧LAN腳位

40’‧‧‧網路通訊埠

第一圖係習用的一種序列周邊介面架構圖；第二圖係X86系統之GPIO資料傳輸架構圖；第三圖係GPIO資料傳輸訊號圖；以及第四圖係本發明之一種應用於X86系統之訊號讀取之控制與切換模組的架構圖。

為了能夠更清楚地描述本發明所提出之一種應用於X86系統之訊號讀取之控制與切換模組，以下將配合圖式，詳盡說明本發明之較佳實施例。

請參閱第四圖，係本發明之一種應用於X86系統之訊號讀取之控制與切換模組(以下簡稱訊號讀取之控制與切換模組)的架構圖。本發明之訊號讀取之控制與切換模組可應用於各種X86系統之中，例如工業電腦與工業伺服器，進而提供X86系統之主處理器能夠在一般(正常)負載的狀態下對X86系統之多個周邊模組進行資料(訊號)讀取之控制與切換。

如第四圖所示，此訊號讀取之控制與切換模組係主要包括：一主處理單元11、一微控制單元12與一交換矩陣單元(switch fabric)13；其中，該主處理單元11係設於 X86系統之一母板10之上，且該微控制單元12，係設於該母板10之上，並藉由一交互整合電路匯流排120(Inter-Integrated Circuit Bus,I2C bus)而溝通於該主處理單元11。另，該交換矩陣單元(switch fabric)13係設於該母板10之上，並電性連接至該微控制單元12之一序列周邊介面(Serial Peripheral Interface,SPI)；並且，交換矩陣單元(switch fabric)13係進一步電性連接有複數個周邊單元16。

於本發明之中，所述的周邊單元16可以是視訊驅動處理器、音訊驅動處理器、感測器、記憶體讀/寫處理器、或網路通訊元件。並且，對應上述各種周邊單元16，該交換矩陣單元13可以是下列任一者：視訊交換矩陣單元、音訊交換矩陣單元、感測器交換矩陣單元、記憶體交換矩陣單元、或網路交換矩陣單元。

於第四圖所繪示之訊號傳輸之控制與切換模組之中，交換矩陣單元13為該網路交換矩陣單元(Ethernet Switch Matrix)，故交換矩陣單元13之一LAN腳位130係耦接至主處理單元11之一LAN腳位110。此外，該微控制單元12之該序列周邊介面係具有：一主時序腳位121(SCLK：Serial Clock)、至少一週邊晶片選擇腳位122(SS：Slave Select)、一主資料輸出腳位123(MOSI：Master Output,Slave Input)、以及一主資料接收腳位124(MISO：Master Input, Slave Output)。

承上所述，該交換矩陣單元13亦具有：電性連接至該主時序腳位121之一從時序腳位131、電性連接至該週邊晶片選擇腳位122之一選擇訊號接收腳位132、電性連接至該主資料輸出腳位123之一從資料接收腳位133、以及電性連接至該主資料接收腳位124之一從資料輸出腳位134。如此，藉由上述主處理單元11、微控制單元12與交換矩陣單元13之設置連接，該主處理單元11係能夠使用一場編輯邏輯閘陣列技術(Field Programmable Gate Array,FPGA)並通過該交互整合電路匯流排120可將一讀取控制訊號先通過I2C bus儲存於微控制單元12之暫存器之中；進一步地，該微控制單元12透過序列周邊介面將所述之讀取控制訊號傳送至該複數個周邊單元16之至少一個，如此方式，主處理單元11便能夠在確保無發生資料錯誤的狀態下，自該複數個周邊單元16之中讀出傳輸資料。

必須進一步說明的是，上述該資料(訊號)讀取控制係藉由以下步驟而實現：步驟(1)：該主處理單元11向該微控制單元12發出一讀取要求訊號(通常為一低準位電壓訊號)；步驟(2)：該微控制單元12對其該暫存器進行一讀取位址設定；步驟(3)：該微控制單元12對其該暫存器進行一資料儲存空間設定；步驟(4)：該微控制單元12將其該暫存器之一狀態標誌(flag)變更至一讀取狀態位元，例如：讀取狀態位元為位元0；步驟(5)：確認該暫存器之該狀態標誌是否已變更至該讀取狀態位元，若是則繼續執行步驟(6)；若否則重複執行前述步驟(4)；以及步驟(6)：該微控制單元12向該主處理單元11發出一完成設定訊號(通常為一低準位電壓訊號)。

如此，上述說明係已清楚、詳細地介紹本發明之應用於X86系統之訊號讀取之控制與切換模組；並且，經由上述可以得知本發明具有以下之優點：

(1)不同於習知技術以軟體控制主處理器之GPIO腳位以實現主處理器對於多個周邊晶片(模組)之訊號傳輸之控制與切換，本發明係於主處理單元11與交換矩陣單元(switch fabric)13之間加設一微控制單元12；其中，由於該微控制單元12係經由I2C bus溝通於該主處理單元11，因此主處理單元11可將一讀取控制訊號先通過I2C bus儲存於微控制單元12之暫存器之中，之後再由微控制單元12透過序列周邊介面將所述之讀取控制訊號傳送至該複數個周邊單元16之至少一個。如此方式，主處理單元11便能夠在確保無發生資料錯誤的狀態下，自該複數個周邊單元16之中讀出傳輸資料。

(2)此外，由於本發明之訊號讀取之控制與切換模組係為全硬體架構，不包含任何SPI寫入介面模擬軟體，是以本發明之訊號讀取之控制與切換模組易於導入任何平台，並具有高度擴充性。舉例而言，只要根據不同的周邊單元16(例如：視訊驅動處理器、音訊驅動處理器、感測器、記憶體讀/寫處理器、或網路通訊元件)於X86之母板上配置合適的交換矩陣單元13(例如：視訊交換矩陣單元、音訊交換矩陣單元、感測器交換矩陣單元、記憶體交換矩陣單元、或網路交換矩陣單元)，便能夠搭配主處理單元11與一微控制單元12對任何的周邊單元16進行資料(訊號)讀取之控制與切換。

必須加以強調的是，上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。