JP6137944B2 - 半導体装置、試験回路及び試験方法 - Google Patents
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Description
チップ内のCPU(Central Processing Unit)からメモリへの書き込み動作を例にあげる。書き込み動作時には、書き込みアドレスが指定される前に、メモリから書き込み命令を読み出すための読み出しアドレスが指定される。この読み出しアドレスと書き込みアドレスの特定のアドレスビットにおいて、値の変化(“0”から“1”または“1”から“0”への変化)が遅れると、指定された書き込みアドレスではないアドレスにデータが誤書き込みされる可能性がある。
(第1の実施の形態)
図1は、第1の実施の形態の半導体装置及び試験回路の一例を示す図である。
試験プログラム入力部3は、試験対象回路6に対する試験プログラムを入力する。試験プログラム入力部3は、たとえば、通信マクロである。なお、試験プログラムはROM5に格納されていてもよい。
ROM5は、プロセッサ2が実行するプログラムや、各種データを格納する。
記憶部10は、ダミーアドレス格納レジスタ10a、調査アドレス格納レジスタ10b、データ格納レジスタ10cを有している。
バス入力制御回路13は、試験制御部11の制御のもと、試験対象回路6から読み出されたデータを、バス8を介して読み出し、データ格納レジスタ10cに供給する。
プロセッサ2の制御のもと、試験プログラム入力部3が試験プログラムを入力する。試験プログラムは、RAM4に展開される。RAM4に展開された試験プログラムにより、ダミーアドレス格納レジスタ10aと調査アドレス格納レジスタ10bに、ダミーアドレスと調査アドレスが保持される。書き込み試験が行われる場合には、データ格納レジスタ10cに試験プログラムに記述された書き込み用のデータが格納される。
また、試験プログラムが実行されることにより、試験回路7の試験制御部11が、バス8の使用要求を発行して、プロセッサ2を待機させ、試験回路7によるバス8の制御が行われるようになる。これにより、予め周辺回路などに試験開始トリガーのための回路を設けたり、トリガー条件などを記述したテーブルなどを設けずともよくなる。
図2は、第2の実施の形態の半導体装置の一例を示す図である。
半導体装置20は、プロセッサ21、デコーダ22、ROM23,26、通信マクロ24、周辺回路25、RAM27、DMAC(Direct Memory Access Controller)28、試験回路29を有しており、これらは内部バス30に接続されている。また、半導体装置20は、OR回路31を有している。
ROM23は、たとえば、試験時にプロセッサ21によって実行されるプログラムや、各種データを格納する。
周辺回路25は、タイマや入出力インターフェースなどである。
RAM27は、プロセッサ21に実行させるプログラムの少なくとも一部を一時的に格納する。
なお、内部バス30は、データバスとアドレスバスを含む。
試験回路29は、ダミーアドレス格納レジスタ40、調査アドレス格納レジスタ41、データ格納レジスタ42、内部バス使用要求信号生成部43、シーケンス回路44、バス出力制御回路45、バス入力制御回路46を有する。
調査アドレス格納レジスタ41は、試験対象回路6に調査のために指定されるアドレスを保持する。これらのアドレスは、試験プログラムに基づいて設定されるアドレスである。
内部バス使用要求信号生成部43は、プロセッサ21に内部バス30の使用要求を行う内部バス使用要求信号を生成する。以下、内部バス使用要求信号が“1”のときに、試験回路29が内部バス30の使用を要求するものとする。
バス入力制御回路46は、シーケンス回路44の制御のもと、試験対象の回路から読み出されたデータを、内部バス30を介してデータ格納レジスタ42に供給する。
(半導体装置20の試験方法の一例)
図4及び図5は、本実施の形態の半導体装置の試験方法の一例の流れを示すフローチャートである。
プロセッサ21は、内部バス使用要求を受けて、内部バス使用許可を発行するとともに内部バス30を開放して、待機状態となる(ステップS8)。
(試験プログラムの一例)
図6は、試験プログラムの一例を示す図である。
その次に、プロセッサ21による制御から、試験回路29のシーケンス回路44による制御に切り替わるまで、プロセッサ21を待機させる、切り替わり待ちのためのダミーコード“NOP”が記述されている。図6の例では、2サイクル待機させたタイミングで、シーケンス回路44による制御に移行する。コード“NOP”は、さらにもう一つ記述されており、さらに1サイクル分、プロセッサ21を待機させる。
“MOV A,TEST_RD”は、調査アドレス格納レジスタ41に書き込まれた、試験対象の回路からの読み出しデータのプロセッサ21のアキュムレータへの取り込みを行うコードである。
次に記載されている“WAITLOOP1”内の、“BBS,CANSTAT:0,WAITLOOP1”は、通信マクロ24内の、通信マクロ状態レジスタの値が“0”(送信終了を示す値)になるまで、プロセッサ21の動作を待機させるコードである。
(半導体装置20の試験動作時の各部の信号の一例)
図7は、通信マクロからRAMへの試験プログラムの転送動作時の各部の信号の一例を示すタイミングチャートである。
タイミングt10〜t11の間で、通信マクロ24による試験プログラムの読み込みと、内部バス30(データバス)への伝達が行われ、プロセッサ21に入力される。タイミングt12〜t13の間で、試験プログラムがプロセッサ21から、RAM27の指定されたアドレスに書き込まれる。
図8は、試験プログラム実行時の各部の信号の一例を示すタイミングチャートである。
タイミングt16では、ダミーアドレス格納レジスタ40に、前述のように試験プログラムに記述されたダミーアドレスが書き込まれる。
タイミングt18では、内部バス使用要求ビット格納レジスタに、試験プログラムに記述された内部バス使用要求ビットの値(図6に示した試験プログラムの例の場合“FFh”)が書き込まれる。
図9では、上から内部バス30(アドレスバス)の様子と、アドレスのbit 14の正常時の波形と異常時の波形、内部バス使用要求ビット格納レジスタの入力波形、内部バス使用要求信号及び内部バス使用許可信号の一例が示されている。さらに、正常時と異常時の内部バス30(データバス)の波形、ダミーアドレス格納レジスタ40と調査アドレス格納レジスタ41の出力波形、データ格納レジスタ42の入力波形の一例が示されている。
周辺回路25が試験対象回路である場合について示されている。たとえば、周辺回路25は、レジスタ50,51、AND回路52,53、インバータ回路54を有している。
図11では、上から内部バス30(アドレスバス)の様子と、内部バス使用要求信号及び内部バス使用許可信号の一例が示されている。さらに、内部バス30(データバス)の波形、調査アドレス格納レジスタ41の出力波形、データ格納レジスタ42の入出力波形、通信マクロ24の出力波形の一例が示されている。
また、試験プログラムが実行されることにより、試験回路29の内部バス使用要求信号生成部43が、内部バス30の使用要求を発行して、プロセッサ21を待機させ、試験回路29による内部バス30の制御が行われるようになる。これにより、予め周辺回路などに試験開始トリガーのための回路を設けたり、トリガー条件などを記述したテーブルなどを設けずともよくなる。また、OR回路31が、DMAC28または試験回路29から出力される内部バス30の使用要求をプロセッサ21に伝えるようにしたため、簡単な構成で内部バス30の制御主体を、プロセッサ21、DMAC28、試験回路29の間で切り替えられる。
たとえば、試験プログラムは、通信マクロを介して外部から取り込んでRAMに展開するのではなく、予め半導体装置内のROM内に格納しておき、半導体装置の起動時に自己診断を行わせるようにしてもよい。
2 プロセッサ
3 試験プログラム入力部
4 RAM
5 ROM
6 試験対象回路
7 試験回路
8 バス
10 記憶部
10a ダミーアドレス格納レジスタ
10b 調査アドレス格納レジスタ
10c データ格納レジスタ
11 試験制御部
12 バス出力制御回路
13 バス入力制御回路
Claims (6)
- バスに接続され、試験プログラムを実行するプロセッサと、
前記バスに接続される試験対象回路と、
前記バスに接続される試験回路と、を有し、
前記試験回路は、
前記試験プログラムで指定される第1のアドレス及び第2のアドレスを保持する記憶部と、
前記プロセッサに前記バスの使用要求を行い、前記プロセッサによる前記バスの制御を待機させた状態で、前記記憶部に保持された前記第1のアドレス及び前記第2のアドレスを、前記バスを介して前記試験対象回路に順に供給して試験を行う試験制御部と、
を有し、
前記第1のアドレスの第xビットの信号の反転信号が前記第2のアドレスの第xビットの信号として設定されていることを特徴とする半導体装置。 - 前記試験回路は、前記第2のアドレスが指定されることにより前記試験対象回路から読み出されるデータを保持する他の記憶部を有し、
前記他の記憶部への前記データの保持後、前記試験制御部は前記バスの使用要求を取り下げ、前記プロセッサは前記他の記憶部に保持された前記データを読み出し前記データの良否を判定する、ことを特徴とする請求項1に記載の半導体装置。 - 前記試験プログラムには、前記第1のアドレス、前記第2のアドレス及び、前記バスの使用要求を前記試験制御部に発生させる命令が記述されている、ことを特徴とする請求項1または2に記載の半導体装置。
- 前記バスに接続されるDMAコントローラと、
前記DMAコントローラ及び前記試験回路と、前記プロセッサの間に接続され、前記DMAコントローラまたは前記試験回路から発行される前記バスの使用要求を前記プロセッサに通知する論理回路と、をさらに有することを特徴とする請求項1乃至3の何れか一項に記載の半導体装置。 - プロセッサにより実行される試験プログラムで指定される第1のアドレス及び第2のアドレスを保持する記憶部と、
前記プロセッサにバスの使用要求を行い、前記プロセッサによる前記バスの制御を待機させた状態で、前記記憶部に保持された前記第1のアドレス及び前記第2のアドレスを、前記バスを介して試験対象回路に順に供給して試験を行う試験制御部と、
を有し、
前記第1のアドレスの第xビットの信号の反転信号が前記第2のアドレスの第xビットの信号として設定されていることを特徴とする試験回路。 - 記憶部が、プロセッサにより実行される試験プログラムで指定される第1のアドレス及び第2のアドレスを保持し、
試験回路が、前記プロセッサにバスの使用要求を行い、前記プロセッサによる前記バスの制御を待機させた状態で、前記記憶部に保持された前記第1のアドレス及び前記第2のアドレスを、前記バスを介して試験対象回路に順に供給して試験を行い、
前記第1のアドレスの第xビットの信号の反転信号が前記第2のアドレスの第xビットの信号として設定されていることを特徴とする試験方法。
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