JP2006059303A

JP2006059303A - コンピュータシステム

Info

Publication number: JP2006059303A
Application number: JP2004243454A
Authority: JP
Inventors: Atsushi Yamazaki; 淳山崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-08-24
Filing date: 2004-08-24
Publication date: 2006-03-02
Also published as: US20060047866A1

Abstract

【課題】メモリ内のデータの受け渡しにおいて、転送速度の制御が可能なＤＭＡＣを備えたコンピュータシステムを提供する。
【解決手段】システムバス４に接続されて、ＣＰＵ１から指示された周期とパルス幅を有するパルス信号ＰＷＭを生成する可変パルス生成部５を設ける。一方、ＤＭＡＣ１０Ａは、メモリ２の第１領域と第２領域との間のデータ転送を制御する場合、セレクタ１７によって可変パルス生成部５で生成されたパルス信号ＰＷＭを選択し、このパルス信号ＰＷＭのタイミングに従ってメモリ２内のデータ転送を制御する。パルス信号ＰＷＭの周期を適切に設定することにより、メモリ２内でのデータ転送によってシステムバス４が長時間占有されることがなくなり、並行動作する別タスクへの悪影響が減少する。
【選択図】図１

Description

本発明は、中央処理装置（以下、「ＣＰＵ」という）を介さずに、周辺装置とメモリ、またはメモリ間で、直接データの受け渡しを行うためのダイレクトメモリアクセス制御回路（以下、「ＤＭＡＣ」という）を備えたコンピュータシステムに関するものである。

図２は、従来のコンピュータシステムの概略の構成図である。
このコンピュータシステムは、ＣＰＵ１、メモリ２、周辺装置３等がシステムバス４を介して接続されると共に、このメモリ２と周辺装置３の間、またはメモリ２内の異なる記憶領域間でデータの受け渡しを行うためのＤＭＡＣ１０を備えている。

ＤＭＡＣ１０は、システムバス４に接続してＣＰＵ１からの制御指示を受けると共に、このシステムバス４を介してデータの受け渡しを行う制御部１１を有している。制御部１１には、データ読み出し元のアドレスを保持する読出アドレスレジスタ１２、データ書き込み先のアドレスを保持する書込アドレスレジスタ１３、受け渡し毎にデータ数をカウントダウンするカウンタ１４、及び受け渡しデータを一時保持するバッファ１５が接続されている。

また、このＤＭＡＣ１０は、メモリ２内の異なる記憶領域間でデータの受け渡しを行う場合に、データの受け渡しのタイミングを示す要求信号ＡＲＱを生成する要求信号生成部１６を有している。要求信号生成部１６から出力される要求信号ＡＲＱは、セレクタ１７の端子Ａに与えられ、このセレクタ１７の端子Ｂには、周辺装置３からの要求信号ＲＥＱが与えられるようになっている。セレクタ１７は、制御部１１から与えられる選択信号ＳＥＬでメモリ間のデータ受け渡しが指定されたときに端子Ａ側を選択し、メモリと周辺装置間のデータ受け渡しが指定されたときに端子Ｂ側を選択して、対応する要求信号をこの制御部１１に与えるものである。

また、制御部１１では、要求信号ＲＥＱ，ＡＲＱに基づいてデータを受け取った後、周辺装置３に対して要求信号ＲＥＱを解除するためのクリア信号ＣＬＲを出力するようになっている。

次に動作の一例を説明する。
このＤＭＡＣ１０で、例えばＣＰＵ１からの制御指示に基づいて周辺装置３から出力されるデータをメモリ２に書き込む場合、制御部１１は、読出アドレスレジスタ１２に周辺装置３のアドレスをセットし、書込アドレスレジスタ１３にメモリ２の所定の記憶領域の先頭アドレスをセットする。更に、制御部１１は、カウンタ１４に受け渡しするデータ数をセットした後、選択信号ＳＥＬによってセレクタ１７の端子Ｂ側を選択する。

周辺装置３において出力データの準備ができて、要求信号ＲＥＱが出力されると、ＤＭＡＣ１０の制御部１１は、システムバス４に周辺装置３のアドレスを出力すると共に、この周辺装置３に対してデータの出力を許可する。更に、制御部１１は、システムバス４に出力されたデータを読み取ってバッファ１５に格納する。

次に、制御部１１は、書込アドレスレジスタ１３に格納されたアドレスとバッファ１５に格納されたデータを、システムバス４に出力すると共に、メモリ２に対して書き込み許可信号を出力する。これと同時に、制御部１１から周辺装置３に対して、クリア信号ＣＬＲを出力する。これにより、メモリ２の所定の記憶領域の先頭アドレスに、周辺装置３から出力された出力データが書き込まれる。その後、制御部１１は、書込アドレスレジスタ１３のアドレスを１だけ増加させると共に、カウンタ１４の値を１だけ減少させる。このような動作は、カウンタ１４の値が０になるまで繰り返される。

一方、メモリ２内の第１領域から第２領域へデータのコピーが指示された場合、制御部１１は、読出アドレスレジスタ１２に第１領域の先頭アドレスをセットし、書込アドレスレジスタ１３に第２領域の先頭アドレスをセットし、更にカウンタ１４に受け渡しするデータ数をセットする。そして、選択信号ＳＥＬによって、セレクタ１７の端子Ａ側を選択する。これにより、要求信号生成部１６から予め定められた一定周期で要求信号ＡＲＱが出力される。

制御部１１は、要求信号ＡＲＱに従ってシステムバス４に読出アドレスレジスタ１２のアドレスを出力すると共に、メモリ２に対してデータの出力を許可する。更に、制御部１１は、システムバス４に出力されたデータを読み取ってバッファ１５に格納する。次に、制御部１１は、システムバス４に書込アドレスレジスタ１３に格納されたアドレスとバッファ１５に格納されたデータを出力すると共に、メモリ２に対して書き込み許可信号を出力する。これにより、メモリ２の第１領域の先頭アドレスのデータが、第２記憶領域の先頭アドレスにコピーされる。その後、制御部１１は、読出アドレスレジスタ１２と書込アドレスレジスタ１３のアドレスを１ずつ増加させると共に、カウンタ１４の値を１だけ減少させる。この動作は、要求信号ＡＲＱのタイミングに従って、カウンタ１４の値が０になるまで繰り返される。

なお、下記特許文献１には、メモリと入出力装置等のオプションユニット間のデータ転送を行うダイレクトメモリアクセス制御方式が記載されている。また、特許文献２には、記憶装置と複数の転送装置との間で、ＤＭＡＣを用いてデータ転送レートを制御しながらデータ転送を行うデータ転送装置が記載されている。

特開平５−４０７２７号公報特開２００２−１８３０７８号公報

ＤＭＡＣ１０では、メモリ２内でデータの受け渡しを行う場合、要求信号生成部１６から予め定められた一定周期で出力される要求信号ＡＲＱに従って、データの受け渡しが行われる。このため、迅速なデータ転送を優先して要求信号ＡＲＱのタイミングが設定されていると、メモリ２内のデータの受け渡しが完了するまでＤＭＡＣ１０によってシステムバス４が占有され、並行動作する別のタスクの動作が事実上停止させられてしまい、スムーズな並行処理ができなくなると共に、場合によっては、タイムアウト等によって誤動作を引き起こすという問題があった。

本発明は、メモリ２内のデータの受け渡しにおいて、転送速度を制御することができるＤＭＡＣを備えたコンピュータシステムを提供すること目的としている。

本発明は、ＣＰＵ、メモリ及び周辺装置が共通のシステムバスに接続されると共に、前記ＣＰＵから与えられる指示に従って前記システムバスを使用して該ＣＰＵを介さずに前記メモリと前記周辺装置との間、または前記メモリ内の第１領域と第２領域との間のデータ転送を制御するＤＭＡＣを備えたコンピュータシステムにおいて、前記システムバスに接続されて前記ＣＰＵから指示された周期とパルス幅を有するパルス信号を生成する可変パルス生成部を設け、前記ＤＭＡＣは、前記可変パルス生成部で生成された前記パルス信号に従って前記メモリ内の第１領域と第２領域との間のデータ転送を制御するように構成したことを特徴としている。

本発明では、ＣＰＵから指示された周期とパルス幅を有するパルス信号を生成する可変パルス生成部を設け、この可変パルス生成部で生成されたパルス信号のタイミングに従ってメモリ内の第１領域と第２領域との間のデータ転送を制御するようにしている。従って、パルス信号の周期を適切に設定することにより、メモリ内でのデータ転送によってシステムバスが長時間占有されることがなくなり、並行動作する別のタスクに悪影響を与えるおそれが減少するという効果がある。

システムバスに接続されてＣＰＵから指示された周期でパルス信号を生成する可変パルス生成部と、パルス信号が与えられたときにカウント値を増加させ、クリア信号が与えられたときにはカウント値を減少させ、リセット信号が与えられたときにはカウント値をリセットするアップダウンカウンタと、カウント値が１以上の値のときに転送要求信号を出力する比較器とを設ける。一方、ＤＭＡＣは、メモリ内の第１領域と第２領域との間のデータ転送制御に先立ってリセット信号を出力し、データ転送制御が開始された後は、システムバスがビジー状態でなく、かつ、転送要求信号が与えられている限り、メモリ内の第１領域の１アドレスからデータを読み出して第２領域の対応するアドレスへその読み出したデータを書き込む制御を行うと共に、このデータの転送毎にクリア信号を出力するように構成する。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すコンピュータシステムの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このコンピュータシステムは、ＣＰＵ１、メモリ２、周辺装置３等がシステムバス４を介して接続されると共に、このメモリ２と周辺装置３の間、またはメモリ２内の異なる記憶領域間でデータの受け渡しを行うためのＤＭＡＣ１０Ａを備えている。更に、このコンピュータシステムは、ＣＰＵ１からの指定に従って、任意の周期で任意のパルス幅の連続したパルス信号ＰＷＭを生成する可変パルス生成部５を有している。

ＤＭＡＣ１０Ａは、システムバス４に接続してＣＰＵ１からの制御指示を受けると共に、このシステムバス４を介してデータの受け渡しを行う制御部１１を有している。制御部１１には、データ読み出し元のアドレスを保持する読出アドレスレジスタ１２、データ書き込み先のアドレスを保持する書込アドレスレジスタ１３、受け渡し毎にデータ数をカウントダウンするカウンタ１４、及び受け渡しデータを一時保持するバッファ１５が接続されている。

また、このＤＭＡＣ１０Ａは、メモリ２内の異なる記憶領域間でデータの受け渡しを行う場合に、可変パルス生成部５から出力されるパルス信号ＰＷＭを選択し、メモリ２と周辺装置３の間でデータの受け渡しを行う場合には、周辺装置３からの要求信号ＲＥＱを選択するセレクタ１７を有している。セレクタ１７は、制御部１１から与えられる選択信号ＳＥＬでメモリ２内のデータ受け渡しが指定されたときに端子Ａ側を選択し、メモリ２と周辺装置３の間でのデータ受け渡しが指定されたときに端子Ｂ側を選択して、対応するタイミング信号（パルス信号ＰＷＭ、または要求信号ＲＥＱ）をこの制御部１１に与えるものである。

また、制御部１１では、要求信号ＲＥＱ或いはパルス信号ＰＷＭに基づいてデータを受け取った後、要求信号ＲＥＱ等を解除するためのクリア信号ＣＬＲを出力するようになっている。なお、図示していないが、ＤＭＡＣ１０Ａは、システムバス４が他のＤＭＡＣ等によって使用されているビジー状態ＢＵＳＹの時に、データの受け渡し動作の開始を抑制するバス調停部を有している。

図３は、図１のメモリ２内でのデータのコピー動作を示すタイミングチャートである。以下、この図３を参照しつつ、図１の動作を説明する。

ＣＰＵ１は、可変パルス生成部５に対して、所定の周期及びパルス幅の連続したパルス信号ＰＷＭを生成するように制御する。ここで、所定の周期とは、メモリ２内部のデータ転送でシステムバス４が占有されないように、このメモリ２の最小アクセス時間よりも長い周期であり、所定のパルス幅とは、制御部１１がタイミング信号として確実に検出可能なパルス幅である。これにより、可変パルス生成部５からＤＭＡＣ１０Ａに、比較的周期の長いパルス信号ＰＷＭが連続して与えられる。

次に、ＣＰＵ１からＤＭＡＣ１０Ａに対して、メモリ２内の第１領域から第２領域へデータをコピーする指示が出される。ＤＭＡＣ１０Ａの制御部１１は、読出アドレスレジスタ１２に第１領域の先頭アドレスをセットし、書込アドレスレジスタ１３に第２領域の先頭アドレスをセットし、更に、カウンタ１４に受け渡しするデータ数をセットする。そして、選択信号ＳＥＬによって、セレクタ１７の端子Ａ側を選択する。これにより、パルス信号ＰＷＭがデータ受け渡し用のタイミング信号として制御部１１に与えられる。

制御部１１は、パルス信号ＰＷＭに従ってシステムバス４に読出アドレスレジスタ１２のアドレスを出力すると共に、メモリ２に対してデータの出力を許可する。更に、制御部１１は、システムバス４に出力されたデータを読み取ってバッファ１５に格納する。次に、制御部１１は、システムバス４に書込アドレスレジスタ１３に格納されたアドレスとバッファ１５に格納されたデータを出力すると共に、メモリ２に対して書き込み許可信号を出力する。これにより、メモリ２の第１領域の先頭アドレスのデータが、第２領域の先頭アドレスにコピーされる。その後、制御部１１は、読出アドレスレジスタ１２と書込アドレスレジスタ１３のアドレスを１ずつ増加させると共に、カウンタ１４の値を１だけ減少させる。この動作は、パルス信号ＰＷＭのタイミングに従って、カウンタ１４の値が０になるまで繰り返される。

なお、システムバス４が他のＤＭＡＣ等によって既に使用されていてビジー状態ＢＵＳＹとなっている場合、パルス信号ＰＷＭは無視されてデータの受け渡しは行われない。但し、パルス信号ＰＷＭが出力されている間に、他のＤＭＡＣ等によるシステムバス４の使用が終了してビジー状態ＢＵＳＹが解除された時には、その時点でデータの受け渡し動作が開始される。

このＤＭＡＣ１０Ａによる、メモリ２と周辺装置３間でのデータの受け渡し動作は、従来のＤＭＡＣ１０と全く同様である。

以上のように、この実施例１のコンピュータシステムは、ＣＰＵ１からの指定に従って、任意の周期で任意のパルス幅の連続したパルス信号ＰＷＭを生成する可変パルス生成部５を有し、メモリ２内でのデータ転送の場合に、このパルス信号ＰＷＭをＤＭＡＣ１０Ａのタイミング信号として与えるようにしている。従って、パルス信号ＰＷＭの周期を適切に設定することにより、メモリ２内での転送速度を制御することができるという利点がある。

図４は、本発明の実施例２を示すコンピュータシステムの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このコンピュータシステムは、可変パルス生成部５の出力側とＤＭＡＣ１０Ａとの間に、カウンタ６、比較器（ＣＭＰ）７、及び論理積ゲート（以下、「ＡＮＤ」という）８を挿入したものである。カウンタ６はアップダウン型のもので、端子Ｕに可変パルス生成部５からパルス信号ＰＷＭが与えられたときにカウント値ＣＮＴを１だけ増加し、端子ＤにＤＭＡＣ１０Ａからクリア信号ＣＬＲが与えられたときにカウント値ＣＮＴを１だけ減少するものである。なお、このカウンタ６は、ＤＭＡＣ１０Ａの動作開始時に、リセット信号ＲＳＴによってリセットされるようになっている。

比較器７は、カウンタ６のカウント値ＣＮＴを０と比較し、このカウント値ＣＮＴが１以上のときにレベル“Ｈ”の信号を出力し、カウント値ＣＮＴが０以下の時にはレベル“Ｌ”の信号を出力するものである。比較器７の出力側は、ＡＮＤ８の一方の入力側に接続され、このＡＮＤ８の他方の入力側に、ＤＭＡＣ１０Ａのクリア信号ＣＬＲがインバータ９を介して与えられている。そして、ＡＮＤ８の出力側から要求信号ＭＲＱが出力され、ＤＭＡＣ１０Ａに与えられるようになっている。その他の構成は、図１と同様である。

図５は、図４のメモリ２内でのデータのコピー動作を示すタイミングチャートである。以下、この図５を参照しつつ、図４の動作を説明する。

実施例１と同様に、ＣＰＵ１は、可変パルス生成部５に対して、所定の周期及びパルス幅の連続したパルス信号ＰＷＭを生成するように制御する。これにより、可変パルス生成部５からカウンタ６の端子Ｕに、比較的周期の長いパルス信号ＰＷＭが与えられる。

次に、ＣＰＵ１からＤＭＡＣ１０Ａに対して、メモリ２内の第１領域から第２領域へデータをコピーする指示が出される。ＤＭＡＣ１０Ａの制御部１１は、読出アドレスレジスタ１２に第１領域の先頭アドレスをセットし、書込アドレスレジスタ１３に第２領域の先頭アドレスをセットし、更に、カウンタ１４に受け渡しするデータ数をセットする。そして、選択信号ＳＥＬによって、セレクタ１７の端子Ａ側を選択する。これにより、パルス信号ＰＷＭがデータ受け渡し用のタイミング信号として制御部１１に与えられる。更に、ＤＭＡＣ１０Ａはリセット信号ＲＳＴによってカウンタ６をリセットする。これにより、カウンタ６のカウント値ＣＮＴは０となる。

図５の時刻ｔ１において、可変パルス生成部５からパルス信号ＰＷＭが出力されると、カウンタ６のカウント値ＣＮＴは１となり、比較器７の出力信号は“Ｈ”となる。このとき、ＤＭＡＣ１０Ａのクリア信号ＣＬＲは“Ｌ”であるので、ＡＮＤ８から出力される要求信号ＭＲＱは“Ｈ”となる。この時点で、システムバス４のビジー状態ＢＵＳＹが“Ｌ”であれば、ＤＭＡＣ１０Ａの制御部１１は、要求信号ＭＲＱに従ってシステムバス４に読出アドレスレジスタ１２のアドレスを出力すると共に、メモリ２に対してデータの出力を許可する。更に、制御部１１は、システムバス４に出力されたデータを読み取ってバッファ１５に格納する。

時刻ｔ２において、制御部１１は、クリア信号ＣＬＲを“Ｈ”にする。これにより、カウント値ＣＮＴは０となり、要求信号ＭＲＱは“Ｌ”となる。制御部１１は、更にシステムバス４に書込アドレスレジスタ１３に格納されたアドレスとバッファ１５に格納されたデータを出力すると共に、メモリ２に対して書き込み許可信号を出力する。これにより、メモリ２の第１領域の先頭アドレスのデータが、第２領域の先頭アドレスに書き込まれる。

時刻ｔ３において、制御部１１は、読出アドレスレジスタ１２と書込アドレスレジスタ１３のアドレスを１ずつ増加させると共に、カウンタ１４の値を１だけ減少させる。また、制御部１１は、クリア信号ＣＬＲを“Ｌ”に戻す。これにより、次のデータ転送への準備が完了する。

時刻ｔ４において、次のパルス信号ＰＷＭが出力されると、メモリ２の第１領域と第２領域の２番目のアドレスで、時刻ｔ１〜ｔ３と同様の動作が繰り返される。

時刻ｔ５で、システムバス４のビジー状態ＢＵＳＹが“Ｈ”になったとする。
時刻ｔ６において、パルス信号ＰＷＭが出力されると、カウント値ＣＮＴは１となり、要求信号ＭＲＱは“Ｈ”となる。しかし、ビジー状態ＢＵＳＹが“Ｈ”となっているので、制御部１１によるデータの受け渡し動作は抑制される。

時刻ｔ７において、ビジー状態ＢＵＳＹが解除されて“Ｌ”になると、制御部１１によるデータの受け渡し動作が開始され、システムバス４を介してメモリ２の第１領域からデータの読み出し行われる。

データ読み出し中の時刻ｔ８において、パルス信号ＰＷＭが出力されると、カウント値ＣＮＴは２に増加する。

時刻ｔ９において、データの読み出しが終了して第２領域へのデータの書き込みが開始されると、制御部１１から出力される“Ｈ”のクリア信号ＣＬＲによって、カウント値ＣＮＴは減少して１となる。このとき、比較器１７の出力信号は“Ｈ”であるが、ＡＮＤ８から出力される要求信号ＭＲＱは“Ｌ”となる。

時刻ｔ１０において、第２領域へのデータの書き込みが終了すると、クリア信号ＣＬＲは“Ｌ”となり、要求信号ＭＲＱは、再び“Ｈ”となる。これにより、制御部１１によるデータの受け渡し動作が継続され、システムバス４を介してメモリ２の第１領域からデータの読み出しが行われる。

時刻ｔ１１において、第１領域からデータの読み出しが終了すると、クリア信号ＣＬＲを“Ｈ”されると共に、第２領域へのデータの書き込みが開始される。これにより、カウント値ＣＮＴは０となり、要求信号ＭＲＱは“Ｌ”となる。

時刻ｔ１２において、第２領域へのデータの書き込みが終了すると、クリア信号ＣＬＲは“Ｌ”となる。このとき、カウント値ＣＮＴは０であるので、要求信号ＭＲＱは“Ｌ”となり、制御部１１によるデータの受け渡し動作は行われない。

時刻ｔ１３において、パルス信号ＰＷＭが出力されると、時刻ｔ１と同様の動作が繰り返される。この動作は、ＤＭＡＣ１０Ａのカウンタ１４にセットされたデータ数が０になるまで繰り返される。

以上のように、この実施例２のコンピュータシステムは、実施例１と同様の可変パルス生成部５に加えて、データ転送要求信号であるパルス信号ＰＷＭの数と、実際にデータ転送を行った信号であるクリア信号ＣＬＲの数の差を計数するカウンタ６を備え、このカウンタ６のカウント値ＣＮＴが０になるまで、パルス信号ＰＷＭとは無関係に連続してデータ転送を行うようにしている。従って、システムバス４の競合によってデータ転送が抑制された場合に、競合状態が解除された時点で連続したデータ転送が行われる。これにより、実施例２は、実施例１の利点に加えて、バスの競合によるデータ転送の遅延を少なくすることができるという利点がある。

なお、この実施例２の可変パルス生成部５は、実施例１のようにパルス幅を制御する必要はなく、単に任意周期のパルス信号ＰＷＭを生成できれば良いので、単純なタイマー等を用いることもできる。

本発明の実施例１を示すコンピュータシステムの概略の構成図である。従来のコンピュータシステムの概略の構成図である。図１のメモリ２内でのデータのコピー動作を示すタイミングチャートである。本発明の実施例２を示すコンピュータシステムの概略の構成図である。図４のメモリ２内でのデータのコピー動作を示すタイミングチャートである。

符号の説明

１ＣＰＵ（中央処理装置）
２メモリ
３周辺装置
４システムバス
５可変パルス生成部
６カウンタ
７比較器
１０ＡＤＭＡＣ（ダイナミックメモリアクセス制御回路）

Claims

中央処理装置、メモリ及び周辺装置が共通のシステムバスに接続されると共に、前記中央処理装置から与えられる指示に従って前記システムバスを使用して該中央処理装置を介さずに前記メモリと前記周辺装置との間、または前記メモリ内の第１領域と第２領域との間のデータ転送を制御するダイレクトメモリアクセス制御回路を備えたコンピュータシステムにおいて、
前記システムバスに接続されて前記中央処理装置から指示された周期とパルス幅を有するパルス信号を生成する可変パルス生成部を設け、
前記ダイレクトメモリアクセス制御回路は、前記可変パルス生成部で生成された前記パルス信号に従って前記メモリ内の第１領域と第２領域との間のデータ転送を制御するように構成したことを特徴とするコンピュータシステム。
中央処理装置、メモリ及び周辺装置が共通のシステムバスに接続されると共に、前記中央処理装置から与えられる指示に従って該中央処理装置を介さずに前記システムバスを使用して前記メモリと前記周辺装置との間、または前記メモリ内の第１領域と第２領域との間のデータ転送を制御するダイレクトメモリアクセス制御回路を備えたコンピュータシステムにおいて、
前記システムバスに接続されて前記中央処理装置から指示された周期でパルス信号を生成する可変パルス生成部と、
前記パルス信号が与えられたときにカウント値を増加させ、クリア信号が与えられたときには該カウント値を減少させ、リセット信号が与えられたときには該カウント値をリセットするアップダウンカウンタと、
前記カウント値が１以上の値のときに転送要求信号を出力する比較器とを設け、
前記ダイレクトメモリアクセス制御回路は、前記メモリ内の第１領域と第２領域との間のデータ転送制御に先立って前記リセット信号を出力し、該データ転送制御が開始された後は、前記システムバスがビジー状態でなく、かつ、前記転送要求信号が与えられている限り、該第１領域の１アドレスからデータを読み出して該第２領域の対応するアドレスへその読み出したデータを書き込む制御を行うと共に、該データの転送毎に前記クリア信号を出力するように構成したことを特徴とするコンピュータシステム。