JP6134119B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば化合物半導体層に形成されたトランジスタを有する半導体装置に適用可能な技術である。
ＧａＮなどの化合物半導体は、シリコンに比べてバンドギャップが大きく、また臨界電界も大きいため、高耐圧で低損失なトランジスタを形成しやすい。しかし、化合物半導体ではｐ型を得にくい。このため、トランジスタの保護素子であるｐ／ｎ接合型のダイオードを形成することが難しい。
これに対して特許文献１には、ショットキーバリアダイオードをトランジスタの保護素子として用いることが記載されている。特許文献１において、ショットキーバリアダイオードのショットキー接合は、ＧａＮ層の表面の上にショットキー電極を形成したものである。
なお、特許文献２には、デプレッション型のトランジスタとエンハンスメント型のトランジスタとを同一基板上に並べることが記載されている。特許文献２において、基板は、Ｐ型のＧａＮ層、Ｎ型のＧａＮ層、及びＡｌＧａＮ層をこの順に積層した構造を有している。そして、Ｎ型のＧａＮ層及びＡｌＧａＮ層のうち、エンハンスメント型のトランジスタのゲート電極の下に位置する領域には、アクセプタ（Ｐ型の不純物）が導入されている。
特開２００７−５９５８９号公報 特開２００１−２１０６５７号公報
本発明者が検討した結果、特許文献１に記載の構造では、ショットキー電極の下面の縁のうち、ゲート電極に対向している領域に電界が集中しやすいことが分かった。この場合、ショットキーバリアダイオードに電圧が加わってショットキーバリアダイオードが保護素子として機能し始めると、ショットキー接合を形成する半導体層のうちゲート電極に対向している領域に、電流が集中しやすくなる。この場合、この電流が集中した部分の温度が上昇し、ショットキーバリアダイオードがダメージを受けてしまう可能性が出てくる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、トランジスタは化合物半導体層を用いて形成されている。化合物半導体層は、バッファ層上に形成されている。埋込電極は、トランジスタのドレイン、ゲート電極、及びソースが並んでいる第１方向において、ゲート電極を基準にしたときに少なくとも一部がソースとは逆側に位置している。埋込電極は、接続部材を介してトランジスタのソースに接続されている。そして埋込電極は、先端がバッファ層に入り込んでいる。
前記一実施の形態によれば、ショットキーバリアダイオードが保護素子として動作している間にダメージを受けることを抑制できる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 図１からドレイン電極、ドレインパッド、ソース電極、及びソースパッドを取り除いた図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図１〜図３に示した半導体装置の製造方法を示す断面図である。 図２のＡ−Ａ´断面の第１の変形例を示す図である。 図２のＡ−Ａ´断面の第２の変形例を示す図である。 図２のＡ−Ａ´断面の第３の変形例を示す図である。 図２のＡ−Ａ´断面の第４の変形例を示す図である。 図２のＡ−Ａ´断面の第５の変形例を示す図である。 図２のＡ−Ａ´断面の第６の変形例を示す図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 図１２のＢ−Ｂ´断面を示す図である。 図１２のＣ−Ｃ´断面を示す図である。 第３の実施形態に係る半導体装置が有する回路の回路図である。 図１５に示すショットキーバリアダイオードの動作を説明するための図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図３は、図１からドレイン電極ＤＲＥ、ドレインパッドＤＲＰ、ソース電極ＳＯＥ、及びソースパッドＳＯＰを取り除いた図である。図２に示すように、半導体装置ＳＤは、基板ＳＵＢ１、トランジスタＳＥＬ、及び埋込電極ＢＥを有している。
図２に示すように、基板ＳＵＢ１は、第１導電型のエピタキシャルシリコン層ＥＰＩ（ベース層）、バッファ層ＢＵＦ、及びチャネル層ＣＮＬ（化合物半導体層）を有している。トランジスタＳＥＬは、基板ＳＵＢ１に形成されている。具体的には、トランジスタＳＥＬのチャネルは、チャネル層ＣＮＬに形成される。また、トランジスタＳＥＬは、ドレイン電極ＤＲＥ（ドレイン）、ゲート電極ＧＥ、及びソース電極ＳＯＥ（ソース）を有している。埋込電極ＢＥは、チャネル層ＣＮＬに埋め込まれており、先端がバッファ層ＢＵＦに入り込んでいる。埋込電極ＢＥは、ドレイン電極ＤＲＥ、ゲート電極ＧＥ、及びソース電極ＳＯＥが並んでいる第１方向（図中Ｘ方向）において、ゲート電極ＧＥを基準としたときに、少なくとも一部がソース電極ＳＯＥとは逆側に設けられている。また、埋込電極ＢＥは、ソースパッドＳＯＰ（接続部材）を介してソース電極ＳＯＥに電気的に接続されている。
このような構成によれば、埋込電極ＢＥとチャネル層ＣＮＬの界面がショットキー接続を構成しているため、この部分がショットキーバリアダイオードＳＢＤとして機能する。そしてショットキーバリアダイオードＳＢＤの埋込電極ＢＥは、ソース電極ＳＯＥに電気的に接続している。また、チャネル層ＣＮＬはドレイン電極ＤＲＥに電気的に接続している。このため、ショットキーバリアダイオードＳＢＤは、トランジスタＳＥＬの保護素子として機能する。
また、埋込電極ＢＥの先端は、バッファ層ＢＵＦに埋め込まれている。このため、ショットキーバリアダイオードＳＢＤを構成するショットキー接合は、埋込電極ＢＥの側面に形成される。このため、埋込電極ＢＥのうちショットキー接合を形成する領域のうち、特定の部分に電界が集中することを抑制できる。従って、ショットキーバリアダイオードＳＢＤが保護素子として機能している間に、ショットキーバリアダイオードＳＢＤの特定の部分に電流が集中して、ショットキーバリアダイオードＳＢＤにダメージが生じることを抑制できる。
以下、第１導電型をｐ型として、第２導電型をｎ型として、半導体装置ＳＤの構成を詳細に説明する。ただし、第１導電型がｎ型であって第２導電型がｐ型であっても良い。また図１及び図３においては、説明のため、層間絶縁膜ＩＮＳＬなどの図示を省略している。
まず、図３を用いて半導体装置ＳＤの平面レイアウトを説明する。基板ＳＵＢ１には、素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、素子形成領域ＥＡを他の領域から分離している。素子分離領域ＥＩは、例えばバリア層ＢＡＲ（詳細は図２を用いて後述）及びチャネル層ＣＮＬに、高濃度の不純物（例えばＢ）を導入して高抵抗化した領域である。素子分離領域ＥＩの下端は、バッファ層ＢＵＦの表層に位置している。素子形成領域ＥＡには、複数のトランジスタＳＥＬが形成されている。
複数のトランジスタＳＥＬは、第１方向（Ｘ方向）に並んでいる。複数のトランジスタＳＥＬは、それぞれゲート電極ＧＥを有している。これら複数のゲート電極ＧＥは、互いに平行に第２方向（Ｙ方向）延伸している。具体的には、素子形成領域ＥＡは長方形である。ゲート電極ＧＥは、素子形成領域ＥＡの短辺に平行に延伸している。ゲート電極ＧＥは、例えばＡｕ又はＡｌを含む金属により形成されている。
ゲート電極ＧＥの両端は、素子分離領域ＥＩ上に位置している。そしてゲート電極ＧＥの一方の端部は、ゲート配線ＧＥＩを介してゲートパッドＧＥＰに接続している。ゲート配線ＧＥＩは、素子分離領域ＥＩ上に形成されており、第１方向（Ｘ方向）に延伸している。すなわちゲート電極ＧＥは、櫛歯状になっている。
そして、埋込電極ＢＥは、素子形成領域ＥＡのうちゲート電極ＧＥの間の領域に設けられている。詳細には、素子形成領域ＥＡのうちゲート電極ＧＥの間の領域としては、埋込電極ＢＥが設けられている領域と、埋込電極ＢＥが設けられていない領域が交互に位置している。ゲート電極ＧＥの間の領域のうち埋込電極ＢＥが設けられている領域は、トランジスタＳＥＬのドレインとして機能する。また、ゲート電極ＧＥの間の領域のうち埋込電極ＢＥが設けられていない領域は、トランジスタＳＥＬのソースとして機能する。
なお、図３に図示していないが、基板ＳＵＢ１上には、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが形成されている。ソース電極ＳＯＥは、素子形成領域ＥＡのうちソースとして機能する領域の上に位置しており、ドレイン電極ＤＲＥは、素子形成領域ＥＡのうちドレインとして機能する領域の上に位置している。
次に、図１を用いて、ソース電極ＳＯＥ及びドレイン電極ＤＲＥの平面レイアウトを説明する。本実施形態において、素子形成領域ＥＡには、第１方向（Ｘ方向）に沿って、ソース電極ＳＯＥ、ゲート電極ＧＥ、ドレイン電極ＤＲＥ、埋込電極ＢＥ、ドレイン電極ＤＲＥ、及びゲート電極ＧＥが、この順に繰り返し配置されている。すなわち、第１方向において、複数のトランジスタＳＥＬが並んで配置されている。そして隣り合う２つのトランジスタＳＥＬは、逆向きになっている。そして埋込電極ＢＥは、隣り合う２つのトランジスタＳＥＬのドレインの間に位置している。このようにすると、埋込電極ＢＥの数を少なくして半導体装置ＳＤを小型化することができる。
そして複数のソース電極ＳＯＥは、ソースパッドＳＯＰを介して互いに並列に接続されており、複数のドレイン電極ＤＲＥは、ドレインパッドＤＲＰを介して互いに接続している。ソースパッドＳＯＰ及びドレイン電極ＤＲＥは、いずれも平面視で素子分離領域ＥＩと重なっている。そして平面視において、ソースパッドＳＯＰの一部は、埋込電極ＢＥ上に延伸しており、埋込電極ＢＥに接続している。
ソースパッドＳＯＰはソース電極ＳＯＥと一体であるため、ソース電極ＳＯＥの一部ともいえる。同様に、ドレインパッドＤＲＰはドレイン電極ＤＲＥと一体であるため、ドレイン電極ＤＲＥの一部ともいえる。すなわち本実施形態では、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、いずれも櫛歯形状を有している。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、例えばＡｌ又はＡｌ合金である。
次に、図２を用いて半導体装置ＳＤの断面構造を説明する。基板ＳＵＢ１は、基板ＳＵＢ２上にエピタキシャルシリコン層ＥＰＩ、バッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させた構成を有している。基板ＳＵＢ１は、例えばｐ＋型のバルクのシリコン基板である。エピタキシャルシリコン層ＥＰＩは、ｐ型のエピタキシャル層であり、基板ＳＵＢ２の上に形成されている。バッファ層ＢＵＦは、チャネル層ＣＮＬとエピタキシャルシリコン層ＥＰＩとのバッファである。バッファ層ＢＵＦは、例えばＡｌＮ層とＧａＮ層を繰り返し積層した窒化物半導体層である。チャネル層ＣＮＬは、バッファ層ＢＵＦ上にエピタキシャル成長した層である。チャネル層ＣＮＬは、例えばＧａＮであるが、ＡｌＧａＮなどの他の窒化物半導体層であってもよい。すなわち、チャネル層ＣＮＬは、Ｇａ及びＮを有する層である。バリア層ＢＡＲは、チャネル層ＣＮＬとは格子定数が異なる材料により形成されている。バリア層ＢＡＲは、例えばＡｌＧａＮである。バリア層ＢＡＲが形成されることにより、チャネル層ＣＮＬには、キャリアとなる２次元電子ガスが生成する。
本実施形態において、トランジスタＳＥＬは、ノーマリーオン型のトランジスタであり、チャネル層ＣＮＬに形成された２次電子ガスをキャリアとしている。ただし後述する変形例のように、トランジスタＳＥＬは、ノーマリーオン型のトランジスタであっても良い。
なお、素子分離領域ＥＩは、バリア層ＢＡＲ、チャネル層ＣＮＬ、及びバッファ層ＢＵＦに埋め込まれている。具体的には、素子分離領域ＥＩはバリア層ＢＡＲ及びチャネル層ＣＮＬを貫通しており、下面がバッファ層ＢＵＦ内に位置している。
上述したように、埋込電極ＢＥの下端は、バッファ層ＢＵＦに入り込んでいる。埋込電極ＢＥのうちバッファ層ＢＵＦに入り込んでいる領域の深さは、例えば１００ｎｍ以上である。ただし、この深さは、１００ｎｍよりも浅くてもよく、例えば、最上層のＡｌＮ層を貫通していればよい。このようにすると、埋込電極ＢＥの下端に電界が集中することを十分に抑制できる。なお、埋込電極ＢＥの上面は、層間絶縁膜ＩＮＳＬの上面と同一面を形成している。
また、図中Ｘ方向（第１方向）において、埋込電極ＢＥからドレイン電極ＤＲＥまでの距離は、ドレイン電極ＤＲＥからゲート電極ＧＥまでの距離よりも短い。このようにすると、ドレイン電極ＤＲＥとゲート電極ＧＥの間の電界がアバランシェ降伏を起こす程度に強くなる前に、埋込電極ＢＥとドレイン電極ＤＲＥの間の電界がアバランシェ降伏を起こす程度に強くなる。このため、ショットキーバリアダイオードＳＢＤは、トランジスタＳＥＬの保護素子として機能しやすくなる。なお、本実施形態において、ドレイン電極ＤＲＥは、埋込電極ＢＥとゲート電極ＧＥの間に位置している。
埋込電極ＢＥは、例えば不純物が導入された半導体（例えばポリシリコン）によって形成されている。このようにすると、埋込電極ＢＥとチャネル層ＣＮＬの間の接続はショットキー接続になりやすくなる。本実施形態では、不純物としてはｐ型の不純物が用いられている。なお、埋込電極ＢＥは、埋込電極ＢＥとチャネル層ＣＮＬの間の接続はショットキー接続になるのであれば、金属で形成されていてもよい。
そして、バリア層ＢＡＲの上のうちゲート電極ＧＥが形成されている領域には、ゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、例えばアモルファス状態のＡｌ２Ｏ３又はＳｉＯ２である。なお、ゲート絶縁膜ＧＩＮＳは、素子分離領域ＥＩ上にも形成されている。ゲート配線ＧＥＩは、素子分離領域ＥＩの上に位置するゲート絶縁膜ＧＩＮＳ上に形成されている。
なお、ゲート絶縁膜ＧＩＮＳ上及びゲート電極ＧＥ上には、層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、例えばＳｉＮ膜により形成されている。また、ソースパッドＳＯＰ及びドレインパッドＤＲＰは、層間絶縁膜ＩＮＳＬ上に形成されている。そして埋込電極ＢＥの上端は、層間絶縁膜ＩＮＳＬ上に露出しており、この部分でソースパッドＳＯＰに接続している。
また、基板ＳＵＢ２の裏面には、裏面電極ＢＥＬが形成されている。裏面電極ＢＥＬは、例えばＡｕ／Ｔｉの積層膜により形成されている。裏面電極ＢＥＬには、基準電位、例えばソースパッドＳＯＰと等電位が印加される。
図４及び図５は、図１〜図３に示した半導体装置の製造方法を示す断面図である。まず図４に示すように、基板ＳＵＢ２上に、エピタキシャルシリコン層ＥＰＩ、バッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させる。次いで、バリア層ＢＡＲ及びチャネル層ＣＮＬに、素子分離領域ＥＩを形成する。
次いで、バリア層ＢＡＲ及び素子分離領域ＥＩ上に、ゲート絶縁膜ＧＩＮＳを、例えばＣＶＤ法を用いて形成する。次いで、ゲート絶縁膜ＧＩＮＳ上に、ゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートパッドＧＥＰとなる導電膜をスパッタリング法により形成する。次いで、この導電膜を、例えばレジストパターンを用いたエッチングにより、選択的に除去する。これにより、ゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートパッドＧＥＰが形成される。次いで、ゲート電極ＧＥ上およびゲート絶縁膜ＧＩＮＳ上に、層間絶縁膜ＩＮＳＬをＣＶＤ法により形成する。
次いで図５に示すように、層間絶縁膜ＩＮＳＬ上にマスクパターン（図示せず）を形成し、マスクパターンをマスクとして層間絶縁膜ＩＮＳＬ、ゲート絶縁膜ＧＩＮＳ、チャネル層ＣＮＬ、及びバッファ層ＢＵＦをエッチングする。これにより、埋込電極ＢＥを埋め込むための凹部が形成される。この凹部の先端（底面）は、バッファ層ＢＵＦに入り込んでいる。そしてマスクパターンを除去する。
次いで、この凹部内及び層間絶縁膜ＩＮＳＬ上に、埋込電極ＢＥとなる導電膜を埋め込む。次いで、この導電膜をエッチバックする。これにより、埋込電極ＢＥが形成される。
その後、素子形成領域ＥＡ上に位置する層間絶縁膜ＩＮＳＬのうち、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが形成されるべき領域上に位置する部分を除去する。次いで、層間絶縁膜ＩＮＳＬ上、埋込電極ＢＥ上、及び素子形成領域ＥＡ内に位置するバリア層ＢＡＲ上に、ソース電極ＳＯＥ及びドレイン電極ＤＲＥとなる金属膜を、例えばスパッタリング法により形成する。次いで、この金属膜を選択的に除去する。これにより、ソース電極ＳＯＥ、ソースパッドＳＯＰ、ドレイン電極ＤＲＥ、及びドレインパッドＤＲＰが形成される。また、基板ＳＵＢ２の裏面に、裏面電極ＢＥＬを形成する。
以上、本実施形態によれば、埋込電極ＢＥの側面はチャネル層ＣＮＬに接しており、これらの界面がショットキー接続を構成している。このため、この部分がショットキーバリアダイオードＳＢＤとして機能する。そしてショットキーバリアダイオードＳＢＤの埋込電極ＢＥは、ソース電極ＳＯＥに電気的に接続している。また、チャネル層ＣＮＬはドレイン電極ＤＲＥに電気的に接続している。このため、ショットキーバリアダイオードＳＢＤは、トランジスタＳＥＬの保護素子として機能する。
また、埋込電極ＢＥの先端は、バッファ層ＢＵＦに入り込んでいる。このため、埋込電極ＢＥのうちショットキー接合を形成する領域のうち、特定の部分に電界が集中することを抑制できる。従って、ショットキーバリアダイオードＳＢＤが保護素子として機能している間に、ショットキーバリアダイオードＳＢＤの特定の部分に電流が集中してショットキーバリアダイオードＳＢＤにダメージが生じることを抑制できる。
なお、トランジスタＳＥＬの構造は、上記した構造に限定されない。
図６は、図２のＡ−Ａ´断面の第１の変形例を示す図である。この図に示す例は、埋込電極ＢＥの上面がゲート絶縁膜ＧＩＮＳの上面と同一面を形成している点を除いて、図２に示した例と同様である。このような構成は、ゲート絶縁膜ＧＩＮＳを形成した後、層間絶縁膜ＩＮＳＬを形成する前に、埋込電極ＢＥを形成する工程を行うことにより、実現できる。
図７は、図２のＡ−Ａ´断面の第２の変形例を示す図である。この図に示す例は、埋込電極ＢＥの上面がバリア層ＢＡＲの上面と同一面を形成している点を除いて、図２に示した例と同様である。このような構成は、バリア層ＢＡＲを形成した後、ゲート絶縁膜ＧＩＮＳを形成する前に、埋込電極ＢＥを形成する工程を行うことにより、実現できる。
図８は、図２のＡ−Ａ´断面の第３の変形例を示す図である。この図に示す例は、ゲート電極ＧＥからドレイン電極ＤＲＥまでの距離が、ゲート電極ＧＥからソース電極ＳＯＥまでの距離よりも長い点を除いて、図２に示した第１例と同様である。本図に示す例によれば、ゲート電極ＧＥとドレイン電極ＤＲＥの間の耐圧を高くすることができる。
図９は、図２のＡ−Ａ´断面の第４の変形例を示す図である。本図に示す例において、トランジスタＳＥＬはＭＩＳ−ＨＪ−ＦＥＴ（Metal-Insulator-Semiconductor Hetero-Junction Field-Effect Transistor）である。具体的には、バリア層ＢＡＲ上には絶縁膜ＩＮＳが形成されている。絶縁膜ＩＮＳは、例えばＳｉＮ膜である。そしてゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳの一部は絶縁膜ＩＮＳに埋め込まれている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩＮＳを介してバリア層ＢＡＲに接続している。ゲート絶縁膜ＧＩＮＳは、絶縁膜ＩＮＳ上にも形成されている。
この例において、チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥの下に位置する部分で途切れる。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。すなわちトランジスタＳＥＬは、ノーマリーオフ型である。
図１０は、図２のＡ−Ａ´断面の第５の変形例を示す図である。本図に示す例において、トランジスタＳＥＬはＭＩＳ−ＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、本図に示す例は、ゲート電極ＧＥの一部及び層間絶縁膜ＩＮＳＬがチャネル層ＣＮＬに入り込んでいる点を除いて、図９に示した例と同様である。
この例において、チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥによって分断される。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。
図１１は、図２のＡ−Ａ´断面の第６の変形例を示す図である。本図に示す例において、トランジスタＳＥＬは、Ｊ−ＦＥＴ（Junction Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、バリア層ＢＡＲとゲート電極ＧＥの間には、第１導電型層ＳＥＭが形成されている。第１導電型層ＳＥＭは、例えばＡｌＧａＮである。
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
まず、第１方向（図中Ｘ方向）において、埋込電極ＢＥはゲート電極ＧＥとドレイン電極ＤＲＥの間に位置している。この場合においても、埋込電極ＢＥからドレイン電極ＤＲＥまでの距離は、ドレイン電極ＤＲＥからゲート電極ＧＥまでの距離よりも短くなるため、第１の実施形態と同様の効果を得ることができる。
さらに本図に示す例では、ゲート電極ＧＥは、第２方向（図中Ｙ方向）において、複数に分断されている。分断されたゲート電極ＧＥのそれぞれには、コンタクトＣＯＮを介して電圧が印加される。そして第２の方向において、埋込電極ＢＥは、複数のゲート電極ＧＥの間に位置しており、かつ第１の方向において一部がゲート電極ＧＥと重なっている。このため、第１方向（図中Ｘ方向）において、トランジスタＳＥＬが大きくなることを抑制できる。
また、ソース電極ＳＯＥのうち、第２方向（図中Ｙ方向）においてゲート電極ＧＥの間と重なる部分は、第１方向（図中Ｘ方向）に延伸し、埋込電極ＢＥに接続している。
図１３は、図１２のＢ−Ｂ´断面を示す図である。本実施形態では、ゲート配線ＧＥＩが層間絶縁膜ＩＮＳＬ上に形成されており、ソースパッドＳＯＰ及びドレインパッドＤＲＰが素子分離領域ＥＩ上に形成されている。そして、ゲート配線ＧＥＩは、層間絶縁膜ＩＮＳＬ内に埋め込まれたコンタクトＣＯＮを介して、複数のゲート電極ＧＥのそれぞれに接続している。
図１４は、図１２のＣ−Ｃ´断面を示す図である。上記したように、ソース電極ＳＯＥのうち、第２方向（図中Ｙ方向）においてゲート電極ＧＥの間と重なる部分は、第１方向（図中Ｘ方向）に延伸し、埋込電極ＢＥに接続している。詳細には、埋込電極ＢＥの上面は、ゲート絶縁膜ＧＩＮＳの上面と同一面を形成している。そしてソース電極ＳＯＥのうち第１方向に延伸している部分は、ゲート絶縁膜ＧＩＮＳ上に位置している。ソース電極ＳＯＥは、ゲート絶縁膜ＧＩＮＳ上に位置している部分が埋込電極ＢＥに接続している。
本実施形態に係る半導体装置ＳＤの製造方法は、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが形成された後に層間絶縁膜ＩＮＳＬが形成される点、及び、層間絶縁膜ＩＮＳＬが形成された後にゲート配線ＧＥＩ及びコンタクトＣＯＮが形成される点を除いて、第１の実施形態の図６に示した半導体装置ＳＤの製造方法と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、埋込電極ＢＥは、第１の方向（図中Ｘ方向）において一部がゲート電極ＧＥと重なっている。このため、第１方向（図中Ｘ方向）において、トランジスタＳＥＬが大きくなることを抑制できる。
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置ＳＤが有する回路の回路図である。本図に示す回路は、ＤＣ／ＤＣコンバータであり、第１のトランジスタＳＥＬ及び第２のトランジスタＳＥＬが直列に接続されている。そして２つのトランジスタＳＥＬには、いずれもショットキーバリアダイオードＳＢＤが逆方向に並列に接続されている。なお、ＤＣ／ＤＣコンバータの出力端子は、第１のトランジスタＳＥＬと第２のトランジスタＳＥＬの接続部分に接続している。また、ＤＣ／ＤＣコンバータの出力端子と接地端子の間には、容量素子Ｃが接続されている。なお、トランジスタＳＥＬ及びショットキーバリアダイオードＳＢＤの構成は、第１の実施形態又は第２の実施形態と同様である。
図１６は、図１５に示すショットキーバリアダイオードＳＢＤの動作を説明するための図である。図１６（ａ）は、第１のトランジスタＳＥＬに流れる電流の変化を示しており、図１６（ｂ）は第１のトランジスタＳＥＬのドレイン電圧（ＶＤＳ）の変化を示している。
図１５に示す回路において、第１のトランジスタＳＥＬ（Ｈｉｇｈ−ｓｉｄｅ）と第２のトランジスタＳＥＬ（Ｌｏｗ−ｓｉｄｅ）を高周波で交互にオン・オフする。すると、２つのトランジスタＳＥＬのオン時間の比に応じて、ＤＣの入力電圧ＶｉｎがＤＣの出力電圧Ｖｏｕｔに変換される。
ここで、第１のトランジスタＳＥＬ（Ｈｉｇｈ−ｓｉｄｅ）がオンからオフに切り替わる瞬間を考える。トランジスタＳＥＬの浮遊インダクタンスＬの影響により、ＶＤＳにはサージ電圧が乗る。このサージ電圧が十分大きい場合には、第１のトランジスタＳＥＬにアバランシェ降伏が発生する前に、ショットキーバリアダイオードＳＢＤが動作する。このため、ショットキーバリアダイオードＳＢＤによって第１のトランジスタＳＥＬを保護することができる。なお、このような状況は、オン電流が非常に大きい場合、例えばＤＣ／ＤＣコンバータが起動する時などに起こり易い。
一方、第１のトランジスタＳＥＬのドレイン側に負バイアスが印加された場合には、ショットキーバリアダイオードＳＢＤの順方向に電流が流れる。この場合、第２のトランジスタＳＥＬのドレイン側にも負バイアスが印加され、その結果、第２のトランジスタＳＥＬ（Ｌｏｗ−ｓｉｄｅ）に並列なショットキーバリアダイオードＳＢＤにも順方向に電流が流れる。
このように、本実施形態によれば、化合物半導体を用いてＤＣ／ＤＣコンバータを作製することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＡＲ バリア層
ＢＥ 埋込電極
ＢＥＬ 裏面電極
ＢＵＦ バッファ層
ＣＮＬ チャネル層
ＣＯＮ コンタクト
ＤＲＥ ドレイン電極
ＤＲＰ ドレインパッド
ＥＡ 素子形成領域
ＥＩ 素子分離領域
ＥＰＩ エピタキシャルシリコン層
ＧＥ ゲート電極
ＧＥＩ ゲート配線
ＧＥＰ ゲートパッド
ＧＩＮＳ ゲート絶縁膜
ＩＮＳＬ 層間絶縁膜
ＩＮＳ 絶縁膜
ＳＢＤ ショットキーバリアダイオード
ＳＤ 半導体装置
ＳＥＬ トランジスタ
ＳＥＭ 第１導電型層
ＳＯＥ ソース電極
ＳＯＰ ソースパッド
ＳＵＢ１ 基板
ＳＵＢ２ 基板

Claims (8)

  1. ベース層、前記ベース層上に形成されたバッファ層、及び前記バッファ層上に形成された化合物半導体層を有する基板と、
    前記化合物半導体層にチャネルが形成され、ドレイン、ゲート電極、及びソースを有するトランジスタと、
    前記化合物半導体層及び前記バッファ層に埋め込まれ、前記ドレイン、前記ゲート電極、及び前記ソースが並んでいる第１方向において、前記ゲート電極を基準にしたときに少なくとも一部が前記ソースとは逆側に位置する埋込電極と、
    を備え、
    前記埋込電極は前記ソースに接続されており、
    前記バッファ層は、前記化合物半導体層側に位置する第１表面と、前記ベース層側に位置する第２表面と、を有し、
    前記埋込電極の底面は、前記化合物半導体層から前記ベース層に向かう方向において、前記第１表面と前記第２表面の間に位置し、
    前記埋込電極と前記化合物半導体層との界面がショットキー接続を構成している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１方向において、前記埋込電極から前記ドレインまでの距離は、前記ドレインから前記ゲート電極までの距離よりも短い半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１方向において、前記ドレインは前記埋込電極と前記ゲート電極の間に位置している半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１方向において、第１の前記トランジスタと第２の前記トランジスタが並んでかつ逆向きに配置されており、
    前記埋込電極は、前記第１のトランジスタの前記ドレインと、前記第２のトランジスタの前記ドレインの間に位置している半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１方向において、前記埋込電極は前記ドレインと前記ゲート電極の間に位置している半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記ゲート電極は、前記第１方向とは直交する第２方向に延伸しており、かつ複数に分断されており、
    前記ゲート電極より上層に形成されたゲート配線と、
    前記ゲート配線を前記分断されているゲート電極の各々に接続する複数のコンタクトと、
    を備え、
    前記埋込電極は、前記第２方向では前記分断されているゲート電極の間に位置しており、かつ前記第１方向では一部が前記ゲート電極と重なっている半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記化合物半導体層はＧａ及びＮを含有しており、
    前記バッファ層は、ＡｌＮ層とＧａＮ層を繰り返し積層した構造であり、
    前記埋込電極の先端は、少なくとも最上層の前記ＡｌＮ層に入り込んでいる半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記埋込電極は、不純物が導入された半導体により形成されている半導体装置。
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