JP2014036115A - 半導体装置 - Google Patents
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Abstract
【解決手段】高濃度第1導電型領域DIFE1は、基板SUB1に設けられており、エピタキシャルシリコン層EPIに接続している。第2導電型領域DIFE2は、基板SUB1に設けられており、エピタキシャルシリコン層EPIに接続している。第1貫通電極TRE1は、チャネル層CNLを貫通しており、高濃度第1導電型領域DIFE1に接続している。ゲート電極GEは第1の方向に延伸しており、かつ、第1貫通電極TRE1及び第2貫通電極TRE2の間に配置されている。すなわち第1貫通電極TRE1及び第2貫通電極TRE2が並んでいる方向は、トランジスタSELのオン電流が流れる方向と直交する方向になっている。
【選択図】図1
Description
図1は、第1の実施形態に係る半導体装置SDの構成を示す平面図である。図2は、図1のA−A´断面図である。図2に示すように、半導体装置SDは、基板SUB1、高濃度第1導電型領域DIFE1、第2導電型領域DIFE2、第1貫通電極TRE1、及び第2貫通電極TRE2を有している。また図1に示すように、半導体装置SDは、トランジスタSEL(第1のトランジスタ)を有している。
図15は、第2の実施形態に係る半導体装置SDの構成を示す平面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体装置SDは、以下の点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。
図16は、第3の実施形態に係る半導体装置SDの構成を示す断面図であり、第1の実施形態における図2に対応している。本実施形態に係る半導体装置SDは、第2導電型層INPLを有している点を除いて、第1又は第2の実施形態に係る半導体装置SDと同様の構成である。
図18は、第4の実施形態に係る半導体装置SDの構成を示す断面図である。本実施形態に係る半導体装置SDは、以下の点を除いて、第1又は第2の実施形態に係る半導体装置SDと同様の構成である。
BEL 裏面電極
BUF バッファ層
CNL チャネル層
DIFE1 高濃度第1導電型領域
DIFE2 第2導電型領域
DRE ドレイン電極
DRP ドレインパッド
EA 素子形成領域
EI 素子分離領域
EPI エピタキシャルシリコン層
GE ゲート電極
GEI ゲート配線
GEP ゲートパッド
INPL 第2導電型層
INS1 絶縁膜
INS2 絶縁膜
ISL 層間絶縁膜
MSK1 マスクパターン
MSK2 マスクパターン
SD 半導体装置
SEL トランジスタ
SEM 第1導電型層
SOE ソース電極
SOP ソースパッド
SUB1 基板
SUB2 基板
TRH1 凹部
TRH2 凹部
TRE1 第1貫通電極
TRE2 第2貫通電極
TRH1 凹部
TRH2 凹部
Claims (7)
- 第1導電型のシリコン層、及び前記シリコン層上に形成された化合物半導体層を有する基板と、
前記化合物半導体層にチャネルが形成され、ゲート電極が第1の方向に延伸している第1のトランジスタと、
前記基板に設けられ、前記シリコン層に接続しており、当該シリコン層よりも不純物濃度が高い高濃度第1導電型領域と、
前記基板に設けられ、前記シリコン層に接続しており、前記第1の方向において前記高濃度第1導電型領域とは離れており、かつ前記第1の方向に直交する第2の方向において前記高濃度第1導電型領域と重なっている第2導電型領域と、
前記化合物半導体層を貫通しており、前記高濃度第1導電型領域に接続している第1埋込電極と、
前記化合物半導体層を貫通しており、前記第2導電型領域に接続している第2埋込電極と、
を備え、
平面視で、前記第1埋込電極と前記第2埋込電極の間に前記ゲート電極が位置している半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記高濃度第1導電型領域及び前記第2導電型領域、並びに前記第1埋込電極及び前記第2埋込電極は、前記第2の方向に延伸しており、
複数の前記第1のトランジスタを有しており、
前記複数の第1のトランジスタそれぞれの前記ゲート電極は、前記第2の方向に並んでいる半導体装置。 - 請求項2に記載の半導体装置において、
前記第1埋込電極を介して前記第1のトランジスタとは逆側に位置しており、ゲート電極が前記第1の方向に延伸している第2のトランジスタを備え、
平面視で前記第2のトランジスタを介して前記第1導電型領域とは逆側には、第2の前記第2導電型領域及び第2の前記第2埋込電極が設けられている半導体装置。 - 請求項1に記載の半導体装置において、
前記シリコン層に形成されており、前記第2導電型領域よりも不純物濃度が低い第2導電型層を備え、
前記第2導電型領域及び前記高濃度第1導電型領域は、前記第2導電型層に接続している半導体装置。 - 請求項1に記載の半導体装置において、
前記シリコン層は、
第1導電型のシリコン基板と、
前記シリコン基板よりも不純物濃度が低い第1導電型のエピタキシャルシリコン層と、
を備え、
前記高濃度第1導電型領域は、前記シリコン基板であり、
前記第2導電型領域は、前記エピタキシャルシリコン層に形成されている半導体装置。 - 請求項5に記載の半導体装置において、
前記シリコン基板のうち前記エピタキシャルシリコン層が形成されていない面に形成された電極を備える半導体装置。 - 請求項1に記載の半導体装置において、
平面視において前記高濃度第1導電型領域と前記第2導電型領域の間に位置し、前記第1のトランジスタに接続するソース電極と、
平面視において、前記高濃度第1導電型領域と前記第2導電型領域の間に位置し、かつ前記ゲート電極を介して前記ソース電極とは逆側に位置しており、前記第1のトランジスタに接続するドレイン電極と、
を備え、
前記ソース電極は、前記第1埋込電極の上面上にも形成されており、
前記ドレイン電極は、前記第2埋込電極の上面上にも形成されている半導体装置。
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