JP2009218528A - ＧａＮ系電界効果トランジスタ - Google Patents

Abstract

【課題】コストの低減と回路の小型化を図ることができるＧａＮ系電界効果トランジスタを提供する。
【解決手段】デプレッション型ＧａＮ系電界効果トランジスタ１０は、ゲート電極２５と直列に接続されたコンデンサ４０を備える。このコンデンサ４０は、ゲート電極２５の上に形成された絶縁膜２９とこの絶縁膜２９上に形成された第２のゲート電極４１とで構成される。また、ショットキー電極であるゲート電極２５とオーミック電極であるソース電極２６とでダイオード（ショットキーダイオード）Ｄ１が構成される。コンデンサ４０とダイオードＤ１を有する電界効果トランジスタ１０を駆動する回路には、外付けのコンデンサが不要になるので、コストの低減と駆動回路の小型化が可能になる。
【選択図】図１

Description

本発明は、しきい値電圧がマイナスである、デプレッション・モード（ノーマリオン）動作のＧａＮ系電界効果トランジスタに関する。

ＧａＮやＳｉＣなどのワイドバンドギャップ半導体は高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、Siでは不可能な領域を実現するパワーデバイスとして期待されている。AlGaN/GaNヘテロ構造はピエゾ効果と自発分極効果によって高い電子移動度とキャリア密度を持つ二次元電子ガスを有し、多くの注目を集めている。しかしながら、AlGaN/GaNヘテロ構造を用いたHEMT（High Electron Mobility Transistor）では、従来のパワートランジスタやMOSFETのように、ゲート電圧が印加されていない時にドレイン電流が流れない、エンハンスメント・モード（ノーマリオフ）動作の半導体素子ではなく、ゲート電圧が印加されていないときにドレイン電流が流れるデプレッション・モード（ノーマリオン）動作の半導体素子である。このように従来のAlGaN/GaN HFETデバイスはノーマリオン動作の半導体素子であるため、駆動するときに特殊な回路が必要となる。

従来、GaAsを用いた高周波回路ではデプレッション型（ノーマリオン型）HEMT等のノーマリオン素子の駆動方法は各種検討されている。従来のノーマリオン素子の駆動回路例（デプレッション型HEMTのバイアス回路例）として、図８（Ａ）および（Ｂ）に示す駆動回路が知られている（非特許文献１参照）。

図８（Ａ）に示す回路は、高周波回路で広く用いられるノーマリオン素子の駆動回路である。この駆動回路では、Vinが０Ｖのとき、負電源１００によりノーマリオン型のHEMT１０１のゲート電圧が負の電圧になってHEMT１０１がオフになる。また、 Vinが例えば５Ｖになると、HEMT１０１のゲートに０Ｖが印加されてHEMT１０１がオンになる。

また、図８（Ｂ）に示す回路も、高周波回路で広く用いられるノーマリオン素子の駆動回路である。この駆動回路では、HEMT１０１のソース端子が抵抗Ｒ１と、この抵抗Ｒ１に並列に接続されたコンデンサＣ２とを介して接地されている。この駆動回路では、Vinが例えば５Ｖのとき、HEMT１０１のゲートに０Ｖが印加されてHEMT１０１がオンになるように、抵抗Ｒ１の値が設定されている。また、Vinが０Ｖのとき、HEMT１０１のゲートに負の電圧が印加されてHEMT１０１がオフするようになっている。
「ＲＦデザインシリーズ シミュレーションで始める高周波回路」（著者：市川裕一、発行所：ＣＱ出版株式会社）の144頁

ところで、図８（Ａ）に示す回路では、HEMT１０１のゲートに負の電圧を印加するためのマイナス電源（負電源１００）がVinの電源とは別に必要になるので、コストが高くなると共に、回路全体の体積が大きくなるという問題があった。

本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、マイナス電源を不要にすることができ、コストの低減と回路の小型化を図ることができるＧａＮ系電界効果トランジスタを提供することにある。

上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系電界効果トランジスタは、ＧａＮ系半導体からなる第１の半導体層と、前記第１の半導体層上に形成された前記第1の半導体層よりもバンドギャップエネルギーの大きいＧａＮ系半導体からなる第２の半導体層と、前記第２の半導体層上に形成されたソース電極、第1のゲート電極、およびドレイン電極と、少なくとも前記ゲート電極の上に形成された絶縁膜と該絶縁膜上に形成された第２のゲート電極と、を備えることを特徴とする。

この構成によれば、ゲート電極の上に絶縁膜を形成し、この絶縁膜上に第２のゲート電極を形成することで、ゲート電極と直列に接続されたコンデンサ（内在コンデンサ）を有するＧａＮ系電界効果トランジスタを作製できる。

このような内在コンデンサがあるＧａＮ系電界効果トランジスタを駆動する回路には、外付けのコンデンサが不要になるので、コストの低減と回路の小型化が可能になる。

請求項２に記載の発明に係るＧａＮ系電界効果トランジスタは、前記第1のゲート電極は前記第２の半導体層とショットキー接触する金属で構成されていることを特徴とする。

この態様によれば、ゲート電極を第２の半導体層とショットキー接触する金属としているので、ショットキー電極であるゲート電極とオーミック電極であるソース電極とでダイオードが構成されている。このようなダイオードと上記コンデンサを有するＧａＮ系電界効果トランジスタを駆動する回路には、外付けのコンデンサが不要になるのに加えて、外付けのダイオードも不要になるので、更なるコストの低減と回路の小型化が可能になる。

請求項３に記載の発明に係るＧａＮ系電界効果トランジスタは、前記絶縁膜は、一層以上の誘電体膜で構成されていることを特徴とする。

この構成によれば、パッシベーション膜として機能する部分と、コンデンサの誘電体膜として機能する部分とを、一つの絶縁膜で構成することができ、作製工程を簡略化できる。

請求項４に記載の発明に係るＧａＮ系電界効果トランジスタは、前記絶縁膜は、前記第２の半導体層の表面上における前記ソース電極と前記第1のゲート電極との間および前記第1のゲート電極と前記ドレイン電極との間に形成されたパッシベーション膜と一体に形成された膜であることを特徴とする。

請求項５に記載の発明に係るＧａＮ系電界効果トランジスタは、前記第1のゲート電極は、Ｎｉ，Ｐｔ，Ｐｄ，Ａｕ，ｐｏｌｙ−Ｓｉのいずれかを含む少なくとも一層で構成されていることを特徴とする。

請求項６に記載の発明に係るＧａＮ系電界効果トランジスタは、前記絶縁膜は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＯＮ、ＴｉＮＯ_ｘ、ＴａＮＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、Ｇａ_２Ｏ_３のいずれかを含む誘電体膜であることを特徴とする。

本発明によれば、コストの低減と回路の小型化を図ることができる。

次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。
（第１実施形態）
第１実施形態に係るデプレッション型ＧａＮ系電界効果トランジスタを、図１乃至図３に基づいて説明する。

図１に示すデプレッション型ＧａＮ系電界効果トランジスタ（以下、「GaN 系HEMT」と呼ぶ。）１０においては、サファイア（０００１）基板２１の上に、例えばＧａＮからなるバッファ層２２と、アンドープＧａＮ層（チャネル層２３）と、このアンドープＧａＮ層に比べてはるかに薄いアンドープＡｌＧａＮ層（電子供給層）２４とを順に積層して成る層構造（ヘテロ接合構造のエピタキシャル層）が形成されている。バッファ層２２は、ＡｌＮとＧａＮの積層構造で構成してもよい。

チャネル層（アンドープＧａＮ層）２３の表面には、電子供給層（アンドープＡｌＧａＮ層）２４がヘテロ接合しているため、接合している部分の界面には二次元電子ガス層２８が形成される。そのため、二次元電子ガス層２８がキャリアとなってチャネル層２３は導電性を示すようになる。チャネル層（アンドープＧａＮ層）２３が、ＧａＮ系半導体からなる第１の半導体層に相当する。また、電子供給層（アンドープＡｌＧａＮ層）２４が、第１の半導体層上に形成された該第1の半導体層よりもバンドギャップエネルギーの大きいＧａＮ系半導体からなる第２の半導体層に相当する。

電子供給層２４上には、ゲート電極（Ｇ１）２５、ソース電極２６、およびドレイン電極２７が形成されている。ソース電極２６およびドレイン電極２７は、電子供給層２４とそれぞれオーミック接触する金属材料で構成されたオーミック電極である。ソース電極２６およびドレイン電極２７は、例えば、電子供給層２４に最も近接した領域からTi、AlとSiの合金、Ｗの順に積層して形成されている。

一方、ゲート電極２５は、電子供給層２４とショットキー接触する金属、例えば、Ni、Pt、Pd、Au、poly-Si等のいずれか一つからなる単層（一層）或いは複数層で構成されている。例えば、ゲート電極２５は、電子供給層２４に最も近接した領域からPt、Auの順に積層して形成されている。

また、GaN 系HEMT１０は、図１および図２に示すように、ゲート電極２５の上に形成された絶縁膜２９とこの絶縁膜２９上に形成された第２のゲート電極（Ｇ２）４１とで構成されるコンデンサ４０を備えている。この絶縁膜２９は、電子供給層２４の表面上におけるソース電極２６とゲート電極２５との間の領域およびゲート電極２５とドレイン電極２７との間の領域にそれぞれ延びている。つまり、この絶縁膜２９は、電子供給層２４の表面上におけるソース電極２６とゲート電極２５との間およびゲート電極２５とドレイン電極２７との間にそれぞれ形成されるパッシベーション膜と同じ膜（パッシベーション膜と一体の膜）である。

このように、絶縁膜２９は、パッシベーション膜として機能する部分２９ａと、コンデンサ４０の誘電体膜として機能する部分２９ｂとを有する。絶縁膜２９の部分２９ｂと、この部分２９ｂを挟んで両側にあるゲート電極２５および第２のゲート電極４１とにより、コンデンサ４０が構成される。絶縁膜２９は、例えば、ＳｉＯ_２膜である。一方、第２のゲート電極４１は、金属などの導電性のある物質で構成される。
このような構成を有するGaN 系HEMT１０の等価回路が図３で示されている。

GaN 系HEMT１０には、ゲート電極２５の上に絶縁膜２９を形成し、この絶縁膜２９上に第２のゲート電極４１を形成することで、ゲート電極２５と直列に接続されたコンデンサ（内在コンデンサ）４０が形成される。

また、ゲート電極２５は、電子供給層２４とショットキー接触する金属で構成されているので、ショットキー電極であるゲート電極２５とオーミック電極であるソース電極２６とでダイオード（ショットキーダイオード）Ｄ１が構成されている。つまり、GaN 系HEMT１０には、ダイオードＤ１が内在されている。

図４は、デプレッション型GaN 系HEMT１０を駆動する駆動回路の概略構成を示している。
この駆動回路は、単電源駆動回路であり、GaN 系HEMT１０をオン／オフさせる制御信号を出力する発振器１１と、この発振器１１から出力される制御信号をGaN 系HEMT１０のゲートＧ（第２のゲート電極４１）へ供給する信号線１２とが設けられている。GaN 系HEMT１０のソースＳ（ソース電極２６）は接地されており、そのドレインＤ（ドレイン電極２７）は負荷抵抗（Ｒ１）１３を介して負荷抵抗駆動用の電源（Ｖ２）１４の正極側に接続されている。

次に、GaN 系HEMT１０を図４に示す駆動回路で駆動する際の動作を、図５（Ａ）乃至（Ｃ）に基づいて説明する。図５（Ａ）は発振器１１の出力電圧波形を、図５（Ｂ）はGaN 系HEMT１０のゲート（ゲート電極２５）に入力されるゲート信号３１の波形（ＦＥＴゲート入力電圧波形）を、図５（Ｃ）はGaN 系HEMT１０のVds波形（ＦＥＴドレイン・ソース間電圧波形）３２をそれぞれ示している。

発振器１１は、GaN 系HEMT１０をオンさせる高レベル、例えば＋５（Ｖ）の制御信号３０ａと、GaN 系HEMT１０をオフさせる低レベル（０（Ｖ））の制御信号３０ｂとを、例えば1000KHz程度の周波数で出力する。

発振器１１からGaN 系HEMT１０のゲートＧ（第２のゲート電極４１）へ高レベルの制御信号３０ａが出力されると（ｔ１時点）、GaN 系HEMT１０のコンデンサ（内在コンデンサ）４０を充電すると同時に、コンデンサ４０によってマイナス側にレベルシフトされてGaN 系HEMT１０のゲート（ゲート電極２５）に伝わる。このときゲート電極２５に入力されるゲート信号３１の波形は、符号３１ａで示すように、０（Ｖ）になる。この０（Ｖ）のゲート信号がGaN 系HEMT１０のゲート電極２５に印加されることで、GaN 系HEMT１０がオンする。

図５（Ａ）のｔ２時点からｔ３時点の間では、発振器１１からゲートＧ（第２のゲート電極４１）へ低レベルの制御信号３０ｂが出力され、その間にGaN 系HEMT１０のゲート電極２５に入力されるゲート信号３１の波形は、符号３１ｂで示すように、GaN 系HEMT１０のしきい値より低い−５（Ｖ）なので、GaN 系HEMT１０はオフする。

図５（Ａ）のｔ３時点からｔ４時点の間では、発振器１１からゲートＧ（第２のゲート電極４１）へ２発目の高レベル（５（Ｖ））の制御信号３０ａが出力される。この高レベル（５（Ｖ））の制御信号３０ａは、コンデンサ４０によってマイナス側にレベルシフトされてGaN 系HEMT１０のゲート電極２５に伝わる。このときゲート電極２５に入力されるゲート信号３１の波形は、符号３１ａで示すように、０（Ｖ）になる。この０（Ｖ）のゲート信号がGaN 系HEMT１０のゲート電極２５に印加されることで、GaN 系HEMT１０がオンする。

GaN 系HEMT１０がオンした後、図５（Ａ）のｔ４時点からｔ５時点の間では、発振器１１から低レベルの制御信号３０ｂが出力される。その間（ｔ４時点からｔ５時点の間）にGaN 系HEMT１０のゲート電極２５に入力されるゲート信号３１の波形は、符号３１ｂで示すように、GaN 系HEMT１０のしきい値電圧より低い−５（Ｖ）と一なるので、GaN 系HEMT１０はオンからオフになる。

この後（ｔ５時点以降）は、発振器１１から高レベルの制御信号３０ａと、例レベルの制御信号３０ｂとが周期的に出力されることで、GaN 系HEMT１０のスイッチング動作（オン／オフ動作）が繰り返される。

このようにして、発振器１１から高レベルの制御信号３０ａと低レベルの制御信号３０ｂが周期的に出力されると、信号レベルが０（Ｖ）と負の電圧（例えば−５（Ｖ））の間で周期的に変化するパルス波形のゲート信号３１がGaN 系HEMT１０のゲート電極２５に印加されるので、GaN 系HEMT１０をスイッチング動作させることができる。

以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
○駆動回路の発振器１１から高レベル（＋５（Ｖ））の制御信号３０ａと低レベル（０（Ｖ））の制御信号３０ｂとが周期的に出力されると（図５（Ａ）参照）、信号レベルが０（Ｖ）と負の電圧（例えば−５（Ｖ））の間で周期的に変化するパルス波形のゲート信号３１がGaN 系HEMT１０のゲート電極２５に印加されるので、GaN 系HEMT１０をスイッチング動作させることができる。

このため、発振器１１から出力される電圧がGaN系HEMTのしきい値の絶対値より大きければ、単一電源でGaN 系HEMT１０を駆動することができ、＋５（Ｖ）や＋３．３（Ｖ）の電源とは別に、GaN 系HEMT１０をオフにするためのマイナス電源を設ける必要がない。単一の電源（例えば＋５（Ｖ）の電源）だけでGaN 系HEMT１０をスイッチング動作させることができる。従って、マイナス電源を不要にすることができ、コストの低減と回路（駆動回路）の小型化を図ることができる。

○ゲート電極２５の上に絶縁膜２５を形成し、この絶縁膜２５上に第２のゲート電極４１を形成することで、ゲート電極２５と直列に接続されたコンデンサ（内在コンデンサ）４０を有するデプレッション型GaN 系HEMT１０を作製できる。

○このようなコンデンサ（内在コンデンサ）４０があるデプレッション型GaN 系HEMT１０を駆動する回路には、外付けのコンデンサが不要になるので、コストの低減と駆動回路の小型化が可能になる。

○ゲート電極２５は、電子供給層２４とショットキー接触する金属で構成されているので、ショットキー電極であるゲート電極２５とオーミック電極であるソース電極２６とでダイオード（ショットキーダイオード）Ｄ１が構成されている。つまり、このGaN 系HEMT１０にはダイオードＤ１が内在されている。そのため、このダイオードＤ１とコンデンサ４０を有するデプレッション型GaN 系HEMT１０を駆動する図３に示すような駆動回路には、外付けのコンデンサが不要になるのに加えて、外付けのダイオードも不要になるので、更なるコストの低減と回路の小型化が可能になる。

○絶縁膜２９は、電子供給層２４の表面上におけるソース電極２６とゲート電極２５との間およびゲート電極２５とドレイン電極２７との間にそれぞれ形成されるパッシベーション膜と同じ膜である。これにより、パッシベーション膜として機能する部分２９ａと、コンデンサ４０の誘電体膜として機能する部分２９ｂとを、一つの絶縁膜２９で構成することができ、作製工程を簡略化できる。

（第２実施形態）
次に、第２実施形態に係るデプレッション型GaN 系HEMT１０Ａを、図６に基づいて説明する。

このGaN 系HEMT１０Ａでは、ゲート電極２５と第２のゲート電極４１の間に配置されてコンデンサ４０を形成する絶縁膜５０は、電子供給層２４の表面上におけるソース電極２６とゲート電極２５との間およびゲート電極２５とドレイン電極２７との間にそれぞれ形成されるパッシベーション膜５１とは別の膜である。

つまり、このGaN 系HEMT１０Ａでは、電子供給層２４の表面上におけるソース電極２６とゲート電極２５との間の領域およびゲート電極２５とドレイン電極２７との間の領域にそれぞれパッシベーション膜５１が形成されている。このパッシベーション膜５１のゲート電極形成部に開口部を開けてゲート電極２５を形成した後、パッシベーション膜５およびゲート電極２５を覆うように絶縁膜５０が形成されている。

その他の構成は、上記第１実施形態と同様である。
このような構成を有する第２実施形態によれば、上記第１実施形態と同様に、コストの低減と駆動回路の小型化が可能になる。

（第３実施形態）
次に、第３実施形態に係るデプレッション型GaN 系HEMT１０Ｂを、図７に基づいて説明する。
このGaN 系HEMT１０Ｂは、上記第２実施形態に係るデプレッション型GaN 系HEMT１０Ａにおいて、絶縁膜５０を２層構造、例えばＳｉＮの誘電体膜６１とＳｉＯ_２の誘電体膜６２の２層構造にしている。その他の構成は、上記第２実施形態と同様である。このような構成を有する第３実施形態によれば、上記第１実施形態と同様に、コストの低減と駆動回路の小型化が可能になる。

なお、この発明は以下のように変更して具体化することもできる。
・上記第１実施形態において、絶縁膜２９は、ＳｉＯ_２に限らず、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＯＮ、ＴｉＮＯ_ｘ、ＴａＮＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、Ｇａ_２Ｏ_３などのいずれかを含む誘電体でも良い。

・絶縁膜２９は，ＳｉＯ_２などの単層に限らず、ＳｉＯ_２/ＳｉＮなどの複数層で構成しても良い。

・上記各実施形態では、ＧａＮ系半導体層として、アンドープＧａＮ層（チャネル層２３）とアンドープＡｌＧａＮ層（電子供給層２４）をヘテロ接合させたものを用い、ヘテロ接合界面の直下に２次元電子ガス２８を発生させて、チャネル層２３が導電性を示すようにしていた。しかしながら、チャネル層は、アンドープＧａＮ層（チャネル層２３）とアンドープＡｌＧａＮ層（電子供給層２４）のヘテロ接合構造に限らず、導電性を示すＧａＮ系半導体層であれば何でも良い。

例えば、上記各実施形態において、バッファ層２２の上に、Ｍｇをドープしたｐ型の導電性を示すＧａＮ系半導体層を形成し、このＧａＮ系半導体層をチャネル層に用いても良い。なお、Ｍｇに代えてＢｅ、Ｃ，Ｚｎを用いても良い。この場合、ｐ型の導電性を示すＧａＮ系半導体層上に絶縁膜８が形成されるように構成する。

・上記各実施形態において、サファイア基板に限らず、SiC基板、Ｓｉ基板、GaN基板、MｇO基板、ZnO基板上の素子などを用いることも可能である。

・上記各実施形態では、基板上に電界効果トランジスタが作製されていたが、基板をエッチングなどにより除去した電界効果トランジスタ、つまり、基板の無い電界効果トランジスタにも本発明は適用可能である。

・上記各実施形態において、ソース電極２６とドレイン電極２７は、これらの電極の形成領域に、例えばｎ型不純物であるＳｉが高濃度でドーピングされて成るｎ−ＡｌＧａＮのコンタクト層をそれぞれ形成し、これら２つのコンタクト層の上にソース電極２６とドレイン電極２７を配置した構成のデプレッション型ＧａＮ系電界効果トランジスタにも本発明は適用可能である。

・上記各実施形態において、チャネル層２３を構成する半導体材料は、単結晶のＧａＮに限らず、ＧａＮ系化合物半導体を用いることができる。また、電子供給層２４は、ＡｌＧａＮに限らず、他のＧａＮ系化合物半導体を用いることができる。

第１実施形態に係るデプレッション型ＧａＮ系電界効果トランジスタの概略構成を示す断面図。 図１に示すＧａＮ系電界効果トランジスタのゲート部分の詳細を示す部分断面図。 図１に示すＧａＮ系電界効果トランジスタの等価回路を示す回路図。 図１に示すＧａＮ系電界効果トランジスタに駆動回路の発振器を接続した状態を示す回路図。 （Ａ）は発振器の出力電圧波形を、（Ｂ）はＧａＮ系電界効果トランジスタのゲート電極に入力されるゲート信号の波形を、（Ｃ）はＧａＮ系電界効果トランジスタのVds波形をそれぞれ示すタイミングチャート。 第２実施形態に係るデプレッション型ＧａＮ系電界効果トランジスタのゲート部分の詳細を示す部分断面図。 第３実施形態に係るデプレッション型ＧａＮ系電界効果トランジスタのゲート部分の詳細を示す部分断面図。 従来のノーマリオン素子の駆動回路を示す回路図。

符号の説明

１０，１０Ａ，１０Ｂ…デプレッション型ＧａＮ系電界効果トランジスタ
２３…チャネル層（第１の半導体層）
２４…電子供給層（第２の半導体層）
２５…ゲート電極
２６…ソース電極
２７…ドレイン電極
２９，５０…絶縁膜
４０…コンデンサ
４１…第２のゲート電極
Ｄ１…ダイオード

Claims (6)

1. ＧａＮ系半導体からなる第１の半導体層と、
   前記第１の半導体層上に形成された前記第1の半導体層よりもバンドギャップエネルギーの大きいＧａＮ系半導体からなる第２の半導体層と、
   前記第２の半導体層上に形成されたソース電極、第１のゲート電極、およびドレイン電極と、
   少なくとも前記ゲート電極の上に形成された絶縁膜と該絶縁膜上に形成された第２のゲート電極と、を備えることを特徴とするＧａＮ系電界効果トランジスタ。
2. 前記第１のゲート電極は前記第２の半導体層とショットキー接触する金属で構成されていることを特徴とする請求項１に記載のＧａＮ系電界効果トランジスタ。
3. 前記絶縁膜は、一層以上の誘電体膜で構成されていることを特徴とする請求項１又は２に記載のＧａＮ系電界効果トランジスタ。
4. 前記絶縁膜は、前記第２の半導体層の表面上における前記ソース電極と前記第１のゲート電極との間および前記第１のゲート電極と前記ドレイン電極との間に形成されたパッシベーション膜と一体に形成された膜であることを特徴とする請求項１又は２に記載のＧａＮ系電界効果トランジスタ。
5. 前記第１のゲート電極は、Ｎｉ，Ｐｔ，Ｐｄ，Ａｕ，ｐｏｌｙ−Ｓｉのいずれかを含む少なくとも一層で構成されていることを特徴とする請求項１乃至４のいずれか一つに記載のＧａＮ系電界効果トランジスタ。
6. 前記絶縁膜は、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＡｌＮ、ＡｌＯＮ、ＴｉＮＯ_ｘ、ＴａＮＯ_ｘ、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＴｉＯ_ｘ、Ｇａ_２Ｏ_３のいずれかを含む誘電体膜であることを特徴とする請求項１乃至５のいずれか一つに記載のＧａＮ系電界効果トランジスタ。

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